JPS5918873B2 - Ｐチヤンネルｍｏｓ電界効果トランジスタ - Google Patents
Ｐチヤンネルｍｏｓ電界効果トランジスタInfo
- Publication number
- JPS5918873B2 JPS5918873B2 JP2794774A JP2794774A JPS5918873B2 JP S5918873 B2 JPS5918873 B2 JP S5918873B2 JP 2794774 A JP2794774 A JP 2794774A JP 2794774 A JP2794774 A JP 2794774A JP S5918873 B2 JPS5918873 B2 JP S5918873B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- channel mos
- insulating substrate
- mos field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
この発明はアルミニウムを含んだ高絶縁性単結晶サフア
イヤまたはスピネル基板上にＮ型シリコンエピタキシャ
ル層を有するウエハース（ＳｉｌｉｃｏｎｏｎＳａｐｐ
ｈｉｒｅ）以下５０５と略称する）上に形成されたＰチ
ャンネルＭＯＳ電界効果トランジスタに関する。
イヤまたはスピネル基板上にＮ型シリコンエピタキシャ
ル層を有するウエハース（ＳｉｌｉｃｏｎｏｎＳａｐｐ
ｈｉｒｅ）以下５０５と略称する）上に形成されたＰチ
ャンネルＭＯＳ電界効果トランジスタに関する。
従来のＰチャンネルＭＯＳ電界効果トランジスタは第１
図に示す如くＮ型の半導体基板１にＰ型のソース領域２
とドレイン領域３を形成し、斯くして半導体基板１に複
数の電界効果トランジスタが形成される。
図に示す如くＮ型の半導体基板１にＰ型のソース領域２
とドレイン領域３を形成し、斯くして半導体基板１に複
数の電界効果トランジスタが形成される。
伺４は絶縁膜、５はソース電極、６はゲート電極、Ｔは
ドレイン電極である。この様に共通の半導体基板１に複
数のトランジ ・スタ素子を形成した集積回路装置を動
作させる場合は各トランジスタ素子間を絶縁するために
半導体基板１に負の逆バイアス電圧を供給し、各トラン
ジスタ素子が安定に動作する様になすを普通とする。こ
のためソース及びドレイン領域２及び３と半導体基板１
との間に接合容量が生ずる。ソースは普通接地して使用
するためこの接合容量による影響は少ないが、ドレイン
は出力端子として使用するためこの接合容量による影響
は大きく、高周波特性が悪くなる欠点がある。このため
５０５を用いたＰチャンネルＭＯＳ電界効果トランジス
タが考えられている。
ドレイン電極である。この様に共通の半導体基板１に複
数のトランジ ・スタ素子を形成した集積回路装置を動
作させる場合は各トランジスタ素子間を絶縁するために
半導体基板１に負の逆バイアス電圧を供給し、各トラン
ジスタ素子が安定に動作する様になすを普通とする。こ
のためソース及びドレイン領域２及び３と半導体基板１
との間に接合容量が生ずる。ソースは普通接地して使用
するためこの接合容量による影響は少ないが、ドレイン
は出力端子として使用するためこの接合容量による影響
は大きく、高周波特性が悪くなる欠点がある。このため
５０５を用いたＰチャンネルＭＯＳ電界効果トランジス
タが考えられている。
この５０５を用いたＰチャンネルＭＯＳ電界効果トラン
ジスタは第２図に示す様に絶縁基板８上にＮ型エピタキ
シャル層を形成し、トランジスタ素子の形成部分を残し
て不要部分をエッチング除去し、その後ソース、ドレイ
ン領域を拡散により形成する事により各トランジスタ素
子を分離して形成すると共にソース及びドレイン領域２
及び３を絶縁基板８との境界面まで達する如く形成した
ものである。この様な構造にする事によつてチャンネル
領域９には逆バイアス電圧を供給する必要はなく、また
ソース及びドレイン領域２、３の寄生容量も極めて小さ
くできる利点がある。然し乍ら絶縁基板８にアルミニウ
ムを主成分とする高絶縁性単結晶サフアイヤまたはスピ
ネル基板を使用するから、製造工程中の熱履歴のため絶
縁基板８に含まれるアルミニウムがソース・ドレイン領
域２、３とチャンネル領域９に拡散し、特にチャンネル
領域９はＮ型であるため絶縁基板８との境界面にＰ型の
反転層１０が形成されてしまう。
ジスタは第２図に示す様に絶縁基板８上にＮ型エピタキ
シャル層を形成し、トランジスタ素子の形成部分を残し
て不要部分をエッチング除去し、その後ソース、ドレイ
ン領域を拡散により形成する事により各トランジスタ素
子を分離して形成すると共にソース及びドレイン領域２
及び３を絶縁基板８との境界面まで達する如く形成した
ものである。この様な構造にする事によつてチャンネル
領域９には逆バイアス電圧を供給する必要はなく、また
ソース及びドレイン領域２、３の寄生容量も極めて小さ
くできる利点がある。然し乍ら絶縁基板８にアルミニウ
ムを主成分とする高絶縁性単結晶サフアイヤまたはスピ
ネル基板を使用するから、製造工程中の熱履歴のため絶
縁基板８に含まれるアルミニウムがソース・ドレイン領
域２、３とチャンネル領域９に拡散し、特にチャンネル
領域９はＮ型であるため絶縁基板８との境界面にＰ型の
反転層１０が形成されてしまう。
このため反転層１０を通じてソース・ドレイン間漏れ電
流が増大する欠点がある。特に同一絶縁基板上に反対導
電性のトランジスタを形成する様にした相補型ＭＯＳ集
積回路では工程数が倍加するためこの傾向が一層顕著に
現われる。この発明の目的は絶縁基板８からアルミニウ
ムの拡散があつてもソース・ドレイン間の漏れ電流を小
さく抑える事ができるＰチャンネルＭＯＳ電界効果トラ
ンジスタを提供する事にある。
流が増大する欠点がある。特に同一絶縁基板上に反対導
電性のトランジスタを形成する様にした相補型ＭＯＳ集
積回路では工程数が倍加するためこの傾向が一層顕著に
現われる。この発明の目的は絶縁基板８からアルミニウ
ムの拡散があつてもソース・ドレイン間の漏れ電流を小
さく抑える事ができるＰチャンネルＭＯＳ電界効果トラ
ンジスタを提供する事にある。
以下この発明の一実施例を図面について詳細に説明する
。
。
この発明では先ず絶縁基板８上にＮ型エピタキシヤル層
を一面に形成し、このエピタキシャル層をトランジスタ
素子の形成部分を残して不要部分をエツチング除去し、
その後残つたエピタキシヤル層に第３図に示す如く、ド
レイン領域３は絶縁基板８との境界面に達する深さに拡
散形成するもソース領域２は絶縁基板８の境界面に達す
る事なく、中間以置で止める如く拡散形成するものであ
る。
を一面に形成し、このエピタキシャル層をトランジスタ
素子の形成部分を残して不要部分をエツチング除去し、
その後残つたエピタキシヤル層に第３図に示す如く、ド
レイン領域３は絶縁基板８との境界面に達する深さに拡
散形成するもソース領域２は絶縁基板８の境界面に達す
る事なく、中間以置で止める如く拡散形成するものであ
る。
この様な構造にする事によつて絶縁基板８からアルミニ
ウムの拡散によつてチヤンネル領域９にＰ型の反転層１
０が形成されても、この反転層１０はソース領域２に接
する事がないから従つてソース、ドレイン間の漏れ電流
を小さく抑える事ができる。
ウムの拡散によつてチヤンネル領域９にＰ型の反転層１
０が形成されても、この反転層１０はソース領域２に接
する事がないから従つてソース、ドレイン間の漏れ電流
を小さく抑える事ができる。
以上説明したところより明らかな如く、この発明によれ
ばソース、ドレイン間の漏れ電流を小さく抑える事がで
き、然もドレイン領域３が絶縁基板８との境界面まで達
する如く形成し、且つ各トランジスタ素子は絶縁基板８
上に島状に点在するため各チヤンネル領域９に逆バイア
ス電圧を印加しなくて済むからドレイン領域３とチヤン
ネル領域９との間の接合容量を小さくでき、高周波特性
に優れたＰチヤンネルＭＯＳ電界効果トランジスタを提
供でき、特に工程数が多く掛る相補型の集積回路に適用
して好適である。
ばソース、ドレイン間の漏れ電流を小さく抑える事がで
き、然もドレイン領域３が絶縁基板８との境界面まで達
する如く形成し、且つ各トランジスタ素子は絶縁基板８
上に島状に点在するため各チヤンネル領域９に逆バイア
ス電圧を印加しなくて済むからドレイン領域３とチヤン
ネル領域９との間の接合容量を小さくでき、高周波特性
に優れたＰチヤンネルＭＯＳ電界効果トランジスタを提
供でき、特に工程数が多く掛る相補型の集積回路に適用
して好適である。
第１図及び第２図は従来のＰチヤンネルＭＯＳ型電界効
果トランジスタの説明に供する断面図、第３図はこの発
明の一実施例を示す断面図である。 ２・・・・・・ソース領域、３・・・・・・ドレイン領
域、８・・・絶縁基板。
果トランジスタの説明に供する断面図、第３図はこの発
明の一実施例を示す断面図である。 ２・・・・・・ソース領域、３・・・・・・ドレイン領
域、８・・・絶縁基板。
Claims (1)
- １ 単結晶サフアイヤまたはスピネルの絶縁基板上に形
成したＮ型シリコンエピタキシャル層内で該シリコン表
面から上記絶縁基板との境界面との中間まで達するＰ型
ソース領域と、上記シリコン表面から上記絶縁基板との
境界面まで達するＰ型ドレイン領域とを有するＰチャン
ネルＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2794774A JPS5918873B2 (ja) | 1974-03-09 | 1974-03-09 | Ｐチヤンネルｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2794774A JPS5918873B2 (ja) | 1974-03-09 | 1974-03-09 | Ｐチヤンネルｍｏｓ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50120986A JPS50120986A (ja) | 1975-09-22 |
| JPS5918873B2 true JPS5918873B2 (ja) | 1984-05-01 |
Family
ID=12235075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2794774A Expired JPS5918873B2 (ja) | 1974-03-09 | 1974-03-09 | Ｐチヤンネルｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918873B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6287032U (ja) * | 1985-11-21 | 1987-06-03 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5296871A (en) * | 1976-02-10 | 1977-08-15 | Matsushita Electric Ind Co Ltd | Manufacture of mos type transistor |
-
1974
- 1974-03-09 JP JP2794774A patent/JPS5918873B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6287032U (ja) * | 1985-11-21 | 1987-06-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50120986A (ja) | 1975-09-22 |
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