JPH08167715A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- 230000015556 catabolic process Effects 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000009792 diffusion process Methods 0.000 claims description 51
- 230000006866 deterioration Effects 0.000 abstract description 6
- 230000032683 aging Effects 0.000 abstract 1
- 210000000746 body region Anatomy 0.000 description 12
- 239000012535 impurity Substances 0.000 description 10
- 108091006146 Channels Proteins 0.000 description 7
- 238000000059 patterning Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】
【目的】 初期耐圧が高く、且つBT試験等においても
経時的な劣化の少ないN型高耐圧半導体装置を提供す
る。 【構成】 N型の半導体基板2表面に反対導電型の高耐
圧素子部分の拡散領域6を設け、該拡散領域6を取り囲
むように複数のP型のガードリング拡散領域3を備えた
N型高耐圧半導体装置において、前記ガードリング拡散
領域3,3間及び前記反対導電型の拡散領域6とガード
リング拡散領域3間に、前記半導体基板と同一導電型
で、該基板の濃度よりも高い濃度の拡散領域12を該基
板の最大反転層幅以下の厚さに設けた。
経時的な劣化の少ないN型高耐圧半導体装置を提供す
る。 【構成】 N型の半導体基板2表面に反対導電型の高耐
圧素子部分の拡散領域6を設け、該拡散領域6を取り囲
むように複数のP型のガードリング拡散領域3を備えた
N型高耐圧半導体装置において、前記ガードリング拡散
領域3,3間及び前記反対導電型の拡散領域6とガード
リング拡散領域3間に、前記半導体基板と同一導電型
で、該基板の濃度よりも高い濃度の拡散領域12を該基
板の最大反転層幅以下の厚さに設けた。
Description
【0001】
【産業上の利用分野】本発明は、N型高耐圧半導体装置
に係り、特にNチャネル型パワーMOSFET、Nチャ
ネル型絶縁ゲートバイポーラトランジスタ(IGB
T)、NPN型高耐圧プレーナトランジスタ等のN型高
耐圧半導体装置に関する。
に係り、特にNチャネル型パワーMOSFET、Nチャ
ネル型絶縁ゲートバイポーラトランジスタ(IGB
T)、NPN型高耐圧プレーナトランジスタ等のN型高
耐圧半導体装置に関する。
【0002】
【従来の技術】図5は、従来の一般的な高耐圧パワーM
OSFETの断面図である。N+ 型のシリコン半導体基
板1にはN- 型のエピタキシャル層2を有している。ド
レイン領域となるN- 型のエピタキシャル層2には、多
数の規則的に配列されたP型のボディ領域6を備えてお
り、P型のボディ領域6内にはN+ 型のソース領域5が
形成され、個々のセルを構成している。相隣接するボデ
ィ領域6,6間の上部には、薄いゲート絶縁膜を介して
多結晶シリコンからなるゲート電極8が配置されてい
る。そして、アルミ膜からなるソース電極9は、ソース
領域5及びボディ領域6を短絡した状態で接続してい
る。
OSFETの断面図である。N+ 型のシリコン半導体基
板1にはN- 型のエピタキシャル層2を有している。ド
レイン領域となるN- 型のエピタキシャル層2には、多
数の規則的に配列されたP型のボディ領域6を備えてお
り、P型のボディ領域6内にはN+ 型のソース領域5が
形成され、個々のセルを構成している。相隣接するボデ
ィ領域6,6間の上部には、薄いゲート絶縁膜を介して
多結晶シリコンからなるゲート電極8が配置されてい
る。そして、アルミ膜からなるソース電極9は、ソース
領域5及びボディ領域6を短絡した状態で接続してい
る。
【0003】半導体基板1裏面のドレイン電極に正電圧
を与え、ソース電極9を接地した状態でゲート電極8に
閾値以上の一定電圧が印加されると、N+ 型のソース領
域5とドレイン領域2間のボディ領域6表面(チャネル
領域4表面)に反転層が生じ、多数キャリアのチャネル
が形成され、MOSFETはオン状態となる。
を与え、ソース電極9を接地した状態でゲート電極8に
閾値以上の一定電圧が印加されると、N+ 型のソース領
域5とドレイン領域2間のボディ領域6表面(チャネル
領域4表面)に反転層が生じ、多数キャリアのチャネル
が形成され、MOSFETはオン状態となる。
【0004】N- 型エピタキシャル層2には、規則的に
配列された多数のボディ領域6を取り囲むようにP+ 型
のガードリング拡散領域3がチップ周辺部に形成されて
いる。更にチップの表面端部には、N+ 型のチャネルス
トップ領域10が設けられ、例えばアルミ膜からなるシ
ールド電極11がチャネルストップ領域10にオーミッ
ク接触している。かかる構成においてガードリング領域
3は、逆バイアス時の空乏層を均等に広がらせて高耐圧
を得るためのものである。ドレイン領域となるN- 型エ
ピタキシャル層2上には厚い酸化膜7が設けられてい
る。酸化膜7では界面の不安定さを押さえ、空乏層の均
一な広がりを実現するようにリン処理等が施され、ドレ
イン・ボディ間の耐圧の劣化及びリーク電流の増大を防
止している。
配列された多数のボディ領域6を取り囲むようにP+ 型
のガードリング拡散領域3がチップ周辺部に形成されて
いる。更にチップの表面端部には、N+ 型のチャネルス
トップ領域10が設けられ、例えばアルミ膜からなるシ
ールド電極11がチャネルストップ領域10にオーミッ
ク接触している。かかる構成においてガードリング領域
3は、逆バイアス時の空乏層を均等に広がらせて高耐圧
を得るためのものである。ドレイン領域となるN- 型エ
ピタキシャル層2上には厚い酸化膜7が設けられてい
る。酸化膜7では界面の不安定さを押さえ、空乏層の均
一な広がりを実現するようにリン処理等が施され、ドレ
イン・ボディ間の耐圧の劣化及びリーク電流の増大を防
止している。
【0005】
【発明が解決しようとする課題】係る従来のN型高耐圧
半導体装置においては、耐圧が1500V以上の高耐圧
デバイスの場合には、通常3本以上のガードリング拡散
領域を備えている。しかしながら、経時的な汚染物質の
付着等や酸化膜7と半導体基板2の界面の状態の変化等
により、BT試験等を実施すると半導体と酸化膜の界面
で分極が起こり、N- エピタキシャル層2の表面でP型
への反転層が形成されることが知られている。これによ
りガードリング3,3間がつながってしまい、ガードリ
ング3,3間で稼いでいた耐圧分が劣化して耐圧が低下
するという問題がある。
半導体装置においては、耐圧が1500V以上の高耐圧
デバイスの場合には、通常3本以上のガードリング拡散
領域を備えている。しかしながら、経時的な汚染物質の
付着等や酸化膜7と半導体基板2の界面の状態の変化等
により、BT試験等を実施すると半導体と酸化膜の界面
で分極が起こり、N- エピタキシャル層2の表面でP型
への反転層が形成されることが知られている。これによ
りガードリング3,3間がつながってしまい、ガードリ
ング3,3間で稼いでいた耐圧分が劣化して耐圧が低下
するという問題がある。
【0006】一方で、N- 型半導体基板の表面に浅く且
つ薄く、基板の濃度よりも高い濃度のN型層を全面に形
成すれば、このような経時的な変化による耐圧の低下が
防止できることが分かっている。しかしながら、N- 型
エピタキシャル層2の表面全面に浅いN型層を形成する
と、ガードリング最外周とチップ端の間の半導体基板表
面の不純物濃度で初期耐圧が決まるため、初期の耐圧が
低下してしまうという問題がある。
つ薄く、基板の濃度よりも高い濃度のN型層を全面に形
成すれば、このような経時的な変化による耐圧の低下が
防止できることが分かっている。しかしながら、N- 型
エピタキシャル層2の表面全面に浅いN型層を形成する
と、ガードリング最外周とチップ端の間の半導体基板表
面の不純物濃度で初期耐圧が決まるため、初期の耐圧が
低下してしまうという問題がある。
【0007】本発明は上述の事情に鑑みて為されたもの
で、初期耐圧が高く、且つBT試験等においても経時的
な耐圧劣化の少ないN型高耐圧半導体装置を提供するこ
とを目的とする。
で、初期耐圧が高く、且つBT試験等においても経時的
な耐圧劣化の少ないN型高耐圧半導体装置を提供するこ
とを目的とする。
【0008】
【課題を解決するための手段】本発明の高耐圧半導体装
置は、N型の半導体基板表面に反対導電型の高耐圧素子
部分の拡散領域を設け、該拡散領域を取り囲むように複
数のP型のガードリング拡散領域を備えたN型高耐圧半
導体装置において、前記ガードリング拡散領域間及び前
記反対導電型の拡散領域とガードリング拡散領域間に、
前記半導体基板と同一導電型で、該基板の濃度よりも高
い濃度の拡散領域を該基板の最大反転層幅以下の厚さに
設けたことを特徴とする。
置は、N型の半導体基板表面に反対導電型の高耐圧素子
部分の拡散領域を設け、該拡散領域を取り囲むように複
数のP型のガードリング拡散領域を備えたN型高耐圧半
導体装置において、前記ガードリング拡散領域間及び前
記反対導電型の拡散領域とガードリング拡散領域間に、
前記半導体基板と同一導電型で、該基板の濃度よりも高
い濃度の拡散領域を該基板の最大反転層幅以下の厚さに
設けたことを特徴とする。
【0009】
【作用】本発明は最外周のガードリングとチップ端間に
はN型不純物の基板濃度よりも高い濃度の拡散領域を設
けず、ガードリング間及びガードリングと反対導電型の
素子拡散領域間の半導体基板表面に基板の濃度よりも高
い濃度の拡散領域を基板の最大反転層幅以下の厚さに設
けたものである。初期耐圧は、通常、ガードリング最外
周とチップ端の間の半導体基板表面の不純物濃度で決ま
るため、この部分の不純物濃度を低いままにしておくこ
とにより、高い初期耐圧が得られる。
はN型不純物の基板濃度よりも高い濃度の拡散領域を設
けず、ガードリング間及びガードリングと反対導電型の
素子拡散領域間の半導体基板表面に基板の濃度よりも高
い濃度の拡散領域を基板の最大反転層幅以下の厚さに設
けたものである。初期耐圧は、通常、ガードリング最外
周とチップ端の間の半導体基板表面の不純物濃度で決ま
るため、この部分の不純物濃度を低いままにしておくこ
とにより、高い初期耐圧が得られる。
【0010】耐圧の経時的な劣化は、半導体基板表面に
N- 層のP型への反転が起こることにより、ガードリン
グ間にP型層のつながりが生じ、ガードリング拡散領域
3,3の下部での空乏層の広がりが変形して電位傾度に
きつい部分が発生することによって生じる。従って、ガ
ードリング拡散領域間及びガードリング拡散領域とボデ
ィ拡散領域等の素子拡散領域間にあらかじめ、基板の不
純物濃度より濃度の高いN型層を表面に浅く形成してお
くことにより、経時的な耐圧の劣化が防止される。そし
て、あらかじめ不純物濃度を上昇させる深さは、基板の
最大反転層幅以下の厚さにすることにより、汚染物質が
いくら付着しても、基板表面がP型に反転して空乏層の
広がり具合を変形させ耐圧を低下させることを抑圧でき
る。
N- 層のP型への反転が起こることにより、ガードリン
グ間にP型層のつながりが生じ、ガードリング拡散領域
3,3の下部での空乏層の広がりが変形して電位傾度に
きつい部分が発生することによって生じる。従って、ガ
ードリング拡散領域間及びガードリング拡散領域とボデ
ィ拡散領域等の素子拡散領域間にあらかじめ、基板の不
純物濃度より濃度の高いN型層を表面に浅く形成してお
くことにより、経時的な耐圧の劣化が防止される。そし
て、あらかじめ不純物濃度を上昇させる深さは、基板の
最大反転層幅以下の厚さにすることにより、汚染物質が
いくら付着しても、基板表面がP型に反転して空乏層の
広がり具合を変形させ耐圧を低下させることを抑圧でき
る。
【0011】
【実施例】以下、本発明の実施例について図1乃至図4
を参照しながら説明する。
を参照しながら説明する。
【0012】図1は、本発明の第1実施例のパワーMO
SFETの断面図である。本実施例においては、N-型
エピタキシャル層2の表面にガードリング3,3間及び
ガードリング領域3とセル領域最外周のボディ領域6間
にエピタキシャル層2の濃度よりも高い濃度のN型拡散
領域12をエピタキシャル層2の最大反転層幅以下の厚
さに設けている。一例としてN-型エピタキシャル層2
は、その比抵抗が300〜500Ω−cmであり、拡散領
域12の濃度は、N型の比抵抗100Ω−cm、その拡散
深さは1〜2μm程度である。
SFETの断面図である。本実施例においては、N-型
エピタキシャル層2の表面にガードリング3,3間及び
ガードリング領域3とセル領域最外周のボディ領域6間
にエピタキシャル層2の濃度よりも高い濃度のN型拡散
領域12をエピタキシャル層2の最大反転層幅以下の厚
さに設けている。一例としてN-型エピタキシャル層2
は、その比抵抗が300〜500Ω−cmであり、拡散領
域12の濃度は、N型の比抵抗100Ω−cm、その拡散
深さは1〜2μm程度である。
【0013】本実施例では、ガードリング拡散領域及び
P+ 型のボディ領域6の深い部分の拡散深さを5〜10
μm程度とし、ボディ領域6のチャネル部分4の拡散深
さを3μm程度としている。かかる構造により、初期耐
圧1500V〜3000VのパワーMOSFETを作る
ことができる。
P+ 型のボディ領域6の深い部分の拡散深さを5〜10
μm程度とし、ボディ領域6のチャネル部分4の拡散深
さを3μm程度としている。かかる構造により、初期耐
圧1500V〜3000VのパワーMOSFETを作る
ことができる。
【0014】図2は、本実施例のパワーMOSFETの
BT試験における耐圧の推移を示すグラフである。耐圧
VR は、初期耐圧は3000V程度であるが、図5に示
す従来技術の構造であると、BT試験を一定時間経過す
ると、耐圧VR は2000V程度に低下する。本実施例
においては、初期耐圧は同様にVR が3000V程度で
あり、BT試験の時間経過と共に耐圧は低下するが、2
500V程度で押さえられる。これは、ガードリング拡
散領域3,3間及びガードリング拡散領域3と素子拡散
領域6との間に基板濃度より高いN型の不純物拡散領域
12が設けられることにより、基板表面のP型層への反
転が起こらないためと考えられる。
BT試験における耐圧の推移を示すグラフである。耐圧
VR は、初期耐圧は3000V程度であるが、図5に示
す従来技術の構造であると、BT試験を一定時間経過す
ると、耐圧VR は2000V程度に低下する。本実施例
においては、初期耐圧は同様にVR が3000V程度で
あり、BT試験の時間経過と共に耐圧は低下するが、2
500V程度で押さえられる。これは、ガードリング拡
散領域3,3間及びガードリング拡散領域3と素子拡散
領域6との間に基板濃度より高いN型の不純物拡散領域
12が設けられることにより、基板表面のP型層への反
転が起こらないためと考えられる。
【0015】次に本発明の一実施例のパワーMOSFE
Tの製造方法について図3を参照しながら説明する。
Tの製造方法について図3を参照しながら説明する。
【0016】まずN- 型エピタキシャル層2を有するN
+ 型半導体基板1を準備する。そしてレジストパターニ
ングによりP+ 型不純物を導入して、図3(A)に示す
ようガードリング拡散領域3をチップの周辺部分に形成
すると共にセル領域部分に深いボディ領域6を形成す
る。
+ 型半導体基板1を準備する。そしてレジストパターニ
ングによりP+ 型不純物を導入して、図3(A)に示す
ようガードリング拡散領域3をチップの周辺部分に形成
すると共にセル領域部分に深いボディ領域6を形成す
る。
【0017】次に図3(B)に示すように最外周のガー
ドリング拡散領域3とセル部分の最外周のボディ領域6
の形成予定領域間をレジストパターニングして、イオン
注入により、基板濃度より高い濃度のN型不純物拡散領
域12を形成する。これは比抵抗で100Ω−cm程度の
濃度のN型層を基板の最大反転層幅以下である1〜2μ
m程度の深さに形成する。
ドリング拡散領域3とセル部分の最外周のボディ領域6
の形成予定領域間をレジストパターニングして、イオン
注入により、基板濃度より高い濃度のN型不純物拡散領
域12を形成する。これは比抵抗で100Ω−cm程度の
濃度のN型層を基板の最大反転層幅以下である1〜2μ
m程度の深さに形成する。
【0018】次に半導体基板1,2の表面に付着した酸
化膜等を除去し、従来と同様の手順によりパワーMOS
FETを製造する。即ち、まず厚い酸化膜を半導体基板
の表面に形成し、セル領域をレジストパターニングによ
り開口する。次に図3(C)に示すように、薄い酸化膜
を成長させて多結晶シリコン膜を全面に被着し、レジス
トパターニングによりゲート電極8を形成する。そして
ゲート電極8をマスクとしてP型のチャネル領域4を拡
散により形成する。そして、ゲート電極8及びレジスト
パターンをマスクとしてN+ 型ソース領域5をイオン注
入と熱処理により形成する。そしてコンタクト部分の開
口を行いアルミ膜を全面にスパッタリング等により被着
して、レジストパターニングによりアルミ電極9を形成
する。
化膜等を除去し、従来と同様の手順によりパワーMOS
FETを製造する。即ち、まず厚い酸化膜を半導体基板
の表面に形成し、セル領域をレジストパターニングによ
り開口する。次に図3(C)に示すように、薄い酸化膜
を成長させて多結晶シリコン膜を全面に被着し、レジス
トパターニングによりゲート電極8を形成する。そして
ゲート電極8をマスクとしてP型のチャネル領域4を拡
散により形成する。そして、ゲート電極8及びレジスト
パターンをマスクとしてN+ 型ソース領域5をイオン注
入と熱処理により形成する。そしてコンタクト部分の開
口を行いアルミ膜を全面にスパッタリング等により被着
して、レジストパターニングによりアルミ電極9を形成
する。
【0019】尚、上述の実施例は、パワーMOSFET
についてのものであるが、N+ 型の半導体基板1をP+
型として、エピタキシャル層2に設けるデバイス構造を
同じとすることにより、絶縁ゲートバイポーラトランジ
スタ(IGBT)にも、本発明の趣旨を全く同様に適用
できる。
についてのものであるが、N+ 型の半導体基板1をP+
型として、エピタキシャル層2に設けるデバイス構造を
同じとすることにより、絶縁ゲートバイポーラトランジ
スタ(IGBT)にも、本発明の趣旨を全く同様に適用
できる。
【0020】図4は、本発明の第2実施例の高耐圧NP
Nバイポーラプレーナトランジスタの断面図である。図
示するように、ガードリング拡散領域3,3間及びガー
ドリング拡散領域3とベース拡散領域13間には、基板
濃度よりも高い濃度のN型不純物拡散領域12が設けら
れている。最外周のガードリング拡散領域3とチップ端
間には、この拡散領域12は設けられていない。これに
より、第1実施例と同様に、初期耐圧VR を高くとり、
BT試験における耐圧VR の低下を少なく押さえること
ができる。
Nバイポーラプレーナトランジスタの断面図である。図
示するように、ガードリング拡散領域3,3間及びガー
ドリング拡散領域3とベース拡散領域13間には、基板
濃度よりも高い濃度のN型不純物拡散領域12が設けら
れている。最外周のガードリング拡散領域3とチップ端
間には、この拡散領域12は設けられていない。これに
より、第1実施例と同様に、初期耐圧VR を高くとり、
BT試験における耐圧VR の低下を少なく押さえること
ができる。
【0021】また、上述の実施例はガードリング拡散領
域を3本設けた例について説明したが、ガードリング拡
散領域は4本でも5本以上でも、同様に本発明の趣旨を
適用できるのは勿論のことである。また、ガードリング
拡散領域をボディ領域よりも深くすることによって、よ
り高耐圧化を図ることができる。このように本発明の趣
旨を逸脱することなく、種々の変形実施例が可能であ
る。
域を3本設けた例について説明したが、ガードリング拡
散領域は4本でも5本以上でも、同様に本発明の趣旨を
適用できるのは勿論のことである。また、ガードリング
拡散領域をボディ領域よりも深くすることによって、よ
り高耐圧化を図ることができる。このように本発明の趣
旨を逸脱することなく、種々の変形実施例が可能であ
る。
【0022】尚、各図中同一符号は同一又は相当部分を
示す。
示す。
【0023】
【発明の効果】以上に説明したように、本発明は最外周
のガードリング拡散領域の更に外周部分の表面を基板濃
度に維持したまま、その内側の素子形成拡散領域との間
の基板表面に基板濃度よりも高い濃度の同一導電型の拡
散領域を浅く形成したものである。これにより、高耐圧
N型半導体装置の初期耐圧を高く取ることができ、且つ
BT試験等での経時的な耐圧の劣化を低く押さえること
ができる。
のガードリング拡散領域の更に外周部分の表面を基板濃
度に維持したまま、その内側の素子形成拡散領域との間
の基板表面に基板濃度よりも高い濃度の同一導電型の拡
散領域を浅く形成したものである。これにより、高耐圧
N型半導体装置の初期耐圧を高く取ることができ、且つ
BT試験等での経時的な耐圧の劣化を低く押さえること
ができる。
【図1】本発明の一実施例のN型高耐圧半導体装置の断
面図。
面図。
【図2】耐圧の経時的変化を示すグラフ。
【図3】図1に示すN型高耐圧半導体装置の製造工程を
示す断面図。
示す断面図。
【図4】本発明の他の実施例の高耐圧N型半導体装置の
断面図。
断面図。
【図5】従来のN型高耐圧半導体装置の断面図。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 9055−4M H01L 29/78 655 Z
Claims (1)
- 【請求項1】 N型の半導体基板表面に反対導電型の高
耐圧素子部分の拡散領域を設け、該拡散領域を取り囲む
ように複数のP型のガードリング拡散領域を備えたN型
高耐圧半導体装置において、前記ガードリング拡散領域
間及び前記反対導電型の拡散領域とガードリング拡散領
域間に、前記半導体基板と同一導電型で、該基板の濃度
よりも高い濃度の拡散領域を該基板の最大反転層幅以下
の厚さに設けたことを特徴とするN型高耐圧半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31081394A JP3469664B2 (ja) | 1994-12-14 | 1994-12-14 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31081394A JP3469664B2 (ja) | 1994-12-14 | 1994-12-14 | 高耐圧半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08167715A true JPH08167715A (ja) | 1996-06-25 |
JP3469664B2 JP3469664B2 (ja) | 2003-11-25 |
Family
ID=18009729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31081394A Expired - Fee Related JP3469664B2 (ja) | 1994-12-14 | 1994-12-14 | 高耐圧半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3469664B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980055024A (ko) * | 1996-12-27 | 1998-09-25 | 김광호 | 플래나 링 구조를 가지는 바이폴라 트랜지스터 |
JP2006332217A (ja) * | 2005-05-25 | 2006-12-07 | Hitachi Ltd | 高耐圧p型MOSFET及びそれを用いた電力変換装置 |
US9324816B2 (en) | 2014-08-04 | 2016-04-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
US11257943B2 (en) | 2019-06-17 | 2022-02-22 | Fuji Electric Co., Ltd. | Semiconductor device |
US11450734B2 (en) | 2019-06-17 | 2022-09-20 | Fuji Electric Co., Ltd. | Semiconductor device and fabrication method for semiconductor device |
WO2024084778A1 (ja) * | 2022-10-19 | 2024-04-25 | 株式会社デンソー | 半導体装置とその製造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4340032A1 (en) * | 2022-09-15 | 2024-03-20 | Nexperia B.V. | Semiconductor power device with improved ruggedness |
-
1994
- 1994-12-14 JP JP31081394A patent/JP3469664B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR19980055024A (ko) * | 1996-12-27 | 1998-09-25 | 김광호 | 플래나 링 구조를 가지는 바이폴라 트랜지스터 |
JP2006332217A (ja) * | 2005-05-25 | 2006-12-07 | Hitachi Ltd | 高耐圧p型MOSFET及びそれを用いた電力変換装置 |
US9324816B2 (en) | 2014-08-04 | 2016-04-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
US11257943B2 (en) | 2019-06-17 | 2022-02-22 | Fuji Electric Co., Ltd. | Semiconductor device |
US11450734B2 (en) | 2019-06-17 | 2022-09-20 | Fuji Electric Co., Ltd. | Semiconductor device and fabrication method for semiconductor device |
US11742249B2 (en) | 2019-06-17 | 2023-08-29 | Fuji Electric Co., Ltd. | Semiconductor device and fabrication method for semiconductor device |
WO2024084778A1 (ja) * | 2022-10-19 | 2024-04-25 | 株式会社デンソー | 半導体装置とその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3469664B2 (ja) | 2003-11-25 |
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---|---|---|---|
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