JPH07240518A - 縦型ｍｏｓ半導体装置及びその製造方法 - Google Patents
縦型ｍｏｓ半導体装置及びその製造方法Info
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- JPH07240518A JPH07240518A JP3030494A JP3030494A JPH07240518A JP H07240518 A JPH07240518 A JP H07240518A JP 3030494 A JP3030494 A JP 3030494A JP 3030494 A JP3030494 A JP 3030494A JP H07240518 A JPH07240518 A JP H07240518A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 210000000746 body region Anatomy 0.000 claims abstract description 47
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 230000015556 catabolic process Effects 0.000 abstract description 16
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Abstract
(57)【要約】
【目的】 オン抵抗の上昇を招くことなく、高耐圧化さ
れた縦型ＭＯＳ半導体装置を及びその製造方法を提供す
る。 【構成】 セル部分の拡散領域６の最外周に該セル部分
の拡散領域を取囲むボディ領域１３を備え、該最外周の
ボディ領域は抵抗体２０を介して前記セル部分のソース
電極９に接続されている。
れた縦型ＭＯＳ半導体装置を及びその製造方法を提供す
る。 【構成】 セル部分の拡散領域６の最外周に該セル部分
の拡散領域を取囲むボディ領域１３を備え、該最外周の
ボディ領域は抵抗体２０を介して前記セル部分のソース
電極９に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳ半導体装置
及びその製造方法に係り、特に、パワーＭＯＳＦＥＴ、
又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等
の縦型ＭＯＳ半導体装置及びその製造方法に関する。
及びその製造方法に係り、特に、パワーＭＯＳＦＥＴ、
又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等
の縦型ＭＯＳ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図４は、従来の一般的なパワーＭＯＳＦ
ＥＴのチップ周辺部分の断面図である。Ｎ+ 型半導体基
板１には、ドレイン領域となるＮ- 型エピタキシャル層
２を有しており、エピタキシャル層２には、ＭＯＳＦＥ
Ｔの一単位となるセル６が多数、規則的に配列され、セ
ル部分を構成している。ＭＯＳＦＥＴの一単位となるセ
ルは、１個のＰ型のボディ領域６内にＮ+ 型のソース領
域５が形成され、多結晶シリコンからなるゲート電極８
に閾値以上の正電圧が印加されると、Ｎ+ 型のソース領
域５とＮ型のドレイン領域４間のチャネル領域の表面に
反転層が生じ、多数キャリアのチャネルが形成されＦＥ
Ｔはオン状態となる。
ＥＴのチップ周辺部分の断面図である。Ｎ+ 型半導体基
板１には、ドレイン領域となるＮ- 型エピタキシャル層
２を有しており、エピタキシャル層２には、ＭＯＳＦＥ
Ｔの一単位となるセル６が多数、規則的に配列され、セ
ル部分を構成している。ＭＯＳＦＥＴの一単位となるセ
ルは、１個のＰ型のボディ領域６内にＮ+ 型のソース領
域５が形成され、多結晶シリコンからなるゲート電極８
に閾値以上の正電圧が印加されると、Ｎ+ 型のソース領
域５とＮ型のドレイン領域４間のチャネル領域の表面に
反転層が生じ、多数キャリアのチャネルが形成されＦＥ
Ｔはオン状態となる。
【０００３】半導体基板１の側端部にはＮ+ 型のチャネ
ルストップ領域１１が拡散により形成され、その上部に
はシールド電極１０が配置されている。Ｐ型のボディ領
域１３は、ＭＯＳＦＥＴを構成するセル部分のボディ領
域６を取囲むように配置された最外周のボディ拡散領域
である。最外周のボディ領域１３は、逆バイアス時にド
レイン領域４とセル部分のボディ領域６間のＰＮ接合の
ドレイン領域側に広がる空乏層の曲率を緩和し、逆バイ
アス時のソース／ドレイン間の耐圧を高めるために設け
られたものである。
ルストップ領域１１が拡散により形成され、その上部に
はシールド電極１０が配置されている。Ｐ型のボディ領
域１３は、ＭＯＳＦＥＴを構成するセル部分のボディ領
域６を取囲むように配置された最外周のボディ拡散領域
である。最外周のボディ領域１３は、逆バイアス時にド
レイン領域４とセル部分のボディ領域６間のＰＮ接合の
ドレイン領域側に広がる空乏層の曲率を緩和し、逆バイ
アス時のソース／ドレイン間の耐圧を高めるために設け
られたものである。
【０００４】
【発明が解決しようとする課題】しかしながら、係るパ
ワーＭＯＳＦＥＴあるいはＩＧＢＴ等の縦型ＭＯＳ半導
体装置においては、低いオン抵抗と共に、耐圧はなるべ
く高いことが好ましい。縦型ＭＯＳ半導体装置の耐圧を
向上させるには、半導体基板、特にボディ領域とドレイ
ン領域間のＰＮ接合のドレイン領域側の不純物濃度を下
げればよい。しかしながら、ドレイン領域側の不純物濃
度を下げると、縦型ＭＯＳ半導体装置のオン抵抗が上昇
してしまう。
ワーＭＯＳＦＥＴあるいはＩＧＢＴ等の縦型ＭＯＳ半導
体装置においては、低いオン抵抗と共に、耐圧はなるべ
く高いことが好ましい。縦型ＭＯＳ半導体装置の耐圧を
向上させるには、半導体基板、特にボディ領域とドレイ
ン領域間のＰＮ接合のドレイン領域側の不純物濃度を下
げればよい。しかしながら、ドレイン領域側の不純物濃
度を下げると、縦型ＭＯＳ半導体装置のオン抵抗が上昇
してしまう。
【０００５】本発明は、上記従来の事情に鑑みて為され
たものであり、オン抵抗の上昇を招くことなく、高耐圧
化された縦型ＭＯＳ半導体装置及びその製造方法を提供
することを目的とする。
たものであり、オン抵抗の上昇を招くことなく、高耐圧
化された縦型ＭＯＳ半導体装置及びその製造方法を提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明の縦型ＭＯＳ半導
体装置は、セル部分の拡散領域の最外周に該セル部分の
拡散領域を取囲むボディ領域を備え、該最外周のボディ
領域は抵抗体を介して前記セル部分のソース電極に接続
されていることを特徴とする。
体装置は、セル部分の拡散領域の最外周に該セル部分の
拡散領域を取囲むボディ領域を備え、該最外周のボディ
領域は抵抗体を介して前記セル部分のソース電極に接続
されていることを特徴とする。
【０００７】本発明の縦型ＭＯＳ半導体装置の製造方法
は、セル部分のボディ領域と共に該セル部分を取囲む最
外周のボディ領域を形成する工程と、前記セル部分に多
結晶シリコンからなるゲート電極を形成すると共に前記
最外周のボディ領域付近に多結晶シリコンからなる抵抗
体を形成する工程と、セル部分のソース領域及びボディ
領域に金属配線電極を接続すると共に、該金属配線電極
は前記抵抗体の一端と接続し、前記抵抗体の他端は前記
最外周のボディ領域と接続する金属配線電極を形成する
工程とを備えたことを特徴とする。
は、セル部分のボディ領域と共に該セル部分を取囲む最
外周のボディ領域を形成する工程と、前記セル部分に多
結晶シリコンからなるゲート電極を形成すると共に前記
最外周のボディ領域付近に多結晶シリコンからなる抵抗
体を形成する工程と、セル部分のソース領域及びボディ
領域に金属配線電極を接続すると共に、該金属配線電極
は前記抵抗体の一端と接続し、前記抵抗体の他端は前記
最外周のボディ領域と接続する金属配線電極を形成する
工程とを備えたことを特徴とする。
【０００８】
【作用】本発明の縦型ＭＯＳ半導体装置によれば、逆バ
イアス印加時には、最外周のボディ領域とドレイン領域
間の接合にリーク電流が生じ、このリーク電流は最外周
のボディ領域に接続された抵抗体を介してソース電極に
流れる。リーク電流により抵抗体ではオームの法則に従
った電位差が生じ、この電位差は、最外周のボディ領域
とドレイン領域間のＰＮ接合に印加される逆バイアス電
圧を低減することとなる。従って、抵抗体の電位差分だ
け耐圧を向上させることができる。
イアス印加時には、最外周のボディ領域とドレイン領域
間の接合にリーク電流が生じ、このリーク電流は最外周
のボディ領域に接続された抵抗体を介してソース電極に
流れる。リーク電流により抵抗体ではオームの法則に従
った電位差が生じ、この電位差は、最外周のボディ領域
とドレイン領域間のＰＮ接合に印加される逆バイアス電
圧を低減することとなる。従って、抵抗体の電位差分だ
け耐圧を向上させることができる。
【０００９】本発明の半導体装置の製造方法によれば、
抵抗体はゲート電極と同じ材料である多結晶シリコンで
形成され、その抵抗体に最外周のボディ領域とソース電
極とを接続する金属配線電極を設ければよい。従って、
従来の縦型ＭＯＳ半導体装置の基本的な製造工程を変更
することなく、マスクパターンを変更することのみで本
発明の半導体装置を製造することができる。すなわち、
製造コストの上昇を伴うことなく高耐圧化された半導体
装置を製造することが可能となる。
抵抗体はゲート電極と同じ材料である多結晶シリコンで
形成され、その抵抗体に最外周のボディ領域とソース電
極とを接続する金属配線電極を設ければよい。従って、
従来の縦型ＭＯＳ半導体装置の基本的な製造工程を変更
することなく、マスクパターンを変更することのみで本
発明の半導体装置を製造することができる。すなわち、
製造コストの上昇を伴うことなく高耐圧化された半導体
装置を製造することが可能となる。
【００１０】
【実施例】以下、本発明の一実施例について添付図面を
参照しながら説明する。図１は、本発明の一実施例のパ
ワーＭＯＳＦＥＴのチップ周辺の断面図であり、図２は
対応する部分のパターン図である。
参照しながら説明する。図１は、本発明の一実施例のパ
ワーＭＯＳＦＥＴのチップ周辺の断面図であり、図２は
対応する部分のパターン図である。
【００１１】本実施例は、従来の技術において図４を参
照して説明したＮチャネル型パワーＭＯＳＦＥＴを高耐
圧化したものであり、ＭＯＳＦＥＴを構成する基本的な
セル部分の配置は同じである。又、セル部分を取囲む最
外周のボディ領域を備えることも同様であり、同一の構
成要素には同一の符号を付して重複した説明を省略す
る。
照して説明したＮチャネル型パワーＭＯＳＦＥＴを高耐
圧化したものであり、ＭＯＳＦＥＴを構成する基本的な
セル部分の配置は同じである。又、セル部分を取囲む最
外周のボディ領域を備えることも同様であり、同一の構
成要素には同一の符号を付して重複した説明を省略す
る。
【００１２】本実施例においては最外周のボディ領域１
３は、抵抗体２０を介してセル部分のソース電極９に接
続されている。抵抗体２０は、ゲート電極８と同様に多
結晶シリコンから形成されており、その一端が最外周の
ボディ領域１３へアルミから成る金属電極２１により接
続されている。抵抗体２０の他端は、同様にアルミから
成るソース電極９に接続されている。即ち、図２に示す
ように、抵抗体２０は、その一端がコンタクト２３を介
してアルミ配線２１に接続され、アルミ配線２１はコン
タクト２４を介して最外周のボディ領域１３に接続され
ている。抵抗体２０の他端は、コンタクト２６を介して
アルミから成るセル部分のソース電極９に接続されてい
る。ソース電極９は、セル部分において、コンタクト２
９を介して、単位となるＭＯＳＦＥＴを構成するそれぞ
れのセルのソース領域５及びボディ領域６に共通に接続
されている。
３は、抵抗体２０を介してセル部分のソース電極９に接
続されている。抵抗体２０は、ゲート電極８と同様に多
結晶シリコンから形成されており、その一端が最外周の
ボディ領域１３へアルミから成る金属電極２１により接
続されている。抵抗体２０の他端は、同様にアルミから
成るソース電極９に接続されている。即ち、図２に示す
ように、抵抗体２０は、その一端がコンタクト２３を介
してアルミ配線２１に接続され、アルミ配線２１はコン
タクト２４を介して最外周のボディ領域１３に接続され
ている。抵抗体２０の他端は、コンタクト２６を介して
アルミから成るセル部分のソース電極９に接続されてい
る。ソース電極９は、セル部分において、コンタクト２
９を介して、単位となるＭＯＳＦＥＴを構成するそれぞ
れのセルのソース領域５及びボディ領域６に共通に接続
されている。
【００１３】金属電極２８は、コンタクト２７を介して
多結晶シリコンから成るゲート電極８に接続されてい
る。金属電極２８は、図示しないチップのゲート電極パ
ッドに接続され、ゲート電圧を多数のセルのゲート電極
８に均一に供給するためのものである。なお、抵抗体２
０は、例えば１本が１００ＭΩ程度のものをチップ全体
に１０本程度配置し、全体として１０ＭΩとしてもよ
い。又、より多数の抵抗体をセル部分の四周に配置して
もよい。又、抵抗体２０は図示の場合は長方形をなして
いるが、蛇行状の形状を用いてもよく、デバイスに要求
される特性、パターン形状から適宜選定される。
多結晶シリコンから成るゲート電極８に接続されてい
る。金属電極２８は、図示しないチップのゲート電極パ
ッドに接続され、ゲート電圧を多数のセルのゲート電極
８に均一に供給するためのものである。なお、抵抗体２
０は、例えば１本が１００ＭΩ程度のものをチップ全体
に１０本程度配置し、全体として１０ＭΩとしてもよ
い。又、より多数の抵抗体をセル部分の四周に配置して
もよい。又、抵抗体２０は図示の場合は長方形をなして
いるが、蛇行状の形状を用いてもよく、デバイスに要求
される特性、パターン形状から適宜選定される。
【００１４】本実施例のパワーＭＯＳＦＥＴの動作につ
いて、次に図３を参照しながら説明する。図３（Ａ）
は、従来の抵抗体なしの場合の逆バイアス降伏直前の空
乏層３２Ａの広がりを示し、（Ｂ）は本発明の抵抗体２
０ありの場合の（Ａ）と同じ逆バイアスを印加した場合
の空乏層３２Ｂの広がりを示し、（Ｃ）は本発明の抵抗
体２０ありの場合の降伏直前の空乏層３２Ｃの広がりを
示す。ソース電極８を接地した状態で、ドレイン電極１
２に印加する電圧を上昇させて耐圧の試験を行なう際
に、ドレイン電極１２に例えば１００Ｖ程度の逆バイア
ス高電圧を印加する。（Ａ）の最外周のボディ領域１３
がソース電極９に直接接続されている場合には、ボディ
領域とドレイン領域４間のＰＮ接合のドレイン領域４側
の空乏層３２Ａが図示するように広がり、最外周のＰボ
ディ領域１３の角部近傍３０で電位傾度が最も高くな
り、降伏に至る。この際、図５に示すように、ＰＮ接合
に印加する逆バイアス電圧Ｖを上昇させていくと、ＰＮ
接合のリーク電流が徐々に増加し、降伏に至る。
いて、次に図３を参照しながら説明する。図３（Ａ）
は、従来の抵抗体なしの場合の逆バイアス降伏直前の空
乏層３２Ａの広がりを示し、（Ｂ）は本発明の抵抗体２
０ありの場合の（Ａ）と同じ逆バイアスを印加した場合
の空乏層３２Ｂの広がりを示し、（Ｃ）は本発明の抵抗
体２０ありの場合の降伏直前の空乏層３２Ｃの広がりを
示す。ソース電極８を接地した状態で、ドレイン電極１
２に印加する電圧を上昇させて耐圧の試験を行なう際
に、ドレイン電極１２に例えば１００Ｖ程度の逆バイア
ス高電圧を印加する。（Ａ）の最外周のボディ領域１３
がソース電極９に直接接続されている場合には、ボディ
領域とドレイン領域４間のＰＮ接合のドレイン領域４側
の空乏層３２Ａが図示するように広がり、最外周のＰボ
ディ領域１３の角部近傍３０で電位傾度が最も高くな
り、降伏に至る。この際、図５に示すように、ＰＮ接合
に印加する逆バイアス電圧Ｖを上昇させていくと、ＰＮ
接合のリーク電流が徐々に増加し、降伏に至る。
【００１５】しかしながら、（Ｂ）の最外周のボディ領
域６が抵抗体２０を介してソース電極９に接続されてい
る場合には、抵抗体２０に逆バイアス時のリーク電流Ｉ
が流れ、空乏層の広がりが（Ａ）の場合と変わってく
る。（Ａ）の場合の降伏電圧（１００Ｖ程度）直前の逆
バイアス電圧が印加された場合には、例えばリーク電流
が１μＡ程度であり、抵抗体２０の抵抗値が１０ＭΩ程
度であるとすると、１０Ｖの電位差が抵抗体２０の両端
に生じる。すなわち、ボディ領域１３の電位は接地電位
であるソース電極９よりも１０Ｖ程度高くなる。従っ
て、ボディ領域１３とドレイン領域４間のＰＮ接合にか
かる逆バイアス電圧は、（Ａ）の場合と比較して１０Ｖ
程度小さくなる。従って、（Ｂ）に示すように空乏層３
２Ｂの広がりは最外周のボディ領域１３の周辺において
緩和された形となる。更にドレイン電極１２へ印加する
逆バイアス電圧を上昇させると、（Ｃ）に示す空乏層３
２Ｃの広がりとなり、セル領域側のボディ領域６の角部
分近傍３１又は最外周のＰボディ領域１３の角部分３０
のいずれかで降伏が発生する。しかしながら、この降伏
電圧は、抵抗体２０のリーク電流に基づく電位差分だけ
高いものとなる。
域６が抵抗体２０を介してソース電極９に接続されてい
る場合には、抵抗体２０に逆バイアス時のリーク電流Ｉ
が流れ、空乏層の広がりが（Ａ）の場合と変わってく
る。（Ａ）の場合の降伏電圧（１００Ｖ程度）直前の逆
バイアス電圧が印加された場合には、例えばリーク電流
が１μＡ程度であり、抵抗体２０の抵抗値が１０ＭΩ程
度であるとすると、１０Ｖの電位差が抵抗体２０の両端
に生じる。すなわち、ボディ領域１３の電位は接地電位
であるソース電極９よりも１０Ｖ程度高くなる。従っ
て、ボディ領域１３とドレイン領域４間のＰＮ接合にか
かる逆バイアス電圧は、（Ａ）の場合と比較して１０Ｖ
程度小さくなる。従って、（Ｂ）に示すように空乏層３
２Ｂの広がりは最外周のボディ領域１３の周辺において
緩和された形となる。更にドレイン電極１２へ印加する
逆バイアス電圧を上昇させると、（Ｃ）に示す空乏層３
２Ｃの広がりとなり、セル領域側のボディ領域６の角部
分近傍３１又は最外周のＰボディ領域１３の角部分３０
のいずれかで降伏が発生する。しかしながら、この降伏
電圧は、抵抗体２０のリーク電流に基づく電位差分だけ
高いものとなる。
【００１６】次に、本実施例のパワーＭＯＳＦＥＴの製
造方法について説明する。この製造方法は、従来のパワ
ーＭＯＳＦＥＴの製造方法とそのマスクパターンを変更
するのみで従来の製造工程をほとんど変更することなく
製造することができる。まず、多結晶シリコンからなる
ゲート電極８を形成する時に、最外周のボディ領域付近
に多結晶シリコンから成る抵抗体２０を同時に形成す
る。これは、多結晶シリコンのゲート電極８を形成する
マスクパターンにおいて、抵抗体２０を形成するパター
ンを合わせて設けておくだけでよい。尚、抵抗体２０の
抵抗値は、不純物のイオン注入量により制御できるの
で、セル領域側のゲート電極とこの抵抗体２０のシート
抵抗をそれぞれ異なる値に設定する必要がある場合に
は、一方をレジストマスクでカバーして別々にイオン注
入量を制御すればよい。そして、コンタクトの開口を行
なうマスクパターンと、アルミ膜の金属電極配線を行な
うマスクパターンとを従来のものから変更し、抵抗体２
０の一端を最外周のボディ領域１３に接続し、他端をソ
ース電極９に接続するようにすればよい。その他の製造
工程は、全く従来と同一である。
造方法について説明する。この製造方法は、従来のパワ
ーＭＯＳＦＥＴの製造方法とそのマスクパターンを変更
するのみで従来の製造工程をほとんど変更することなく
製造することができる。まず、多結晶シリコンからなる
ゲート電極８を形成する時に、最外周のボディ領域付近
に多結晶シリコンから成る抵抗体２０を同時に形成す
る。これは、多結晶シリコンのゲート電極８を形成する
マスクパターンにおいて、抵抗体２０を形成するパター
ンを合わせて設けておくだけでよい。尚、抵抗体２０の
抵抗値は、不純物のイオン注入量により制御できるの
で、セル領域側のゲート電極とこの抵抗体２０のシート
抵抗をそれぞれ異なる値に設定する必要がある場合に
は、一方をレジストマスクでカバーして別々にイオン注
入量を制御すればよい。そして、コンタクトの開口を行
なうマスクパターンと、アルミ膜の金属電極配線を行な
うマスクパターンとを従来のものから変更し、抵抗体２
０の一端を最外周のボディ領域１３に接続し、他端をソ
ース電極９に接続するようにすればよい。その他の製造
工程は、全く従来と同一である。
【００１７】なお、以上に説明した最外周のボディ領域
とソース電極間に接続する抵抗体は、本実施例のような
多結晶シリコンを用いたものに限定されず、例えば半導
体基板表面に設けられた拡散抵抗を用いてもよい。又、
本実施例においては、パワーＭＯＳＦＥＴについて説明
したが、反対導電型の半導体基板を用いることによっ
て、ＩＧＢＴについても同様に適用できるのは勿論のこ
とである。このように、本発明の趣旨を逸脱することな
く種々の変形実施例が可能である。
とソース電極間に接続する抵抗体は、本実施例のような
多結晶シリコンを用いたものに限定されず、例えば半導
体基板表面に設けられた拡散抵抗を用いてもよい。又、
本実施例においては、パワーＭＯＳＦＥＴについて説明
したが、反対導電型の半導体基板を用いることによっ
て、ＩＧＢＴについても同様に適用できるのは勿論のこ
とである。このように、本発明の趣旨を逸脱することな
く種々の変形実施例が可能である。
【００１８】
【発明の効果】以上に説明したように、本発明によれ
ば、最外周のボディ領域とソース電極との間に抵抗体を
接続することにより、オン抵抗の増大等の問題を生じる
ことなく、縦型ＭＯＳ半導体装置の耐圧を向上させるこ
とができる。又、本発明の製造方法によれば、係る半導
体装置を従来の製造工程をほとんど変更することなく、
マスクパターンを少し変更するのみで容易に製造するこ
とが可能となる。
ば、最外周のボディ領域とソース電極との間に抵抗体を
接続することにより、オン抵抗の増大等の問題を生じる
ことなく、縦型ＭＯＳ半導体装置の耐圧を向上させるこ
とができる。又、本発明の製造方法によれば、係る半導
体装置を従来の製造工程をほとんど変更することなく、
マスクパターンを少し変更するのみで容易に製造するこ
とが可能となる。
【図１】本発明の一実施例の縦型ＭＯＳ半導体装置のチ
ップ周辺部分の断面図。
ップ周辺部分の断面図。
【図２】上記半導体装置の対応する部分のパターン図。
【図３】上記半導体装置の動作を説明するための断面
図。
図。
【図４】従来の縦型ＭＯＳ半導体装置のチップ周辺部分
の断面図。
の断面図。
【図５】逆バイアス時の電圧と電流の関係の説明図。
Claims (2)
- 【請求項１】 セル部分の拡散領域の最外周に該セル部
分の拡散領域を取囲むボディ領域を備え、該最外周のボ
ディ領域は抵抗体を介して前記セル部分のソース電極に
接続されていることを特徴とする縦型ＭＯＳ半導体装
置。 - 【請求項２】 セル部分のボディ領域と共に該セル部分
を取囲む最外周のボディ領域を形成する工程と、前記セ
ル部分に多結晶シリコンからなるゲート電極を形成する
と共に前記最外周のボディ領域付近に多結晶シリコンか
らなる抵抗体を形成する工程と、セル部分のソース領域
及びボディ領域に金属配線電極を接続すると共に、該金
属配線電極は前記抵抗体の一端と接続し、前記抵抗体の
他端は前記最外周のボディ領域と接続する金属配線電極
を形成する工程とを備えたことを特徴とする縦型ＭＯＳ
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030494A JPH07240518A (ja) | 1994-02-28 | 1994-02-28 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030494A JPH07240518A (ja) | 1994-02-28 | 1994-02-28 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240518A true JPH07240518A (ja) | 1995-09-12 |
Family
ID=12300023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030494A Pending JPH07240518A (ja) | 1994-02-28 | 1994-02-28 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005823A (ja) * | 2006-08-28 | 2007-01-11 | Mitsubishi Electric Corp | 半導体装置 |
| KR100685091B1 (ko) * | 2005-07-21 | 2007-02-22 | 주식회사 케이이씨 | 트렌치형 트랜지스터 및 그 제조 방법 |
| WO2011102254A1 (ja) * | 2010-02-16 | 2011-08-25 | 住友電気工業株式会社 | 炭化珪素絶縁ゲート型半導体素子およびその製造方法 |
-
1994
- 1994-02-28 JP JP3030494A patent/JPH07240518A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685091B1 (ko) * | 2005-07-21 | 2007-02-22 | 주식회사 케이이씨 | 트렌치형 트랜지스터 및 그 제조 방법 |
| JP2007005823A (ja) * | 2006-08-28 | 2007-01-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP4574601B2 (ja) * | 2006-08-28 | 2010-11-04 | 三菱電機株式会社 | 半導体装置 |
| WO2011102254A1 (ja) * | 2010-02-16 | 2011-08-25 | 住友電気工業株式会社 | 炭化珪素絶縁ゲート型半導体素子およびその製造方法 |
| JP2011171374A (ja) * | 2010-02-16 | 2011-09-01 | Sumitomo Electric Ind Ltd | 炭化珪素絶縁ゲート型半導体素子およびその製造方法 |
| US8901568B2 (en) | 2010-02-16 | 2014-12-02 | Sumitomo Electric Industries, Ltd. | Silicon carbide insulating gate type semiconductor device and fabrication method thereof |
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