JPS63164473A - 半導体装置 - Google Patents

半導体装置

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JPS63164473A
JPS63164473A JP31497586A JP31497586A JPS63164473A JP S63164473 A JPS63164473 A JP S63164473A JP 31497586 A JP31497586 A JP 31497586A JP 31497586 A JP31497586 A JP 31497586A JP S63164473 A JPS63164473 A JP S63164473A
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JP
Japan
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diffusion layer
type
channel
diffused layer
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Pending
Application number
JP31497586A
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English (en)
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Takayuki Mihara
三原　孝行
Kazuo Yamanaka
和夫 山中
Satoshi Sueyoshi
末吉　聡
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
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    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明の半導体装置は、縦型のバイポーラ型ＭＯＳＦＥ
Ｔのチャネル拡散層の周辺に該チャネル拡散層と同一導
電型の拡散層を設け、またこの拡散層をソース（エミッ
タ）電極に接続すること特徴としている。
これによりドレイン（コレクタ）からチャネル拡散層に
流れ込むラッチアップ生成原因となる電流量を少なくす
ることができるので、縦型のバイポーラ型ＭＯＳＦＥＴ
はラッチアップを起しにくくなる。
〔産業上の利用分野〕
本発明は半導体装置に関するものであり、更に詳しく言
えば縦型のバイポーラ型ＭＯＳＦＥＴ（７）構造に関す
るものである。
〔従来の技術〕
第５図は、従来例に係る縦型のバイポーラ型ＭＯＳＦＥ
Ｔの構造を示す断面図である。ｌはエミッタ電極（ソー
ス電極でもある。）、２は絶縁膜である。また３はゲー
ト電極、４はｎ型拡散層Ｓ（エミッタ、ソース）であり
、５はｐ型拡散層（ベース、チャネル拡散層）である、
６は従来のラフチアツブ防ＩＥ用の高濃度のｐ型拡散層
である。７はｎ型層、８は高濃度のｎ型層、９は高濃度
のｐ型層、ｌＯはコレクタ電極（ドレイン電極）である
。
図示するように、縦型のバイポーラ型 ＭＯＳＦＥＴはサイリスク構造となっているため、コレ
クタ・エミッタ間に大きな電流が流れるとき、該サイリ
スタがラッチアップすることがある。
ところでラッチアップの原因の一つは、コレクタ側から
流れてくる正孔電流がｐ型拡散層５に集められ、これに
よりｐ型拡散層５内でかつｎ５拡散層４の直下で電位分
布が生ずるため、ｎ５拡散層４から電子が注入されるか
らであると考えられている。
このため、従来よりｐ型拡散層５の内側に深くて高濃度
のｐ型拡散層６を設けることにより、ｐ型拡散層５内で
ｎ！！！拡散層４の直ドの抵抗を減らして電位分布が生
じないようにしている。
〔発明が解決しようとする問題点〕
従来例の構造によれば、確かにラフチアツブ電流（ラッ
チアップに至るときにコレクタ・エミッタ間に流れる電
流）を大きくすることができるが、上方とはいえない。
末完Ｉｌｌはかかる従来の問題に鑑みて創作されたもの
であり、ラッチアップが起こりにくい構造の′ト導体装
置の提供をＬ１的とする。
〔問題点を解決するための手段〕
第１図は未発ＩＩＩの原理を説明する断ｔｍ図である０
図において、第５１）ｆｊと同じ番号のものは同じもの
を示している。第５図と異なる点は、ｐ型拡散層（チャ
ネル拡散層、ベース）５の周囲に。
Ｐ型拡散層ｔｉを設けていることである。またこのｐ型
拡散層１１はエミッタ電極ｌに電気的に接続されている
。なお該Ｐ型拡散層ｔｉはｐ型拡散層６と同時に形成す
ることがＹｉｆ能である。
〔作用〕
第２図の’＋［流の流れ説明図を参照しながら、本発明
の作用について説明する。
ゲート電極３に正のゲート電圧が印加されると、まずｐ
型拡散層５の表面がｎ型反転して。
ソース（エミッタ）側からドレイン側に電子電流ｄが流
れる。このためｐ型層９から正孔が拡散して正孔電流が
流れるが、末完ＩＪ１によればａ、Ｃ。
ｅ、ｆのように分流する。
このためラッチアップの原因となるｐ型拡散層（チャネ
ル拡散層）５に注入する正孔電流を、従来よりも一層減
らすことが可能となる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明する
。第３図は本発明の実施例に係る半導体装置の斜視断面
図である。第１図と同じ番号のものは、第１図で示すも
のと同じものを示している０図のように、ラッチアップ
防止用のｐ型拡散層１１は、縦型のバイポーラ型ＭＯＳ
ＦＥＴのセルの中間に形成されている。
このように、本発明の実施例によればｐ型拡散層５に流
れる正孔電流を少なくすることができるので、ラッチア
ップ電流を大きくすることが可能となる。
第４図は本発明の別の実施例に係る半導体装置の斜視断
面図である。第３図と異なるのは、縦型のバイポーラ型
ＭＯＳＦＥＴのセルの周囲をｐ型拡散層１１によって囲
んでいることである。
この実施例によれば、更に多くの正孔電流を吸収するこ
とが可能となり、従ってラッチアップ電流を更に大きく
できる効果がある。
〔発明の効果〕
以上説明したように、本発明によればラフチアツブの原
因となるチャネル拡散層に流れ込む電流を、従来よりも
一層減らすことができるので、ラッチアップが起こりに
くい半導体？ｃ２ｆｆを形成することが可能となる。
【図面の簡単な説明】
第１図は本発明の原理構成を説明する半導体装置の断面
図。 第２図は第１図における電流の流れを説明する図、 第３図は本発明の実施例に係る半導体装置の斜視断面図
。 第４図は本発明の別の実施例に係る半導体装置の斜視断
面図である。 （符号の説明） ｌ・・・エミッタ電極、 ２・・・絶縁膜、 ３・・・ゲート電極、 ４・・・ｎ型拡散層（ソース、エミッタ）、５・・・ｐ
型拡散層（チャネル拡散層、ベース）、６・・・ｐＪ！
！拡散層、 ７・・・ｎ型層、 ８・・・高濃度ｎ型層。 ９・・・高濃度ｐ型層、 ｌＯ・・・コレクタ電極、 １１・・・ｐ型拡散層。

Claims (1)

    【特許請求の範囲】
  1. 縦型のバイポーラ型ＭＯＳＦＥＴのチャネル拡散層の周
    辺の一部または全部に該チャネル拡散層と同導電型の拡
    散層が形成されており、該拡散層はソース電極（エミッ
    タ電極）に接続されていることを特徴とする半導体装置
    。
JP31497586A 1986-12-26 1986-12-26 半導体装置 Pending JPS63164473A (ja)

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