JP3061076B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3061076B2 JP3061076B2 JP3244815A JP24481591A JP3061076B2 JP 3061076 B2 JP3061076 B2 JP 3061076B2 JP 3244815 A JP3244815 A JP 3244815A JP 24481591 A JP24481591 A JP 24481591A JP 3061076 B2 JP3061076 B2 JP 3061076B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- layer
- type
- semiconductor substrate
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＩＳ）型の
半導体装置に関する。
ｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＩＳ）型の
半導体装置に関する。
【０００２】
【従来の技術】従来のＭＩＳ型構造の半導体装置は、ソ
ース、ドレイン、チャンネルのいずれもが半導体基板上
内に形成されるか（例えば特開昭６１−６３０４９
号）、あるいは、絶縁物上に成長させた半導体材料にト
ランジスタ構造を形成する場合は、ソース、ドレイン、
チャンネルのいずれもがこの成長させた半導体材料内に
形成するのが一般的である（例えば特開昭６２−１０４
１７３号）。
ース、ドレイン、チャンネルのいずれもが半導体基板上
内に形成されるか（例えば特開昭６１−６３０４９
号）、あるいは、絶縁物上に成長させた半導体材料にト
ランジスタ構造を形成する場合は、ソース、ドレイン、
チャンネルのいずれもがこの成長させた半導体材料内に
形成するのが一般的である（例えば特開昭６２−１０４
１７３号）。
【０００３】
【発明が解決しようとする課題】これら従来のＭＩＳ型
構造の半導体装置のうち、半導体基板にソース、ドレイ
ン、チャンネルの全てを形成した場合には、ソース、ド
レインとして拡散層を半導体基板内に形成する必要があ
るが、この拡散層の横方向の拡散を考慮しなければなら
ないので、チャンネル長を短くすることが困難であると
いう問題がある。このため、これが高密度集積化の妨げ
になっている。また、このように、ソース、ドレイン、
及びチャンネルの全てを半導体基板に形成した素子によ
り相補型回路を形成した場合、寄生素子が形成され素子
破壊が生じるおそれがあるという問題がある。
構造の半導体装置のうち、半導体基板にソース、ドレイ
ン、チャンネルの全てを形成した場合には、ソース、ド
レインとして拡散層を半導体基板内に形成する必要があ
るが、この拡散層の横方向の拡散を考慮しなければなら
ないので、チャンネル長を短くすることが困難であると
いう問題がある。このため、これが高密度集積化の妨げ
になっている。また、このように、ソース、ドレイン、
及びチャンネルの全てを半導体基板に形成した素子によ
り相補型回路を形成した場合、寄生素子が形成され素子
破壊が生じるおそれがあるという問題がある。
【０００４】一方、絶縁膜上にソース、ドレイン、チャ
ンネルの全てを形成した場合には、スイッチング動作は
するものの、材質の問題があり、オフ時に漏れ電流が存
在するという問題がある。
ンネルの全てを形成した場合には、スイッチング動作は
するものの、材質の問題があり、オフ時に漏れ電流が存
在するという問題がある。
【０００５】本発明は上記事情に基づいてなされたもの
であり、高密度集積化を図ることができる半導体装置を
提供することを目的とする。
であり、高密度集積化を図ることができる半導体装置を
提供することを目的とする。
【０００６】更に本発明はオフ時の漏れ電流を防止した
半導体装置を提供することを目的とする。
半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体基板と、上記半導体基板上に上記
半導体基板と一部を接触するように設けた第１の絶縁層
と、上記半導体基板上に上記第１の絶縁層と間隙を置い
て設けた第２の絶縁層と、上記半導体基板上で、かつ上
記第２の絶縁層とは上記第１の絶縁層を介して間隙を置
いて対向する位置に設けた第３の絶縁層と、上記第２の
絶縁層上に設け、かつ上記第１の絶縁層と上記第２の絶
縁層との間に形成された間隙部において上記半導体基板
と接合する第１の半導体層と、上記第３の絶縁層上に設
け、かつ上記第１の絶縁層と上記第３の絶縁層との間に
形成された間隙部で上記半導体基板と接合する第２の半
導体層とを備えたことを特徴とするものである。
成するために、半導体基板と、上記半導体基板上に上記
半導体基板と一部を接触するように設けた第１の絶縁層
と、上記半導体基板上に上記第１の絶縁層と間隙を置い
て設けた第２の絶縁層と、上記半導体基板上で、かつ上
記第２の絶縁層とは上記第１の絶縁層を介して間隙を置
いて対向する位置に設けた第３の絶縁層と、上記第２の
絶縁層上に設け、かつ上記第１の絶縁層と上記第２の絶
縁層との間に形成された間隙部において上記半導体基板
と接合する第１の半導体層と、上記第３の絶縁層上に設
け、かつ上記第１の絶縁層と上記第３の絶縁層との間に
形成された間隙部で上記半導体基板と接合する第２の半
導体層とを備えたことを特徴とするものである。
【０００８】さらに、半導体基板に第１のトランジスタ
と、該第１のトランジスタと相補型である第２のトラン
ジスタとを有する半導体装置において、第１のトランジ
スタは、第１の導電性を有する半導体基板と、上記半導
体基板上に上記半導体基板と一部を接触するように設け
た第１の絶縁層と、上記半導体基板上に上記第１の絶縁
層と間隙を置いて設けた第２の絶縁層と、上記半導体基
板上で、かつ上記第２の絶縁層とは上記第１の絶縁層を
介して、間隙を置いて対向する位置に設けた第３の絶縁
層と、上記第２の絶縁層上に設け、かつ上記第１の絶縁
層と上記第２の絶縁層との間に形成された間隙部で上記
半導体基板と接合する第１の半導体層と、上記第３の絶
縁層上に設け、かつ上記第１の絶縁層と上記第３の絶縁
層との間に形成された間隙部で上記半導体基板と接合す
る第２の半導体層とを備え、第２のトランジスタは、上
記第１の導電性を持つ半導体基板に形成し、上記半導体
基板の導電性とは異なる第２の導電性を有する第３の半
導体層と、上記第３の半導体層上に上記第３の半導体層
と一部を接触するように設けた第４の絶縁層と、上記第
３の半導体層上に上記第４の絶縁層と間隙を置いて設け
た第５の絶縁層と、上記第３の半導体層上で、かつ上記
第５の絶縁層とは上記第４の絶縁層を介して、間隙を置
いて対向する位置に設けた第６の絶縁層と、上記第５の
絶縁層上に設け、かつ上記第４の絶縁層と上記第５の絶
縁層との間に形成された間隙部で上記第３の半導体層と
接合する間に形成されている間隙部で上記第３の半導体
層と接合する第５の半導体層とを備えたことを特徴とす
るものである。
と、該第１のトランジスタと相補型である第２のトラン
ジスタとを有する半導体装置において、第１のトランジ
スタは、第１の導電性を有する半導体基板と、上記半導
体基板上に上記半導体基板と一部を接触するように設け
た第１の絶縁層と、上記半導体基板上に上記第１の絶縁
層と間隙を置いて設けた第２の絶縁層と、上記半導体基
板上で、かつ上記第２の絶縁層とは上記第１の絶縁層を
介して、間隙を置いて対向する位置に設けた第３の絶縁
層と、上記第２の絶縁層上に設け、かつ上記第１の絶縁
層と上記第２の絶縁層との間に形成された間隙部で上記
半導体基板と接合する第１の半導体層と、上記第３の絶
縁層上に設け、かつ上記第１の絶縁層と上記第３の絶縁
層との間に形成された間隙部で上記半導体基板と接合す
る第２の半導体層とを備え、第２のトランジスタは、上
記第１の導電性を持つ半導体基板に形成し、上記半導体
基板の導電性とは異なる第２の導電性を有する第３の半
導体層と、上記第３の半導体層上に上記第３の半導体層
と一部を接触するように設けた第４の絶縁層と、上記第
３の半導体層上に上記第４の絶縁層と間隙を置いて設け
た第５の絶縁層と、上記第３の半導体層上で、かつ上記
第５の絶縁層とは上記第４の絶縁層を介して、間隙を置
いて対向する位置に設けた第６の絶縁層と、上記第５の
絶縁層上に設け、かつ上記第４の絶縁層と上記第５の絶
縁層との間に形成された間隙部で上記第３の半導体層と
接合する間に形成されている間隙部で上記第３の半導体
層と接合する第５の半導体層とを備えたことを特徴とす
るものである。
【０００９】
【作用】本発明は上記の構成によって、反転層の周辺部
を絶縁物上に形成された半導体材料もしくはアモルファ
ス材料上に延設したことにより、半導体基板上に形成し
たチャンネルと接する、絶縁上に成長させた例えば半導
体材料は半導体基板と同じタイプ（Ｐ型もしくはＮ型）
となり、したがってこの半導体材料と半導体基板との接
合面における不純物の拡散が防止される。これによりチ
ャンネルの長さを短くすることができ、高密度集積化を
図ることができる。
を絶縁物上に形成された半導体材料もしくはアモルファ
ス材料上に延設したことにより、半導体基板上に形成し
たチャンネルと接する、絶縁上に成長させた例えば半導
体材料は半導体基板と同じタイプ（Ｐ型もしくはＮ型）
となり、したがってこの半導体材料と半導体基板との接
合面における不純物の拡散が防止される。これによりチ
ャンネルの長さを短くすることができ、高密度集積化を
図ることができる。
【００１０】また、本発明に係る相補型回路は上記の構
成によって、ソース及びドレインが半導体基板上に形成
されないので、寄生素子をなくすことができると共に、
ラッチアップ現象が生ずるのを防ぐことができ、しかも
高密度集積化を図ることができる。
成によって、ソース及びドレインが半導体基板上に形成
されないので、寄生素子をなくすことができると共に、
ラッチアップ現象が生ずるのを防ぐことができ、しかも
高密度集積化を図ることができる。
【００１１】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の第１の実施例であるＭＩＳ型トランジス
タの構成を示した断面図である。この図１のＭＩＳ型ト
ランジスタは、Ｎ型シリコン結晶からなる半導体基板１
１にＳｉＯ2 からなる絶縁膜１２が形成されている。そ
して、この絶縁膜１２上からこの図の略中央の絶縁膜１
２が取り除かれた部分（開口部）の両端部から絶縁膜１
２上に延在するように半導体基板１１と同一タイプ（Ｎ
型）のポリシリコン膜１３，１４が形成され、このポリ
シリコン膜１３，１４から延設されるように絶縁膜１２
上にＰ+ 型のポリシリコン膜１５，１６が形成されてい
る。このＰ+ 型のポリシリコン膜１５，１６はそれぞれ
ソース，ドレインとして用いられる。また、Ｎ型ポリシ
リコン膜１３，１４の表面及び半導体基板１１上の絶縁
膜１２が取り除かれた部分（開口部）の表面にＳｉＯ2
からなるゲート酸化膜１７ａ，１７ｂ，１７ｃが形成さ
れ、さらにその表面上にＮ+ 型ポリシリコン膜１８が形
成されている。このＮ+ 型ポリシリコン膜１８はゲート
として用いられる。これにより、このトランジスタは、
ゲート酸化膜１７ａ，１７ｃの部分は絶縁膜１２上に、
ゲート酸化膜１７ｂの部分は半導体基板１１によって形
成される。尚、Ｎ型ポリシリコン膜１３，１４はチャン
ネルの一部として用いられる。
１は、本発明の第１の実施例であるＭＩＳ型トランジス
タの構成を示した断面図である。この図１のＭＩＳ型ト
ランジスタは、Ｎ型シリコン結晶からなる半導体基板１
１にＳｉＯ2 からなる絶縁膜１２が形成されている。そ
して、この絶縁膜１２上からこの図の略中央の絶縁膜１
２が取り除かれた部分（開口部）の両端部から絶縁膜１
２上に延在するように半導体基板１１と同一タイプ（Ｎ
型）のポリシリコン膜１３，１４が形成され、このポリ
シリコン膜１３，１４から延設されるように絶縁膜１２
上にＰ+ 型のポリシリコン膜１５，１６が形成されてい
る。このＰ+ 型のポリシリコン膜１５，１６はそれぞれ
ソース，ドレインとして用いられる。また、Ｎ型ポリシ
リコン膜１３，１４の表面及び半導体基板１１上の絶縁
膜１２が取り除かれた部分（開口部）の表面にＳｉＯ2
からなるゲート酸化膜１７ａ，１７ｂ，１７ｃが形成さ
れ、さらにその表面上にＮ+ 型ポリシリコン膜１８が形
成されている。このＮ+ 型ポリシリコン膜１８はゲート
として用いられる。これにより、このトランジスタは、
ゲート酸化膜１７ａ，１７ｃの部分は絶縁膜１２上に、
ゲート酸化膜１７ｂの部分は半導体基板１１によって形
成される。尚、Ｎ型ポリシリコン膜１３，１４はチャン
ネルの一部として用いられる。
【００１２】以上のように構成したことにより半導体基
板１１がＮ型であるのに対しこの半導体基板１１と接す
るポリシリコン膜１３，１４もＮ型になる。このように
同タイプ同士が接するようになるので両者の接合面１９
における不純物の拡散が生じなくなる。したがって、本
実施例によれば半導体基板１１に接して形成するゲート
酸化膜１７ｂの部分のチャンネル長Ｌを短くすることが
でき、一方ソース、ドレイン１５，１６の大きさはポリ
シリコン膜１３，１４の存在によって特に変化しないの
で、全体としてＭＩＳ型トランジスタの寸法を小さくで
き、高密度高集積化を可能にする。
板１１がＮ型であるのに対しこの半導体基板１１と接す
るポリシリコン膜１３，１４もＮ型になる。このように
同タイプ同士が接するようになるので両者の接合面１９
における不純物の拡散が生じなくなる。したがって、本
実施例によれば半導体基板１１に接して形成するゲート
酸化膜１７ｂの部分のチャンネル長Ｌを短くすることが
でき、一方ソース、ドレイン１５，１６の大きさはポリ
シリコン膜１３，１４の存在によって特に変化しないの
で、全体としてＭＩＳ型トランジスタの寸法を小さくで
き、高密度高集積化を可能にする。
【００１３】図２は図１に示した半導体装置の主体製造
工程を示す模式断面図である。まず図２（ａ）に示す工
程において、Ｎ型の半導体基板１１上にＳｉＯ2 からな
る絶縁膜１２を形成した後、所定の場所の絶縁膜を除去
する。次に図２（ｂ）に示す工程に移り、絶縁膜１２及
び露出した半導体基板１１上にＮ+ 型の半導体材料１
３，１４を全面に形成する。この半導体材料１３，１４
の所定場所であって半導体基板１１上に直接形成したと
ころを除去し、半導体基板１１を露出させる。さらに、
Ｎ+ の半導体材料１３，１４及び半導体基板１１上表面
全面にゲート酸化膜１７を形成する。図２（ｃ）の工程
に移り、ゲート酸化膜１７上全面にＮ+ 型の半導体材料
１８を形成する。次にゲートとなるべき所定の場所のみ
を残して、他の場所の半導体材料１８及びゲート酸化膜
１７を除去する。その後、上面からＰ型の不純物を注入
し、Ｎ+ 型半導体材料１３，１４のゲート酸化膜１７が
除去された場所にＰ+ 型の半導体領域１５，１６を形成
する。これらＰ+ 型の半導体領域１５，１６はそれぞれ
いずれか一方がソース、ドレインとして用いられる。
工程を示す模式断面図である。まず図２（ａ）に示す工
程において、Ｎ型の半導体基板１１上にＳｉＯ2 からな
る絶縁膜１２を形成した後、所定の場所の絶縁膜を除去
する。次に図２（ｂ）に示す工程に移り、絶縁膜１２及
び露出した半導体基板１１上にＮ+ 型の半導体材料１
３，１４を全面に形成する。この半導体材料１３，１４
の所定場所であって半導体基板１１上に直接形成したと
ころを除去し、半導体基板１１を露出させる。さらに、
Ｎ+ の半導体材料１３，１４及び半導体基板１１上表面
全面にゲート酸化膜１７を形成する。図２（ｃ）の工程
に移り、ゲート酸化膜１７上全面にＮ+ 型の半導体材料
１８を形成する。次にゲートとなるべき所定の場所のみ
を残して、他の場所の半導体材料１８及びゲート酸化膜
１７を除去する。その後、上面からＰ型の不純物を注入
し、Ｎ+ 型半導体材料１３，１４のゲート酸化膜１７が
除去された場所にＰ+ 型の半導体領域１５，１６を形成
する。これらＰ+ 型の半導体領域１５，１６はそれぞれ
いずれか一方がソース、ドレインとして用いられる。
【００１４】図３は、本発明の第２実施例であるＰ型半
導体基板を用いたＭＩＳ型トランジスタの一構成例を表
した概略断面図である。図１に示したものと同一の機能
を有するものには同一の符号を付することによりその詳
細な説明を省略する。本実施例が、図１に示した第１実
施例と異なるものは、まず半導体基板２１にＰ型シリコ
ン結晶基板を用いていた点である。次に、ポリシリコン
２３，２４がＰ型、ポリシリコン膜２５、２６がＮ
+ 型、ポリシリコン膜２８がＰ+ 型であり、これらのタ
イプ（Ｐ型もしくはＮ型）が第１実施例と逆になってい
る点である。更に、中央のチャンネルが半導体基板２１
を掘って設けられ、しかもその幅が狭い点にでも第１実
施例と異なる。このように半導体基板を掘っているの
は、ポリシリコントランジスタ部分２３，２４の長さを
長くしてＬの長さを小さくするためである。尚、ゲート
酸化膜２７ａ，２７ｂ，２７ｃは第１実施例のゲート酸
化膜１７ａ，１７ｂ，１７ｃと同様に構成されている。
この実施例のその他の作用・効果は第１実施例と同様で
ある。
導体基板を用いたＭＩＳ型トランジスタの一構成例を表
した概略断面図である。図１に示したものと同一の機能
を有するものには同一の符号を付することによりその詳
細な説明を省略する。本実施例が、図１に示した第１実
施例と異なるものは、まず半導体基板２１にＰ型シリコ
ン結晶基板を用いていた点である。次に、ポリシリコン
２３，２４がＰ型、ポリシリコン膜２５、２６がＮ
+ 型、ポリシリコン膜２８がＰ+ 型であり、これらのタ
イプ（Ｐ型もしくはＮ型）が第１実施例と逆になってい
る点である。更に、中央のチャンネルが半導体基板２１
を掘って設けられ、しかもその幅が狭い点にでも第１実
施例と異なる。このように半導体基板を掘っているの
は、ポリシリコントランジスタ部分２３，２４の長さを
長くしてＬの長さを小さくするためである。尚、ゲート
酸化膜２７ａ，２７ｂ，２７ｃは第１実施例のゲート酸
化膜１７ａ，１７ｂ，１７ｃと同様に構成されている。
この実施例のその他の作用・効果は第１実施例と同様で
ある。
【００１５】さらに、オフ時の漏れ電流を防止できる点
に注目して構成した第３の実施例を図４に示す。図４の
基本構成は図３に示す第２の実施例と同様に半導体基板
を掘って中央のチャンネルを設けているが、この構成は
必須ではない。図４に示すトランジスタは例えばＮ型の
半導体基板５１上にＳｉＯ2等からなる絶縁膜５２が形
成され、この絶縁膜５２上からこの図の中央部分の半導
体基板５１を掘った部分の周縁に延びるようにＰ型のポ
リシリコン等からなるドレイン５３及びソース５４が形
成され、また上記半導体基板５１を掘った下面及びドレ
イン５３、ソース５４の表面に延びるように酸化膜５５
が形成され、さらに、この酸化膜５５に接してゲート５
６が形成されている。
に注目して構成した第３の実施例を図４に示す。図４の
基本構成は図３に示す第２の実施例と同様に半導体基板
を掘って中央のチャンネルを設けているが、この構成は
必須ではない。図４に示すトランジスタは例えばＮ型の
半導体基板５１上にＳｉＯ2等からなる絶縁膜５２が形
成され、この絶縁膜５２上からこの図の中央部分の半導
体基板５１を掘った部分の周縁に延びるようにＰ型のポ
リシリコン等からなるドレイン５３及びソース５４が形
成され、また上記半導体基板５１を掘った下面及びドレ
イン５３、ソース５４の表面に延びるように酸化膜５５
が形成され、さらに、この酸化膜５５に接してゲート５
６が形成されている。
【００１６】図１、図３及び図４に示すようにチャンネ
ルを半導体基板上に形成し、ソース、ドレインを絶縁膜
上に形成したトランジスタにおいては、ソース、ドレイ
ンが半導体基板ではなく絶縁膜上に形成されているので
接合容量がなくなり、したがってこの構造を用いて相補
型回路を構成した場合、ラッチアップ現像がなくなると
いう利点がある。しかし、図４のように半導体基板５１
に直接その基板とは導電型の異なるソース５３、ドレイ
ン５４が一部で接合している場合には、例えば半導体基
板５１がＰ型の場合ソース５３、ドレイン５４はＮ型と
なり、ソース５３、ドレイン５４と半導体基板５１の接
合面５９において不純物の拡散が生じるため、図１や図
３の実施例の構成に比べてチャンネル長Ｌを短くするこ
とができないという難点があり、これが高密度集積化の
妨げになる可能性がある。尚、上記の各実施例は材料を
特定した例であるが、本発明のＭＩＳ型トランジスタは
上記の実施例に示した材料に限定されるものでなく、既
知の結晶及びアモルファスの半導体材料を用いて種々に
構成することができるものであることはもちろんであ
る。
ルを半導体基板上に形成し、ソース、ドレインを絶縁膜
上に形成したトランジスタにおいては、ソース、ドレイ
ンが半導体基板ではなく絶縁膜上に形成されているので
接合容量がなくなり、したがってこの構造を用いて相補
型回路を構成した場合、ラッチアップ現像がなくなると
いう利点がある。しかし、図４のように半導体基板５１
に直接その基板とは導電型の異なるソース５３、ドレイ
ン５４が一部で接合している場合には、例えば半導体基
板５１がＰ型の場合ソース５３、ドレイン５４はＮ型と
なり、ソース５３、ドレイン５４と半導体基板５１の接
合面５９において不純物の拡散が生じるため、図１や図
３の実施例の構成に比べてチャンネル長Ｌを短くするこ
とができないという難点があり、これが高密度集積化の
妨げになる可能性がある。尚、上記の各実施例は材料を
特定した例であるが、本発明のＭＩＳ型トランジスタは
上記の実施例に示した材料に限定されるものでなく、既
知の結晶及びアモルファスの半導体材料を用いて種々に
構成することができるものであることはもちろんであ
る。
【００１７】また、図１、図３の各実施例に示した２種
類のトランジスタを同一基板上に形成することにより、
相補型の半導体装置を構成することが可能である。図５
はその実施例の断面構成図を示している。図５の実施例
において、図１、図３の実施例と同一構成となりうる部
分には同一の番号を付して示した。本実施例ではＮ型の
半導体基板を使用し、その中にＰ型の半導体領域を形成
した後、Ｎ型半導体領域側には図１の型のトランジスタ
をＰ型半導体領域側には図３の型のトランジスタを形成
している。尚、図３のＰチャンネルトランジスタも図５
においては構成の簡素化のためにＰ型チャンネル領域の
掘り下げは行わなかった。
類のトランジスタを同一基板上に形成することにより、
相補型の半導体装置を構成することが可能である。図５
はその実施例の断面構成図を示している。図５の実施例
において、図１、図３の実施例と同一構成となりうる部
分には同一の番号を付して示した。本実施例ではＮ型の
半導体基板を使用し、その中にＰ型の半導体領域を形成
した後、Ｎ型半導体領域側には図１の型のトランジスタ
をＰ型半導体領域側には図３の型のトランジスタを形成
している。尚、図３のＰチャンネルトランジスタも図５
においては構成の簡素化のためにＰ型チャンネル領域の
掘り下げは行わなかった。
【００１８】
【発明の効果】以上説明したように本発明によれば、半
導体基板床の半導体基板に接する例えば半導体材料とを
同一タイプにしたことにより、両者の接合面における不
純物の拡散は問題とならず、したがってチャンネルの長
さを短く形成することができ、これにより高密度集積化
を図ることができるＭＩＳ型の半導体装置を提供するこ
とができる。また、本発明によれば、ソース、ドレイン
を絶縁物上に形成したことにより、ラッチアップ現象が
生ずるのを防ぐとともに、高密度集積化を図ることがで
きる相補型回路を提供することができる。
導体基板床の半導体基板に接する例えば半導体材料とを
同一タイプにしたことにより、両者の接合面における不
純物の拡散は問題とならず、したがってチャンネルの長
さを短く形成することができ、これにより高密度集積化
を図ることができるＭＩＳ型の半導体装置を提供するこ
とができる。また、本発明によれば、ソース、ドレイン
を絶縁物上に形成したことにより、ラッチアップ現象が
生ずるのを防ぐとともに、高密度集積化を図ることがで
きる相補型回路を提供することができる。
【図１】本発明の第１の実施例を示す半導体装置の模式
断面図である。
断面図である。
【図２】図１に示した半導体装置の主な製造工程を示す
模式断面図である。
模式断面図である。
【図３】本発明の第２の実施例を示す半導体装置の模式
断面図である。
断面図である。
【図４】本発明の第３の実施例を示す半導体装置の模式
断面図である。
断面図である。
【図５】本発明の第４の実施例を示す半導体装置の模式
断面図である。
断面図である。
１１，２１，５１ 半導体基板 １２，５２ 絶縁膜 １３，１４ Ｎ型ポリシリコン膜 １５，１６ Ｐ+ 型ポリシリコン膜 １７，２７，５５ ゲート酸化膜 １８，２８，５６ ゲート １９，５９ 接合面 ２３，２４ Ｐ型ポリシリコン膜 ２５，２６ Ｎ+ 型ポリシリコン膜 ５３，５４ ソース、ドレイン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (13)
- 【請求項１】 ａ）第１導電型の半導体基板と、 ｂ）上記半導体基板上に形成され、対向する第１および
第２の端部を有する開口部を備えた第１の絶縁膜と、 ｃ）上記半導体基板上の上記開口部の上記第１の端部か
ら上記第１の絶縁膜上へ延在する第１導電型の第１の半
導体層と、 ｄ）上記半導体基板上の上記開口部の上記第２の端部か
ら上記第１の絶縁膜上へ延在する第１導電型の第２の半
導体層と、 ｅ）上記半導体基板上の上記開口部の上記第１及び第２
の半導体層の残余の表面領域と、上記第１及び第２の半
導体層の表面とを覆うゲート酸化膜と、 ｆ）上記第１および第２の半導体層と、上記半導体基板
の上記ゲート酸化膜下の領域に形成されたチャンネル領
域と、 ｇ）上記ゲート酸化膜上に形成されたゲート電極と、 ｈ）上記第１の絶縁膜上に上記第１の半導体層と接して
形成された上記第１導電型と反対導電型の第２導電型の
ソース半導体層と、 ｉ）上記第１の絶縁膜上に上記第２の半導体層と接して
形成された第２導電型のドレイン半導体層と、 を備えた半導体装置。 - 【請求項２】 上記ゲート酸化膜は上記第１及び第２の
半導体層並びに上記半導体基板と接続するための凹部形
状を更に備えている請求項１記載の半導体装置。 - 【請求項３】 上記半導体装置において上記第１及び第
２の半導体層が、ポリシリコンで形成されている請求項
１記載の半導体装置。 - 【請求項４】 上記半導体装置において上記第１導電型
がＮ型である請求項１記載の半導体装置。 - 【請求項５】 上記半導体装置において上記第１導電型
がＰ型である請求項１記載の半導体装置。 - 【請求項６】 ａ）第１導電型の半導体基板と、 ｂ）上記半導体基板上に形成され、対向する第１および
第２の端部を有する開口部を備えた第１の絶縁膜と、 ｃ）上記開口部の上記第１の端部側で上記半導体基板と
接合し、上記第１の端部を有する上記第１の絶縁膜上へ
延在する第１導電型の第１の半導体層と、 ｄ）上記開口部の上記第２の端部側で上記半導体基板と
接合し、上記第２の端部を有する上記第１の絶縁膜上へ
延在する第１導電型の第２の半導体層と、 ｅ）上記開口部で上記半導体基板が上記第１及び第２の
半導体層との接続に使われた残りの表面領域を覆う第２
の絶縁膜と、 ｆ）上記第１の半導体層に接して上記第１の絶縁膜上に
形成され、上記第１導電型と反対の導電型である第２導
電型を備えた第３の半導体層と、 ｇ）上記第３の半導体層と同じ導電型を有し、上記第２
の半導体層と接して上記第１の絶縁膜上に形成された第
４の半導体層と、 を備えた半導体装置。 - 【請求項７】 上記半導体装置において上記第２の絶縁
膜上に形成された電極層を更に備えている請求項６記載
の半導体装置。 - 【請求項８】 上記半導体装置の上記電極層において第
１の導電型の半導体層を含む請求項７記載の半導体装
置。 - 【請求項９】 上記半導体装置の上記第２の絶縁膜にお
いて上記第１および第２の半導体層上を更に覆う請求項
６記載の半導体装置。 - 【請求項１０】 上記第２の絶縁膜は上記第１及び第２
の半導体層並びに上記半導体基板と接続するための凹部
形状を更に備えている請求項６記載の半導体装置。 - 【請求項１１】 半導体基板に第１のトランジスタと、
該第１のトランジスタと相補型である第２のトランジス
タとを有する半導体装置において、 Ａ）第１のトランジスタは、 ａ）第１の導電性を有する半導体基板と、 ｂ）上記半導体基板上に上記半導体基板と一部を接触す
るように設けた第１の絶縁層と、 ｃ）上記半導体基板上に上記第１の絶縁層と間隙を置い
て設けた第２の絶縁層と、 ｄ）上記半導体基板上で、かつ上記第２の絶縁層とは上
記第１の絶縁層を介して、間隙を置いて対向する位置に
設けた第３の絶縁層と、 ｅ）上記第２の絶縁層上に設け、かつ上記第１の絶縁層
と上記第２の絶縁層との間に形成された間隙部で上記半
導体基板と接合する第１の半導体層と、 ｆ）上記第３の絶縁層上に設け、かつ上記第１の絶縁層
と上記第３の絶縁層との間に形成された間隙部で上記半
導体基板と接合する第２の半導体層とを備え、 Ｂ）第２のトランジスタは、 ａ）上記第１の導電性を持つ半導体基板に形成し、上記
半導体基板の導電性とは異なる第２の導電性を有する第
３の半導体層と、 ｂ）上記第３の半導体層上に上記第３の半導体層と一部
を接触するように設けた第４の絶縁層と、 ｃ）上記第３の半導体層上に上記第４の絶縁層と間隙を
置いて設けた第５の絶縁層と、 ｄ）上記第３の半導体層上で、かつ上記第５の絶縁層と
は上記第４の絶縁層を介して、間隙を置いて対向する位
置に設けた第６の絶縁層と、 ｅ）上記第５の絶縁層上に設け、かつ上記第４の絶縁層
と上記第５の絶縁層との間に形成された間隙部で上記第
３の半導体層と接合する間に形成されている間隙部で上
記第３の半導体層と接合する第５の半導体層と、 を備えた半導体装置。 - 【請求項１２】 上記半導体装置において上記第１の絶
縁層の上、及び第４の絶縁層の上に形成された電極層を
更に備えた請求項１１記載の半導体装置。 - 【請求項１３】 半導体基板にＮチャンネルトランジス
タとＰチャンネルトランジスタとを有する、相補型の半
導体装置において、 Ａ）上記Ｎチャンネルトランジスタは、 ａ）Ｎ型の導電型を有する半導体基板と、 ｂ）上記半導体基板上に形成され、対向する第１及び第
２の端部を有する第１の開口部を備えた第１の絶縁膜
と、 ｃ）上記半導体基板上の上記第１の開口部の上記第１の
端部から上記第１の絶縁膜上へ延在する第１のＮ型半導
体層と、 ｄ）上記半導体基板上の上記第１の開口部の上記第２の
端部から上記第１の絶縁膜上へ延在する第２のＮ型半導
体層と、 ｅ）上記半導体基板上の上記開口部内の上記第１及び第
２のＮ型半導体層の残余の表面領域と、上記第１及び第
２のＮ型半導体層の表面とを覆う第１のゲート酸化膜
と、 ｆ）上記第１及び第２のＮ型半導体層と、上記半導体基
板の上記ゲート酸化膜下に形成されたチャンネル領域
と、 ｇ）上記第１のゲート酸化膜上のゲート電極と、 ｈ）上記第１の絶縁膜上に上記第１のＮ型半導体層と接
して形成されたＰ型半導体層と、 ｉ）上記第１の絶縁膜上に上記第２のＮ型半導体層と接
して形成されたＰ型半導体層とを備え、 Ｂ）上記Ｐチャンネルトランジスタは、 ａ）上記半導体基板に形成されたＰ型領域と、 ｂ）上記Ｐ型領域上に形成され、対向する第３及び第４
の端部を有する開口部を備えた第２の絶縁膜と、 ｃ）上記Ｐ型領域上の上記第２の開口部の上記第３の端
部から上記第２の絶縁膜上へ延在する第１のＰ型半導体
層と、 ｄ）上記Ｐ型領域上の上記第２の開口部の上記第４の端
部から上記第２の絶縁膜上へ延在する第２のＰ型半導体
層と、 ｅ）上記Ｐ型領域上の上記第２の開口部の上記第１及び
第２のＰ型半導体層の残余の表面領域と、上記第１及び
第２のＰ型半導体層の表面とを覆う第２のゲート酸化膜
と、 ｆ）上記第１及び第２のＰ型半導体層と、上記Ｐ型領域
の上記第２のゲート酸化膜下に形成されたチャンネル領
域と、 ｇ）上記第２のゲート酸化膜上の第２のゲート電極と、 ｈ）上記第２の絶縁膜上に上記第１のＰ型半導体層と接
して形成されたＮ型半導体層と、 ｉ）上記第２の絶縁膜上に上記第２のＰ型半導体層と接
して形成されたＮ型半導体層と、 を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244815A JP3061076B2 (ja) | 1990-08-30 | 1991-08-29 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22976990 | 1990-08-30 | ||
| JP2-229769 | 1990-08-30 | ||
| JP3244815A JP3061076B2 (ja) | 1990-08-30 | 1991-08-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513761A JPH0513761A (ja) | 1993-01-22 |
| JP3061076B2 true JP3061076B2 (ja) | 2000-07-10 |
Family
ID=26528988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244815A Expired - Fee Related JP3061076B2 (ja) | 1990-08-30 | 1991-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061076B2 (ja) |
-
1991
- 1991-08-29 JP JP3244815A patent/JP3061076B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513761A (ja) | 1993-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01102955A (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| JPS6276645A (ja) | 複合半導体結晶体構造 | |
| JP2991489B2 (ja) | 半導体装置 | |
| JPS63102264A (ja) | 薄膜半導体装置 | |
| JP3164047B2 (ja) | 半導体装置 | |
| JP3061076B2 (ja) | 半導体装置 | |
| US6531742B2 (en) | Method of forming CMOS device | |
| US5847433A (en) | Integrated switching circuit with CMOS circuit and method for producing isolated active regions of a CMOS circuit | |
| JP3054531B2 (ja) | 半導体集積回路とその製造方法 | |
| JP2647020B2 (ja) | 相補型薄膜トランジスタ及びその製造方法 | |
| JP3005349B2 (ja) | 接合型電界効果トランジスタ | |
| US5274260A (en) | Semiconductor device | |
| JP2562419B2 (ja) | 相補型薄膜トランジスタの製造方法 | |
| JP3438359B2 (ja) | 半導体装置 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JP2554361B2 (ja) | 半導体素子の製造方法 | |
| JP3130645B2 (ja) | 高耐圧ｍｏｓトランジスタ | |
| JPH0518259B2 (ja) | ||
| JP3052019B2 (ja) | 集積回路装置 | |
| JPH0837299A (ja) | 半導体集積回路の保護回路 | |
| JP2993041B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JP2560218B2 (ja) | 半導体装置の製造方法 | |
| JP2970376B2 (ja) | 相補型半導体装置の製造方法 | |
| JP2968640B2 (ja) | 半導体装置 | |
| JPS5837989B2 (ja) | 電界効果半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000329 |
|
| LAPS | Cancellation because of no payment of annual fees |