JP3164047B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に高耐圧ＭＯＳトランジスタを実現すると共に、
リーク電流を減少することができるＬＤＤ構造に関す
る。
り、特に高耐圧ＭＯＳトランジスタを実現すると共に、
リーク電流を減少することができるＬＤＤ構造に関す
る。
【０００２】
【従来の技術】一般的に、シリコン基板上に形成される
ＭＯＳトランジスタ等の半導体装置において、ホットキ
ャリアによるＭＯＳＦＥＴ特性の劣化対策としていわゆ
るＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造が知られている。このＬＤＤ構造では、高電界にな
りやすいドレイン近傍の拡散層端にキャリア濃度の低い
部分が追加され、この部分で電界の緩和が図られている
（特開平９−６９６２８号公報参照）。図７に、この構
造のｎチャネルＭＯＳトランジスタの特徴部分について
の平面図を示し、図８にその断面図を示す。
ＭＯＳトランジスタ等の半導体装置において、ホットキ
ャリアによるＭＯＳＦＥＴ特性の劣化対策としていわゆ
るＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造が知られている。このＬＤＤ構造では、高電界にな
りやすいドレイン近傍の拡散層端にキャリア濃度の低い
部分が追加され、この部分で電界の緩和が図られている
（特開平９−６９６２８号公報参照）。図７に、この構
造のｎチャネルＭＯＳトランジスタの特徴部分について
の平面図を示し、図８にその断面図を示す。
【０００３】図中、１は、例えばシリコンよりなる半導
体基板であり、この上層に例えばｐ型の不純物を含むｐ
ウエル２が形成され、隣の素子との間はフィールド酸化
膜３により電気的に分離される。ウエル２の表面に、ｎ
型のドレイン領域４、ｎ型のソース領域５が設けられ、
これらの間にゲート酸化膜６を介してゲート電極７が設
けられる。そして、この素子表面全体がコンタクトホー
ル８、９を残してＳｉＯ2 よりなる層間絶縁膜１０によ
り覆われることになる。そして、ゲート電極７の側面に
は、ＳｉＯ2 膜よりなる幅狭のサイドウォール１１が形
成され、この直下に、不純物濃度の低い（ｎ- ）低濃度
領域１２、１３が形成される。
体基板であり、この上層に例えばｐ型の不純物を含むｐ
ウエル２が形成され、隣の素子との間はフィールド酸化
膜３により電気的に分離される。ウエル２の表面に、ｎ
型のドレイン領域４、ｎ型のソース領域５が設けられ、
これらの間にゲート酸化膜６を介してゲート電極７が設
けられる。そして、この素子表面全体がコンタクトホー
ル８、９を残してＳｉＯ2 よりなる層間絶縁膜１０によ
り覆われることになる。そして、ゲート電極７の側面に
は、ＳｉＯ2 膜よりなる幅狭のサイドウォール１１が形
成され、この直下に、不純物濃度の低い（ｎ- ）低濃度
領域１２、１３が形成される。
【０００４】このようにＬＤＤ構造は、ゲート電極７の
側面にＳｉＯ2 膜よりなるサイドウォールを残した状態
でイオン注入を行なうことで、不純物濃度が高いｎ+ 型
ドレイン領域４或いはソース領域５である高濃度領域１
４、１５に隣接して、不純物濃度の低いｎ- 型の低濃度
領域１２、１３を設けたものである。このようにゲート
−ドレイン及びゲート−ソース間に低濃度領域１２、１
３を介在させて、特に、ドレイン近傍における電界強度
を緩和したことにより、ホットキャリアによる特性の劣
化を防止している。
側面にＳｉＯ2 膜よりなるサイドウォールを残した状態
でイオン注入を行なうことで、不純物濃度が高いｎ+ 型
ドレイン領域４或いはソース領域５である高濃度領域１
４、１５に隣接して、不純物濃度の低いｎ- 型の低濃度
領域１２、１３を設けたものである。このようにゲート
−ドレイン及びゲート−ソース間に低濃度領域１２、１
３を介在させて、特に、ドレイン近傍における電界強度
を緩和したことにより、ホットキャリアによる特性の劣
化を防止している。
【０００５】また、ドレイン近傍の電界強度を更に緩和
したものとして、特開平５−９３９２２号公報に開示さ
れた、いわゆるドリフトチャネル構造も知られている。
図９及び図１０に、この構造のｎチャネルＭＯＳトラン
ジスタの特徴部分について示す。これは、フィールド酸
化膜３をマスクとしてｎ+ 高濃度領域のイオン注入を行
なうことで、高濃度領域に隣接するｎ- 型の低濃度領域
を形成したものであり、長い低濃度領域１２、１３が形
成される。このようにゲート−ドレイン間に長い低濃度
領域１２、１３を介在させることにより高耐圧を実現
し、このトランジスタを液晶表示装置における画素毎の
スイッチング素子として応用することもある。
したものとして、特開平５−９３９２２号公報に開示さ
れた、いわゆるドリフトチャネル構造も知られている。
図９及び図１０に、この構造のｎチャネルＭＯＳトラン
ジスタの特徴部分について示す。これは、フィールド酸
化膜３をマスクとしてｎ+ 高濃度領域のイオン注入を行
なうことで、高濃度領域に隣接するｎ- 型の低濃度領域
を形成したものであり、長い低濃度領域１２、１３が形
成される。このようにゲート−ドレイン間に長い低濃度
領域１２、１３を介在させることにより高耐圧を実現
し、このトランジスタを液晶表示装置における画素毎の
スイッチング素子として応用することもある。
【０００６】
【発明が解決しようとする課題】しかしながら、図７及
び図８に示す従来のＬＤＤ構造では、低濃度領域１２の
長さＬ１は、ゲート電極側面のＳｉＯ2 膜のサイドウォ
ール１１の厚さＴ１に支配されて、０．３μｍ程度に限
られているため、このトランジスタを液晶表示装置など
に用いた場合には、高電圧（例えば２０Ｖ）動作時の信
頼性（ホットエレクトロン等）に欠けるという問題があ
る。また、このＬＤＤ構造では、ゲート電極側壁側しか
低濃度領域１２を形成することができないので、液晶表
示装置などの高電圧（例えば２０Ｖ）動作時の耐圧に欠
けるという問題もある。
び図８に示す従来のＬＤＤ構造では、低濃度領域１２の
長さＬ１は、ゲート電極側面のＳｉＯ2 膜のサイドウォ
ール１１の厚さＴ１に支配されて、０．３μｍ程度に限
られているため、このトランジスタを液晶表示装置など
に用いた場合には、高電圧（例えば２０Ｖ）動作時の信
頼性（ホットエレクトロン等）に欠けるという問題があ
る。また、このＬＤＤ構造では、ゲート電極側壁側しか
低濃度領域１２を形成することができないので、液晶表
示装置などの高電圧（例えば２０Ｖ）動作時の耐圧に欠
けるという問題もある。
【０００７】また、図９及び図１０に示すドリフトチャ
ネル構造では、フィールド酸化膜３の最小幅がチャネル
長１．２μｍ級でその２倍近い２．４μｍに限られてし
まうので、この最小幅に支配されて低濃度領域の長さＬ
２が２．４μｍ以上になってしまう。このため、耐圧が
確保できても微細化に制限されてしまう。更に、このド
リフトチャネル構造では、ゲート電極７の幅Ｗ１はフィ
ールド酸化膜３の低濃度領域１２と高濃度領域１４を合
わせた領域で規定されてしまうため、ゲート電極７の幅
Ｗ１は規定値以下に小さくすることはできない。そのた
め、この表示を液晶表示装置における画素毎のスイッチ
ング素子に用いると、駆動能力をあまり必要としないが
リーク電流はできるだけ小さいことが好ましいが、駆動
能力が必要以上に大きく、リーク電流は制限されてしま
うという問題があった。
ネル構造では、フィールド酸化膜３の最小幅がチャネル
長１．２μｍ級でその２倍近い２．４μｍに限られてし
まうので、この最小幅に支配されて低濃度領域の長さＬ
２が２．４μｍ以上になってしまう。このため、耐圧が
確保できても微細化に制限されてしまう。更に、このド
リフトチャネル構造では、ゲート電極７の幅Ｗ１はフィ
ールド酸化膜３の低濃度領域１２と高濃度領域１４を合
わせた領域で規定されてしまうため、ゲート電極７の幅
Ｗ１は規定値以下に小さくすることはできない。そのた
め、この表示を液晶表示装置における画素毎のスイッチ
ング素子に用いると、駆動能力をあまり必要としないが
リーク電流はできるだけ小さいことが好ましいが、駆動
能力が必要以上に大きく、リーク電流は制限されてしま
うという問題があった。
【０００８】本発明は、以上のような問題点に着目し、
これを有効に解決すべく創案されたものであり、その目
的は、ホットエレクトロンを減少させて信頼性を高める
ことができる半導体装置を提供することにある。
これを有効に解決すべく創案されたものであり、その目
的は、ホットエレクトロンを減少させて信頼性を高める
ことができる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明方法は、上記問題
点を解決するために、半導体基板にゲート電極とドレイ
ン領域とソース領域が形成され、少なくとも前記ドレイ
ン領域は、不純物濃度が高い高濃度領域と低い低濃度領
域を有する半導体装置の製造方法において、前記半導体
基板内にｐ型及びｎ型のいずれか一方の第１の導電型の
ウエル領域を形成する工程と、前記ウエル領域の表面に
ゲート酸化膜を形成すると共に前記ウエル領域の周辺部
に素子分離用のフィールド酸化膜を形成する工程と、前
記ゲート酸化膜上にゲート電極を形成する工程と、この
ゲート電極と前記フィールド酸化膜とをマスクとして前
記ウエル領域内のソース及びドレイン部位にｐ型及びｎ
型のいずれか他方の第２の導電型の不純物を注入して低
濃度領域を形成する工程と、レジストによるパターニン
グをマスクとして前記第２の導電型と同じ導電型の高濃
度領域のドレイン領域とソース領域を形成する工程を有
するようにしたものである。
点を解決するために、半導体基板にゲート電極とドレイ
ン領域とソース領域が形成され、少なくとも前記ドレイ
ン領域は、不純物濃度が高い高濃度領域と低い低濃度領
域を有する半導体装置の製造方法において、前記半導体
基板内にｐ型及びｎ型のいずれか一方の第１の導電型の
ウエル領域を形成する工程と、前記ウエル領域の表面に
ゲート酸化膜を形成すると共に前記ウエル領域の周辺部
に素子分離用のフィールド酸化膜を形成する工程と、前
記ゲート酸化膜上にゲート電極を形成する工程と、この
ゲート電極と前記フィールド酸化膜とをマスクとして前
記ウエル領域内のソース及びドレイン部位にｐ型及びｎ
型のいずれか他方の第２の導電型の不純物を注入して低
濃度領域を形成する工程と、レジストによるパターニン
グをマスクとして前記第２の導電型と同じ導電型の高濃
度領域のドレイン領域とソース領域を形成する工程を有
するようにしたものである。
【００１０】本発明装置は、半導体基板上に、ゲート電
極とドレイン領域とソース領域と素子分離領域とが形成
された半導体装置において、前記ゲート電極は、前記ド
レイン領域と前記ソース領域との間に設置されており、
前記ソース領域及びドレイン領域は、それぞれ不純物密
度の高い高濃度領域と不純物濃度の低い低濃度領域とを
含むものであり、前記各高濃度領域はその平面的形状は
略方形であり、前記各低濃度領域は前記各高濃度領域を
取り囲んでその平面的な外形形状が略方形であり、前記
ゲート電極に対向する前記ドレイン領域用の低濃度領域
の一部と、前記ソース領域用の低濃度領域の一部は、そ
れぞれ幅を狭くして延在させることによりくびれを設け
て前記ゲート電極に達するように形成されると共に、前
記低濃度領域を前記ゲート電極部でくびれさせた結果生
じる前記ドレイン領域内の前記高濃度領域とフィールド
酸化膜に接する前記低濃度領域の前記高濃度領域から前
記フィールド酸化膜までの距離（長さ）Ｌ６は、前記高
濃度領域と前記ゲート電極の距離（長さ）Ｌ３よりも小
さいように構成したものである。
極とドレイン領域とソース領域と素子分離領域とが形成
された半導体装置において、前記ゲート電極は、前記ド
レイン領域と前記ソース領域との間に設置されており、
前記ソース領域及びドレイン領域は、それぞれ不純物密
度の高い高濃度領域と不純物濃度の低い低濃度領域とを
含むものであり、前記各高濃度領域はその平面的形状は
略方形であり、前記各低濃度領域は前記各高濃度領域を
取り囲んでその平面的な外形形状が略方形であり、前記
ゲート電極に対向する前記ドレイン領域用の低濃度領域
の一部と、前記ソース領域用の低濃度領域の一部は、そ
れぞれ幅を狭くして延在させることによりくびれを設け
て前記ゲート電極に達するように形成されると共に、前
記低濃度領域を前記ゲート電極部でくびれさせた結果生
じる前記ドレイン領域内の前記高濃度領域とフィールド
酸化膜に接する前記低濃度領域の前記高濃度領域から前
記フィールド酸化膜までの距離（長さ）Ｌ６は、前記高
濃度領域と前記ゲート電極の距離（長さ）Ｌ３よりも小
さいように構成したものである。
【００１１】これにより、ゲート−ドレイン間の低濃度
領域の長さを長くしてドレイン近傍の電界をより緩和さ
せることができ、これにより、ホットエレクトロンを減
少させて、信頼性を高めることが可能となる。また、前
記ゲート電極と前記高濃度領域の間の低濃度領域と、前
記素子分離領域と前記高濃度領域の間の低濃度領域は異
なる長さとすることにより、高電圧駆動に対する耐圧性
を高めることができる。
領域の長さを長くしてドレイン近傍の電界をより緩和さ
せることができ、これにより、ホットエレクトロンを減
少させて、信頼性を高めることが可能となる。また、前
記ゲート電極と前記高濃度領域の間の低濃度領域と、前
記素子分離領域と前記高濃度領域の間の低濃度領域は異
なる長さとすることにより、高電圧駆動に対する耐圧性
を高めることができる。
【００１２】更に、前記ゲート電極と前記高濃度領域の
間の低濃度領域をくびれさせて幅を狭く設定することに
より前記ゲート電極の幅を狭くすることにより、耐圧性
及び信頼性を高く維持しつつリーク電流も抑制すること
ができるので、例えば装置を液晶表示装置のスイッチン
グ素子に用いた場合、画素毎に必要な保持容量を抑える
ことができるので、その分、素子の微細化を可能にする
ことができる。
間の低濃度領域をくびれさせて幅を狭く設定することに
より前記ゲート電極の幅を狭くすることにより、耐圧性
及び信頼性を高く維持しつつリーク電流も抑制すること
ができるので、例えば装置を液晶表示装置のスイッチン
グ素子に用いた場合、画素毎に必要な保持容量を抑える
ことができるので、その分、素子の微細化を可能にする
ことができる。
【００１３】
【発明の実施の形態】以下に、本発明に係る半導体装置
を添付図面に基づいて詳述する。図１は本発明の半導体
装置を示す平面図、図２は図１に示す装置の断面図、図
３は本発明装置の製造方法を示す工程図である。図１及
び図２において、２０は、例えばシリコンよりなる半導
体基板であり、この上層に例えば第１の導電型の不純物
としてｐ型の不純物を含むｐウエル２１が形成され、隣
の素子との間は素子分離領域としてのフィールド酸化膜
２２により電気的に分離される。ウエル２１の表面に、
第２の導電型の不純物としてのｎ型のドレイン領域２
３、ｎ型のソース領域２４が設けられ、これらの間にゲ
ート酸化膜２５を介してゲート電極２６が設けられる。
そして、この素子表面全体がコンタクトホール２７，２
８を残してＳｉＯ2 よりなる層間絶縁膜２９により覆わ
れることになる。
を添付図面に基づいて詳述する。図１は本発明の半導体
装置を示す平面図、図２は図１に示す装置の断面図、図
３は本発明装置の製造方法を示す工程図である。図１及
び図２において、２０は、例えばシリコンよりなる半導
体基板であり、この上層に例えば第１の導電型の不純物
としてｐ型の不純物を含むｐウエル２１が形成され、隣
の素子との間は素子分離領域としてのフィールド酸化膜
２２により電気的に分離される。ウエル２１の表面に、
第２の導電型の不純物としてのｎ型のドレイン領域２
３、ｎ型のソース領域２４が設けられ、これらの間にゲ
ート酸化膜２５を介してゲート電極２６が設けられる。
そして、この素子表面全体がコンタクトホール２７，２
８を残してＳｉＯ2 よりなる層間絶縁膜２９により覆わ
れることになる。
【００１４】そして、ドレイン領域２３は、不純物濃度
の高い（ｎ+ ）高濃度領域２３Ａとその周囲を囲むよう
にして形成された不純物濃度の低い（ｎ- ）低濃度領域
２３Ｂよりなる。具体的には、ドレイン領域２３の内側
のコンタクトホール２７に対応する部分は、ｎ型の高濃
度領域２３Ａになされ、この領域２３Ａをとり囲んでゲ
ート酸化膜２５と図中右側のフィールド酸化膜２２まで
届くようにして低濃度領域２３Ｂが形成されている。ま
た、ソース領域２４も同様に、不純物濃度の高い（ｎ
+ ）高濃度領域２４Ａとその周囲を囲むようにして形成
された不純物濃度の低い（ｎ- ）低濃度領域２４Ｂより
なる。すなわち、ソース領域２４の内側のコンタクトホ
ール２８に対応する部分は、ｎ型の高濃度領域２４Ａに
なされ、その領域２４Ａをとり囲んでゲート酸化膜２５
と図中左側のフィールド酸化膜２２まで届くようにして
低濃度領域２４Ｂが形成されている。
の高い（ｎ+ ）高濃度領域２３Ａとその周囲を囲むよう
にして形成された不純物濃度の低い（ｎ- ）低濃度領域
２３Ｂよりなる。具体的には、ドレイン領域２３の内側
のコンタクトホール２７に対応する部分は、ｎ型の高濃
度領域２３Ａになされ、この領域２３Ａをとり囲んでゲ
ート酸化膜２５と図中右側のフィールド酸化膜２２まで
届くようにして低濃度領域２３Ｂが形成されている。ま
た、ソース領域２４も同様に、不純物濃度の高い（ｎ
+ ）高濃度領域２４Ａとその周囲を囲むようにして形成
された不純物濃度の低い（ｎ- ）低濃度領域２４Ｂより
なる。すなわち、ソース領域２４の内側のコンタクトホ
ール２８に対応する部分は、ｎ型の高濃度領域２４Ａに
なされ、その領域２４Ａをとり囲んでゲート酸化膜２５
と図中左側のフィールド酸化膜２２まで届くようにして
低濃度領域２４Ｂが形成されている。
【００１５】次に、上述した構成の半導体装置の具体的
な製造方法について図３を参照して説明する。まず、図
３（Ａ）に示すように、シリコン製の半導体基板２０の
表面上にレジストをフォトグラフィ等によって、所定の
形状にパターニングし、これをマスクとして例えばボロ
ン（不純物）をイオン注入してｐ型のウエル２１を形成
する。次に、図３（Ｂ）に示すようにＬＯＣＯＳ（Ｌｏ
ｃａｌ ＯｘｉｄａｔｉｏｎＳｉｌｉｃｏｎ）を形成す
るために酸化処理によって素子分離用のフィールド酸化
膜（ＳｉＯ2 ）２２を形成する。
な製造方法について図３を参照して説明する。まず、図
３（Ａ）に示すように、シリコン製の半導体基板２０の
表面上にレジストをフォトグラフィ等によって、所定の
形状にパターニングし、これをマスクとして例えばボロ
ン（不純物）をイオン注入してｐ型のウエル２１を形成
する。次に、図３（Ｂ）に示すようにＬＯＣＯＳ（Ｌｏ
ｃａｌ ＯｘｉｄａｔｉｏｎＳｉｌｉｃｏｎ）を形成す
るために酸化処理によって素子分離用のフィールド酸化
膜（ＳｉＯ2 ）２２を形成する。
【００１６】次に、図３（Ｃ）に示すようにウエル２１
の表面に薄いゲート酸化膜２５を形成し、更にこのゲー
ト酸化膜２５上にゲート電極２６をＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やフォト
グラフィ等により形成する。尚、図２においては、ゲー
ト電極２６以外の部分のゲート酸化膜の記載は省略して
いる。次に、図３（Ｄ）に示すようにゲート電極２６と
フィールド酸化膜２２をマスクとして、ソース及びドレ
インの部位に低ドーズ量の不純物としてリンをイオン注
入してｎ- 型の低濃度領域２３Ｂ、２４Ｂを形成する。
の表面に薄いゲート酸化膜２５を形成し、更にこのゲー
ト酸化膜２５上にゲート電極２６をＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やフォト
グラフィ等により形成する。尚、図２においては、ゲー
ト電極２６以外の部分のゲート酸化膜の記載は省略して
いる。次に、図３（Ｄ）に示すようにゲート電極２６と
フィールド酸化膜２２をマスクとして、ソース及びドレ
インの部位に低ドーズ量の不純物としてリンをイオン注
入してｎ- 型の低濃度領域２３Ｂ、２４Ｂを形成する。
【００１７】次に、図３（Ｅ）に示すようにレジスト３
０をフォトグラフィによって上記低濃度領域２３Ｂ、２
４Ｂの中にｎ+ 型の高濃度領域２３Ａ、２４Ａを形成す
る。この時、高濃度領域２３Ａ、２４Ａの位置は、低濃
度領域２３Ｂ、２４Ｂの各長さＬ３、Ｌ４、Ｌ５や幅Ｗ
２（図１及び図２参照）がホットエレクトロンの信頼
性、耐圧が電源電圧に対応し、更にリーク電流が規定値
以下に対応するように距離設定がなされている。次に、
図３（Ｆ）に示すように層間絶縁膜２９を形成し、フォ
トグラフィとエッチングによりドレイン領域２３及びソ
ース領域２４に連通するコンタクトホール２７、２８を
それぞれ高濃度領域２３Ａ、２４Ａ上に形成して図１及
び図２に示すような最終的なデバイス構造となる。
０をフォトグラフィによって上記低濃度領域２３Ｂ、２
４Ｂの中にｎ+ 型の高濃度領域２３Ａ、２４Ａを形成す
る。この時、高濃度領域２３Ａ、２４Ａの位置は、低濃
度領域２３Ｂ、２４Ｂの各長さＬ３、Ｌ４、Ｌ５や幅Ｗ
２（図１及び図２参照）がホットエレクトロンの信頼
性、耐圧が電源電圧に対応し、更にリーク電流が規定値
以下に対応するように距離設定がなされている。次に、
図３（Ｆ）に示すように層間絶縁膜２９を形成し、フォ
トグラフィとエッチングによりドレイン領域２３及びソ
ース領域２４に連通するコンタクトホール２７、２８を
それぞれ高濃度領域２３Ａ、２４Ａ上に形成して図１及
び図２に示すような最終的なデバイス構造となる。
【００１８】そして、ここでは、ゲート電極２６とドレ
イン領域２３の高濃度領域２３Ａとの間の低濃度領域２
３Ｂの長さＬ３を従来装置と比較して長くとっており、
このドレイン近傍における電界を緩和させてホットエレ
クトロンを減少させるようになっている。また、ゲート
電極２６とドレイン側高濃度領域２３Ａとの間に位置す
る低濃度領域２３Ｂ及びゲート電極２６とソース側高濃
度領域２４Ａとの間に位置する低濃度領域２４Ｂは、図
１に示すようにゲート電極２６側をくびれさせて幅Ｗ２
を狭くしており、ゲート電極２６とゲート酸化膜２５を
介して重なる領域を小さく設定している。これにより、
素子動作時のリーク電流を小さくしており、この素子を
例えば液晶表装置の画素毎に設けるスイッチング素子と
して利用した場合には、電荷保持用のコンデンサの容量
（面積）を小さく設定できることになる。
イン領域２３の高濃度領域２３Ａとの間の低濃度領域２
３Ｂの長さＬ３を従来装置と比較して長くとっており、
このドレイン近傍における電界を緩和させてホットエレ
クトロンを減少させるようになっている。また、ゲート
電極２６とドレイン側高濃度領域２３Ａとの間に位置す
る低濃度領域２３Ｂ及びゲート電極２６とソース側高濃
度領域２４Ａとの間に位置する低濃度領域２４Ｂは、図
１に示すようにゲート電極２６側をくびれさせて幅Ｗ２
を狭くしており、ゲート電極２６とゲート酸化膜２５を
介して重なる領域を小さく設定している。これにより、
素子動作時のリーク電流を小さくしており、この素子を
例えば液晶表装置の画素毎に設けるスイッチング素子と
して利用した場合には、電荷保持用のコンデンサの容量
（面積）を小さく設定できることになる。
【００１９】更には、ドレイン領域２３及びソース領域
２４の各高濃度領域２３Ａ、２４Ａと両側のフィールド
酸化膜２２、２２との間にもそれぞれ長さＬ４、Ｌ５、
Ｌ６の低濃度領域２３Ｂ、２４Ｂが形成されることにな
るので、その分、接合耐圧を高めることができ、高電圧
駆動を可能にすることができる。上記した点を具体的数
値例を用いて説明すると、上記低濃度領域２３Ｂ、２４
Ｂの断面長さＬ３、Ｌ４、Ｌ５、Ｌ６は同じ長さである
必要はない。例えば、この素子を２０Ｖで駆動する場
合、ホットエレクトロン耐圧を確保するための低濃度領
域の長さＬ３は、１．５μｍ程度必要であるが、接合耐
圧を確保するための低濃度領域の長さＬ４、Ｌ５、Ｌ６
は、１．０μｍ程度でよい。つまりゲート電極側の低濃
度領域の断面の長さＬ３が長く、フィールド酸化膜側の
低濃度領域の断面の長さＬ４、Ｌ５は短くてよい。
２４の各高濃度領域２３Ａ、２４Ａと両側のフィールド
酸化膜２２、２２との間にもそれぞれ長さＬ４、Ｌ５、
Ｌ６の低濃度領域２３Ｂ、２４Ｂが形成されることにな
るので、その分、接合耐圧を高めることができ、高電圧
駆動を可能にすることができる。上記した点を具体的数
値例を用いて説明すると、上記低濃度領域２３Ｂ、２４
Ｂの断面長さＬ３、Ｌ４、Ｌ５、Ｌ６は同じ長さである
必要はない。例えば、この素子を２０Ｖで駆動する場
合、ホットエレクトロン耐圧を確保するための低濃度領
域の長さＬ３は、１．５μｍ程度必要であるが、接合耐
圧を確保するための低濃度領域の長さＬ４、Ｌ５、Ｌ６
は、１．０μｍ程度でよい。つまりゲート電極側の低濃
度領域の断面の長さＬ３が長く、フィールド酸化膜側の
低濃度領域の断面の長さＬ４、Ｌ５は短くてよい。
【００２０】一方、トランジスタのリーク電流と駆動能
力は、どちらもゲート電極２６の幅Ｗ２に比例して大き
くなる。例えば反射型の液晶表示装置の画素毎のスイッ
チング素子としてＭＯＳトランジスタを応用した場合、
駆動能力は少なくてよいが、リーク電流を少なくするこ
とが微細化の最大の鍵となる。つまり、リーク電流を少
なくすることにより、画素毎の電圧を保持させておく保
持容量を小さくすることができるためである。しかし、
従来のＭＯＳトランジスタのゲート幅はフィールド酸化
膜側の低濃度領域と高濃度領域を合わせた領域で規定さ
れてしまうため、ゲートの幅は規定値以下に小さくする
ことはできない。そのため、液晶表示装置における画素
毎のスイッチング素子などで、駆動能力をあまり必要と
しないがリーク電流はできるだけ小さいことが好ましい
場合でも、駆動能力が必要以上に大きく、リーク電流の
下限は制限されてしまう。
力は、どちらもゲート電極２６の幅Ｗ２に比例して大き
くなる。例えば反射型の液晶表示装置の画素毎のスイッ
チング素子としてＭＯＳトランジスタを応用した場合、
駆動能力は少なくてよいが、リーク電流を少なくするこ
とが微細化の最大の鍵となる。つまり、リーク電流を少
なくすることにより、画素毎の電圧を保持させておく保
持容量を小さくすることができるためである。しかし、
従来のＭＯＳトランジスタのゲート幅はフィールド酸化
膜側の低濃度領域と高濃度領域を合わせた領域で規定さ
れてしまうため、ゲートの幅は規定値以下に小さくする
ことはできない。そのため、液晶表示装置における画素
毎のスイッチング素子などで、駆動能力をあまり必要と
しないがリーク電流はできるだけ小さいことが好ましい
場合でも、駆動能力が必要以上に大きく、リーク電流の
下限は制限されてしまう。
【００２１】そのため、反射型の液晶表示装置にＭＯＳ
トランジスタを応用する場合、ゲート側、フィールド酸
化膜側に適当な低濃度領域の長さを確保し、尚且つゲー
ト幅を小さくすることが望ましいが、図１及び図２に示
す本発明の半導体装置はこの要求を満たしており、前述
したようにホットエレクトロン耐圧は向上し、また、リ
ーク電流は少なくなって液晶表示装置のスイッチング素
子に用いた場合には、保持容量を小さくできる。図４は
本発明の半導体装置を液晶表示装置の画素毎のスイッチ
ング素子に用いた時の概略構成図を示し、ドレイン領域
２３、ソース領域２４及びゲート電極２６等よりなる本
発明の半導体素子よりなるスイッチング素子のドレイン
領域２３に、電気的に保持容量（コンデンサ）３２が接
続され、この保持容量３２が画素電極に接続されてい
る。図５は図１に示す装置例において、ゲート電極２６
の両側に位置する低濃度領域２３Ｂ、２４Ｂにくびれを
入れずに幅Ｗ３を狭く設定しなかった時の半導体装置の
平面図を示し、図６はその装置を液晶表示装置のスイッ
チング素子に用いた時の概略構成図を示す。
トランジスタを応用する場合、ゲート側、フィールド酸
化膜側に適当な低濃度領域の長さを確保し、尚且つゲー
ト幅を小さくすることが望ましいが、図１及び図２に示
す本発明の半導体装置はこの要求を満たしており、前述
したようにホットエレクトロン耐圧は向上し、また、リ
ーク電流は少なくなって液晶表示装置のスイッチング素
子に用いた場合には、保持容量を小さくできる。図４は
本発明の半導体装置を液晶表示装置の画素毎のスイッチ
ング素子に用いた時の概略構成図を示し、ドレイン領域
２３、ソース領域２４及びゲート電極２６等よりなる本
発明の半導体素子よりなるスイッチング素子のドレイン
領域２３に、電気的に保持容量（コンデンサ）３２が接
続され、この保持容量３２が画素電極に接続されてい
る。図５は図１に示す装置例において、ゲート電極２６
の両側に位置する低濃度領域２３Ｂ、２４Ｂにくびれを
入れずに幅Ｗ３を狭く設定しなかった時の半導体装置の
平面図を示し、図６はその装置を液晶表示装置のスイッ
チング素子に用いた時の概略構成図を示す。
【００２２】これらの図から明らかなように、図４及び
図６に示すように低濃度領域２３Ｂ、２４Ｂにくびれを
入れなかった場合には、リーク電流が大きいことから、
保持容量３３の面積はかなり広くなるが、図４に示す本
発明のようにくびれを入れた場合には、低濃度領域２３
Ｂ、２４Ｂの幅Ｗ１が狭くなってリーク電流を減少させ
ることができ、その分、保持容量３２の面積が小さくな
って、高微細化を達成して画素数を多くすることができ
る。例えば具体的な数値例について述べると、図１及び
図２を参照してゲート−ソース間、ゲート−ドレイン間
の低濃度領域の長さＬ３は、ホットエレクトロンに対す
る信頼性を確保するための長さ、例えば１．５μｍ程度
に設定し、フィールド酸化膜−ソース間、フィールド酸
化膜−ドレイン間Ｌ５、Ｌ４、Ｌ６は高耐圧を実現する
ための長さ、例えば１．０μｍ程度に設定する。そし
て、上記の２条件を満足し、尚且つリーク電流を減少さ
せるために、ゲート側の低濃度領域をくびれさせてゲー
ト幅Ｗ２を小さくして例えば１．０μｍ程度に設定す
る。尚、ここでは、ｐウエルにトランジスタ素子を形成
した場合を例に取って説明したが、ｎウエルにトランジ
スタ素子を形成する場合にも同様に適用できるのは勿論
である。
図６に示すように低濃度領域２３Ｂ、２４Ｂにくびれを
入れなかった場合には、リーク電流が大きいことから、
保持容量３３の面積はかなり広くなるが、図４に示す本
発明のようにくびれを入れた場合には、低濃度領域２３
Ｂ、２４Ｂの幅Ｗ１が狭くなってリーク電流を減少させ
ることができ、その分、保持容量３２の面積が小さくな
って、高微細化を達成して画素数を多くすることができ
る。例えば具体的な数値例について述べると、図１及び
図２を参照してゲート−ソース間、ゲート−ドレイン間
の低濃度領域の長さＬ３は、ホットエレクトロンに対す
る信頼性を確保するための長さ、例えば１．５μｍ程度
に設定し、フィールド酸化膜−ソース間、フィールド酸
化膜−ドレイン間Ｌ５、Ｌ４、Ｌ６は高耐圧を実現する
ための長さ、例えば１．０μｍ程度に設定する。そし
て、上記の２条件を満足し、尚且つリーク電流を減少さ
せるために、ゲート側の低濃度領域をくびれさせてゲー
ト幅Ｗ２を小さくして例えば１．０μｍ程度に設定す
る。尚、ここでは、ｐウエルにトランジスタ素子を形成
した場合を例に取って説明したが、ｎウエルにトランジ
スタ素子を形成する場合にも同様に適用できるのは勿論
である。
【００２３】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、次のように優れた作用効果を発揮すること
ができる。本発明によれば、半導体装置のホットエレク
トロン耐圧特性を高めることができる。また、ゲート電
極側の低濃度領域をくびれさせて幅を狭くすることによ
り、リーク電流を減少させることができる。
置によれば、次のように優れた作用効果を発揮すること
ができる。本発明によれば、半導体装置のホットエレク
トロン耐圧特性を高めることができる。また、ゲート電
極側の低濃度領域をくびれさせて幅を狭くすることによ
り、リーク電流を減少させることができる。
【図１】本発明の半導体装置を示す平面図である。
【図２】図１に示す装置の断面図である。
【図３】本発明装置の製造方法を示す工程図である。
【図４】本発明の半導体装置を液晶表示装置の画素毎の
スイッチング素子に用いた時の状態を示す概略構成図で
ある。
スイッチング素子に用いた時の状態を示す概略構成図で
ある。
【図５】低濃度領域にくびれを入れなかった場合の半導
体装置を示す平面図である。
体装置を示す平面図である。
【図６】図５に示す装置を液晶表示装置の画素毎のスイ
ッチング素子に用いた時を示す概略構成図である。
ッチング素子に用いた時を示す概略構成図である。
【図７】ＬＤＤ構造のｎチャネルＭＯＳトランジスタの
特徴部分を示す平面図である。
特徴部分を示す平面図である。
【図８】図７に示すトランジスタの断面図である。
【図９】ドリフトチャネル構造のｎチャネルＭＯＳトラ
ンジスタの特徴部分を示す平面図である。
ンジスタの特徴部分を示す平面図である。
【図１０】図９に示すトランジスタの断面図である。
２０…半導体基板、２１…ウエル、２２…フィールド酸
化膜（素子分離領域）、２３…ドレイン領域、２３Ａ，
２４Ａ…高濃度領域、２３Ｂ，２４Ｂ…低濃度領域、２
４…ソース領域、２５…ゲート酸化膜、２６…ゲート電
極、２９…層間絶縁膜、３０…レジスト。
化膜（素子分離領域）、２３…ドレイン領域、２３Ａ，
２４Ａ…高濃度領域、２３Ｂ，２４Ｂ…低濃度領域、２
４…ソース領域、２５…ゲート酸化膜、２６…ゲート電
極、２９…層間絶縁膜、３０…レジスト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−82476（ＪＰ，Ａ) 特開 平４−28266（ＪＰ，Ａ) 特開 平２−177366（ＪＰ，Ａ) 特開 平６−260638（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (1)
- 【請求項１】 半導体基板上に、ゲート電極とドレイン
領域とソース領域と素子分離領域とが形成された半導体
装置において、前記ゲート電極は、前記ドレイン領域と
前記ソース領域との間に設置されており、前記ソース領
域及びドレイン領域は、それぞれ不純物密度の高い高濃
度領域と不純物濃度の低い低濃度領域とを含むものであ
り、前記各高濃度領域はその平面的形状は略方形であ
り、前記各低濃度領域は前記各高濃度領域を取り囲んで
その平面的な外形形状が略方形であり、前記ゲート電極
に対向する前記ドレイン領域用の低濃度領域の一部と、
前記ソース領域用の低濃度領域の一部は、それぞれ幅を
狭くして延在させることによりくびれを設けて前記ゲー
ト電極に達するように形成されると共に、前記低濃度領
域を前記ゲート電極部でくびれさせた結果生じる前記ド
レイン領域内の前記高濃度領域とフィールド酸化膜に接
する前記低濃度領域の前記高濃度領域から前記フィール
ド酸化膜までの距離（長さ）Ｌ６は、前記高濃度領域と
前記ゲート電極の距離（長さ）Ｌ３よりも小さいことを
特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34451997A JP3164047B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
| US09/190,267 US5969396A (en) | 1997-11-28 | 1998-11-13 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34451997A JP3164047B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163321A JPH11163321A (ja) | 1999-06-18 |
| JP3164047B2 true JP3164047B2 (ja) | 2001-05-08 |
Family
ID=18369911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34451997A Expired - Lifetime JP3164047B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5969396A (ja) |
| JP (1) | JP3164047B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093592A (en) * | 1996-06-12 | 2000-07-25 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing a semiconductor apparatus having a silicon-on-insulator structure |
| JP2001068564A (ja) * | 1999-08-30 | 2001-03-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2001203347A (ja) | 2000-01-18 | 2001-07-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6420767B1 (en) * | 2000-06-28 | 2002-07-16 | Advanced Micro Devices, Inc. | Capacitively coupled DTMOS on SOI |
| JP2004214575A (ja) * | 2003-01-09 | 2004-07-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4813757B2 (ja) * | 2003-02-14 | 2011-11-09 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| US7417252B2 (en) | 2003-07-18 | 2008-08-26 | Samsung Sdi Co., Ltd. | Flat panel display |
| US20070205560A1 (en) * | 2006-03-02 | 2007-09-06 | Hebble David T | Target and method of making same |
| KR100732637B1 (ko) * | 2006-05-30 | 2007-06-28 | 삼성전자주식회사 | 고전압 트랜지스터를 설계하는 방법 및 이를 이용하여형성된 고전압 트랜지스터를 포함하는 반도체 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
| JP2804198B2 (ja) * | 1991-04-05 | 1998-09-24 | シャープ株式会社 | 液晶表示装置 |
| JPH05102181A (ja) * | 1991-10-05 | 1993-04-23 | Rohm Co Ltd | 高耐圧半導体装置の製法 |
| US5831317A (en) * | 1993-05-25 | 1998-11-03 | Matsushita Electronics Corporation | Semiconductor device and manufacture thereof |
| JPH0969628A (ja) * | 1995-09-01 | 1997-03-11 | Pioneer Video Corp | 半導体装置および反射型液晶表示装置 |
-
1997
- 1997-11-28 JP JP34451997A patent/JP3164047B2/ja not_active Expired - Lifetime
-
1998
- 1998-11-13 US US09/190,267 patent/US5969396A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5969396A (en) | 1999-10-19 |
| JPH11163321A (ja) | 1999-06-18 |
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