JP2885942B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2885942B2 JP2885942B2 JP2408142A JP40814290A JP2885942B2 JP 2885942 B2 JP2885942 B2 JP 2885942B2 JP 2408142 A JP2408142 A JP 2408142A JP 40814290 A JP40814290 A JP 40814290A JP 2885942 B2 JP2885942 B2 JP 2885942B2
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スイッチング用素子と
して使用することができる半導体装置に関する。 【０００２】 【従来の技術】従来の横型高耐圧スイッチング用ＭＯＳ
ＦＥＴの断面構造を図２に示す。図において、１１は半
導体基板、１２はチャネル領域、１３は延長ドレイン領
域、１４はドレインコンタクト領域、１５はソース領
域、１６はシリコン酸化膜、１７はゲート電極、１８は
ドレイン電極、１９はソース電極、矢印２０はドレイン
電極１８に静電気による高電圧のサージが印加され、降
伏現象が起こった時のサージ電流の流れるルートであ
る。 【０００３】 【発明が解決しようとする課題】しかしながら上記の従
来の構成では、静電気によってドレインに高周波のサー
ジ電圧が印加されＭＯＳＦＥＴ（ＭＯＳ電界効果トラン
ジスタ）が降伏した場合、図２のようにサージ電流が流
れるが、このルートの抵抗が高いためサージが抜けるの
に時間が長くかかったり、ドレイン，基板１１間の容量
が小さいため、サージ電圧がそのままドレイン，ソース
間に印加されることになり、ＭＯＳＦＥＴが破壊しやす
いという課題がある。 【０００４】本発明は上記課題を解決するもので、ソー
ス，ドレイン間の静電気によるサージ電圧によって破壊
しない半導体装置を提供することを目的としている。 【０００５】 【課題を解決するための手段】本発明は上記目的を達成
するために、一導電型半導体基板の第１主面側にパター
ン形成された横型ＭＯＳ電界効果トランジスタのドレイ
ン領域が、前記一導電型半導体基板の第２主面側の同導
電型の高濃度領域とで、前記一導電型半導体基板領域を
挟んでドレインボンディングパッド下まで延長されてい
て、前記延長されたドレイン領域（延長ドレイン領域）
の表面側にドレイン電極が広がって接続されている。 【０００６】 【作用】この構成によって、ドレイン，半導体基板間の
寄生容量が大きくなり、サージが半導体基板側へ抜けや
すくなる。 【０００７】 【実施例】図１に本発明の半導体装置の断面図を示す。
図において、従来例の図２と同一部分には同一番号を付
し、説明を省略する。すなわち本発明の特徴は、延長ド
レイン領域１をドレインボンディングパッドの下まで拡
げて形成し、その表面全域に１以上のドレインコンタク
ト領域２を形成し、それらのドレインコンタクト領域２
に電気的に接続されたドレイン電極３と、半導体基板１
１の裏面に半導体基板１１と同導電型の低抵抗の領域４
を設けたことである。 【０００８】このような構成にするとドレイン電極３と
ソース電極１９の間にサージ電圧が印加された際、延長
ドレイン領域１と半導体基板１１の間の寄生容量が大き
くなっているので、サージ電圧がそのままドレイン，ソ
ース間に印加されないで、低下させて印加されるように
なる。さらに高抵抗の半導体基板１１の裏面に低抵抗の
領域４を設けているので、サージが半導体基板１１の裏
面の低抵抗の領域４に抜けるようになる。ここでゲート
電極１７は多結晶シリコンで形成した。シリコン酸化膜
１６は２ミクロン以上にした。 【０００９】 【発明の効果】以上のように本発明は、延長ドレイン領
域がドレインボンディングパッド下にまで拡がり、その
拡がった延長ドレイン領域の表面全域に１以上のドレイ
ンコンタクト領域を有し、半導体基板の第２主面上に、
その半導体基板と同じ導電型で高濃度の領域を設けた構
成によるので、ドレイン，ソース間の静電気によるサー
ジ電圧によって破壊しない半導体装置を提供できる。
して使用することができる半導体装置に関する。 【０００２】 【従来の技術】従来の横型高耐圧スイッチング用ＭＯＳ
ＦＥＴの断面構造を図２に示す。図において、１１は半
導体基板、１２はチャネル領域、１３は延長ドレイン領
域、１４はドレインコンタクト領域、１５はソース領
域、１６はシリコン酸化膜、１７はゲート電極、１８は
ドレイン電極、１９はソース電極、矢印２０はドレイン
電極１８に静電気による高電圧のサージが印加され、降
伏現象が起こった時のサージ電流の流れるルートであ
る。 【０００３】 【発明が解決しようとする課題】しかしながら上記の従
来の構成では、静電気によってドレインに高周波のサー
ジ電圧が印加されＭＯＳＦＥＴ（ＭＯＳ電界効果トラン
ジスタ）が降伏した場合、図２のようにサージ電流が流
れるが、このルートの抵抗が高いためサージが抜けるの
に時間が長くかかったり、ドレイン，基板１１間の容量
が小さいため、サージ電圧がそのままドレイン，ソース
間に印加されることになり、ＭＯＳＦＥＴが破壊しやす
いという課題がある。 【０００４】本発明は上記課題を解決するもので、ソー
ス，ドレイン間の静電気によるサージ電圧によって破壊
しない半導体装置を提供することを目的としている。 【０００５】 【課題を解決するための手段】本発明は上記目的を達成
するために、一導電型半導体基板の第１主面側にパター
ン形成された横型ＭＯＳ電界効果トランジスタのドレイ
ン領域が、前記一導電型半導体基板の第２主面側の同導
電型の高濃度領域とで、前記一導電型半導体基板領域を
挟んでドレインボンディングパッド下まで延長されてい
て、前記延長されたドレイン領域（延長ドレイン領域）
の表面側にドレイン電極が広がって接続されている。 【０００６】 【作用】この構成によって、ドレイン，半導体基板間の
寄生容量が大きくなり、サージが半導体基板側へ抜けや
すくなる。 【０００７】 【実施例】図１に本発明の半導体装置の断面図を示す。
図において、従来例の図２と同一部分には同一番号を付
し、説明を省略する。すなわち本発明の特徴は、延長ド
レイン領域１をドレインボンディングパッドの下まで拡
げて形成し、その表面全域に１以上のドレインコンタク
ト領域２を形成し、それらのドレインコンタクト領域２
に電気的に接続されたドレイン電極３と、半導体基板１
１の裏面に半導体基板１１と同導電型の低抵抗の領域４
を設けたことである。 【０００８】このような構成にするとドレイン電極３と
ソース電極１９の間にサージ電圧が印加された際、延長
ドレイン領域１と半導体基板１１の間の寄生容量が大き
くなっているので、サージ電圧がそのままドレイン，ソ
ース間に印加されないで、低下させて印加されるように
なる。さらに高抵抗の半導体基板１１の裏面に低抵抗の
領域４を設けているので、サージが半導体基板１１の裏
面の低抵抗の領域４に抜けるようになる。ここでゲート
電極１７は多結晶シリコンで形成した。シリコン酸化膜
１６は２ミクロン以上にした。 【０００９】 【発明の効果】以上のように本発明は、延長ドレイン領
域がドレインボンディングパッド下にまで拡がり、その
拡がった延長ドレイン領域の表面全域に１以上のドレイ
ンコンタクト領域を有し、半導体基板の第２主面上に、
その半導体基板と同じ導電型で高濃度の領域を設けた構
成によるので、ドレイン，ソース間の静電気によるサー
ジ電圧によって破壊しない半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体装置の断面図
【図２】従来の半導体装置の断面図
【符号の説明】
１ 延長ドレイン領域
２ ドレインコンタクト領域
３ ドレイン電極
４ 低抵抗の領域（高濃度の領域）
１１ 半導体基板
１２ チャネル領域
１５ ソース領域
１６ ゲート酸化膜
１７ ゲート電極
１９ ソース電極
フロントページの続き
(72)発明者 山口 誠毅
大阪府門真市大字門真1006番地 松下電
子工業株式会社内
(72)発明者 進藤 裕之
大阪府門真市大字門真1006番地 松下電
子工業株式会社内
(72)発明者 宇野 利彦
大阪府門真市大字門真1006番地 松下電
子工業株式会社内
(72)発明者 川崎 英夫
大阪府門真市大字門真1006番地 松下電
子工業株式会社内
(56)参考文献 特開 昭64−41268（ＪＰ，Ａ)
特開 昭59−130472（ＪＰ，Ａ)
実開 昭57−31864（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 一導電型半導体基板の第１主面側にパターン形成された
横型ＭＯＳ電界効果トランジスタのドレイン領域が、前
記一導電型半導体基板の第２主面側の同導電型の高濃度
領域とで、前記一導電型半導体基板領域を挟んでドレイ
ンボンディングパッド下まで延長され、前記ドレイン領
域の延長方向表面側にドレイン電極が前記延長方向に延
長して配置接続された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408142A JP2885942B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408142A JP2885942B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225530A JPH04225530A (ja) | 1992-08-14 |
| JP2885942B2 true JP2885942B2 (ja) | 1999-04-26 |
Family
ID=18517635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408142A Expired - Fee Related JP2885942B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885942B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731864U (ja) * | 1980-07-28 | 1982-02-19 | ||
| JPS59130472A (ja) * | 1983-11-18 | 1984-07-27 | Hitachi Ltd | 絶縁ゲ−ト形電界効果トランジスタ |
| JPS6441268A (en) * | 1987-08-07 | 1989-02-13 | Fuji Xerox Co Ltd | Semiconductor device |
-
1990
- 1990-12-27 JP JP2408142A patent/JP2885942B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04225530A (ja) | 1992-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |