KR102291315B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 복수의 반도체 소자를 제조할 때, 각각의 반도체 소자의 도핑 농도를 서로 균일하게 형성하는 방법에 관한 것이다. 도핑 영역이 증가하여 상대적으로 농도 균형이 깨지는 경우, 이온 주입 블라킹 패턴을 이용하여 도핑 농도를 조절할 수 있다. 그래서 균일하고 높은 항복 전압(Breakdown Voltage)을 얻을 수 있는 반도체 소자 및 제조 방법에 관한 것이다.

Description

반도체 소자{Semiconductor}
본 발명은 반도체 소자에 관한 것으로, 균일하고 높은 항복 전압(Breakdown Voltage)을 얻을 수 있는 반도체 소자에 관한 것이다. 그리고 본 발명은 2019년 10월 16일자로 미국 출원된 U.S Patent Number No. 16/654,386호를 기반으로 한 출원이다.
종래의 일반적인 N형 LDMOS(Lateral Double diffused MOS)에서 소스 영역을 포함하는 바디 영역은 접지 전원과 연결되며, 고농도 N형 (N+) 소스 영역으로부터 바디 영역까지의 항복 전압은 제한된다.
이와 같은 LDMOS 소자의 낮은 항복 전압을 해결하기 위해 다양한 방법들이 제안되었다. 일 예로, 소스 영역을 둘러싸고 있는 P형 바디 영역을 감싸도록 딥웰을 드레인 영역으로부터 P형 바디 영역까지 확장하여 형성하거나, 고농도 N형 소스 영역을 감싸도록 저농도 N형 확산 영역을 형성하는 방법 등이 제안되었다. 다만, 상기와 같은 방법들을 통해 항복 전압을 일정 이상 향상시킬 수는 있었으나, 약 100V 이상의 항복 전압을 갖지는 못하였다.
또한, 기판 상에 두꺼운 에피층을 형성하며 상기 기판과 딥웰 영역 사이에 N형 고농도 배리드 층(N+ buried layer)을 형성함으로써 P형 바디 영역과 기판을 완벽하게 아이솔레이트(fully isolated)시키는 방법도 제안되었다. 하지만 배리드 층(buried layer) 및 두꺼운 에피층을 형성하는 기술 구성은 높은 단가를 필요로 하는 문제점이 있을 뿐만 아니라, 상기와 같이 완벽히 아이솔레이트(fully isolated)되는 기술 구성을 필요로 하지 않는 어플리케이션들도 상당수 있다는 문제점이 있었다.
본 발명에서는 종래 대비 높은 항복 전압을 가질 수 있는 반도체 소자 및 이의 제조 방법을 제공하고자 한다.
특히, 이와 같은 반도체 소자를 제조함에 있어, 저렴한 비용으로 제조 가능하며 종래 대비 높은 항복 전압을 갖는 반도체 소자 및 이의 제조 방법을 제공하고자 한다.
또한, 반도체 소자의 리서프(RESURF) 구조에 있어 항복 전압의 안정성을 향상시킬 수 있는 반도체 소자 및 이의 제조 방법을 제공하고자 한다.
이와 같은 목적을 달성하기 위한 본 발명은, 기판상에 형성되며, 서로 이격되어 형성된 복수 개의 핑거 타입 드레인 영역과, 상기 복수 개의 핑거 타입 트레인 영역에 연결된 바디 타입 드레인 영역을 포함하는 드레임 금속; 상기 드레인 금속에 형성된 드레인 패드; 기판상에 형성되며, 서로 이격되어 형성된 복수 개의 핑거 타입 소스영역 및 상기 핑거 타입 소스영역에 연결된 바디 타입 소스 영역을 포함하는 소스 금속; 상기 기판 상에 형성된 제 1 드리프트 영역 및 제 2 드리프트 영역; 상기 제 1 드리프트 영역 및 상기 제 2 드리프트 영역 상에 각각 형성된 제 1 게이트 전극 및 제 2 게이트 전극; 상기 제 1 드리프트 영역과 상기 제 2 드리프트 영역 사이에 형성된 소스 영역; 상기 소스 영역을 둘러싸는 제 1 바디 영역; 상기 제 1 게이트 전극과 이격되어 형성된 제 1 드레인 영역; 및 상기 제 2 게이트 전극과 이격되어 형성된 제 2 드레인 영역을 포함하고, 상기 핑거 타입 드레인 영역과 핑거 타입 소스 영역은 교대로 형성되는 반도체 소자를 제공한다.
바람직하게, 상기 제 1 드리프트 영역에 형성된 제 1 필드 산화층; 상기 제 2 드리프트 영역에 형성된 제 2 필드 산화층; 및 상기 제 1 필드 산화층 및 상기 제 2 필드 산화층 상에 각각 형성되고 상기 제 1 드레인 영역 및 상기 제 2 드레인 영역에 각각 전기적으로 연결되는 제 1 필드 플레이트 및 제 2 필드 플레이트를 더 포함하며, 상기 제 1 게이트 전극 및 제 2 게이트 전극은 각각 제 1 필드 산화층 및 제 2 필드 산화층 상에 형성된다.
바람직하게, 상기 제 1 드리프트 영역 및 상기 제 2 드리프트 영역에 각각 형성된 제 1 배리드 층 및 제 2 배리드 층을 더 포함하고, 상기 제 1 배리드 층 및 상기 제 2 배리드 층은 상기 제 1 필드 산화층 및 상기 제 2 필드 산화층과 각각 이격되어 형성된다.
바람직하게, 상기 복수의 핑거 타입 소스 영역은, 상기 드레인 패드에 인접하여 형성된 제 1 핑거 타입 소스 영역; 및 상기 제 1 핑거 타입 소스 영역에 대하여 대칭되게 배치되고 상기 제 1 핑거 타입 소스 영역과 평행하고 서로 동일한 세로 길이를 갖는 제 2 핑거 타입 소스 영역 및 제 3 핑거 타입 소스 영역을 포함하고, 상기 제 1 핑거 타입 소스 영역은 제 2 소스 영역 또는 제 3 핑거 타입 소스 영역의 길이보다 세로 방향으로 더 짧은 길이로 형성된다.
바람직하게, 상기 복수의 핑거 타입 드레인 영역은, 상기 드레인 패드에 인접하여 형성되며 서로 평행하고 길이가 동일한 제 1 핑거 타입 드레인 영역 및 제 2 핑거 타입 드레인 영역; 상기 제 1 핑거 타입 드레인 영역에 인접하여 형성되고 상기 제 1 핑거 타입 드레인 영역과 평행 한 제 3 핑거 타입 드레인 영역; 및 상기 제 2 핑거 타입 드레인 영역에 인접하여 형성되고 상기 제 3 핑거 타입 드레인 영역과 평행한 제 4 핑거 타입 드레인 영역을 포함하고, 상기　제 1 핑거 타입 드레인 영역 및 제 2 핑거 타입 드레인 영역은 각각 세로 방향으로 제 3 핑거 타입 드레인 영역 및 제 4 핑거 타입 드레인 영역 각각의 길이보다 짧은 길이로 형성된다.
바람직하게, 상기 제 2 핑거 타입 드레인 영역 또는 상기 제 3 핑거 타입 드레인 영역은 서로 세로 길이가 동일한 복수의 핑거 타입 드레인 영역을 포함한다.
바람직하게, 상기 제 1 바디 영역에 형성되고 상기 소스 영역에 인접하는 픽업 영역을 더 포함한다.
바람직하게, 상기 제1 드리프트 영역과 직접 접촉하는 제 3 드리프트 영역을 더 포함하고, 제 1 드리프트 영역과 제 3 드리프트 영역 사이에 제1 딥 영역이 형성된다.
바람직하게, 상기 제 2 드리프트 영역과 직접 접촉하는 제 4 드리프트 영역을 더 포함하고, 제 2 드리프트 영역과 제 4 드리프트 영역 사이에 제2 딥 영역이 형성된다.
바람직하게, 상기 제 1 드리프트 영역은 복수의 서브 드리프트 영역을 포함한다.
바람직하게, 상기 제 1 드리프트 영역 또는 상기 제 2 드리프트 영역은 저면이 굴곡이 있게 형성된다.
바람직하게, 상기 제 1 드리프트 영역 또는 상기 제 2 드리프트 영역은 쉴딩 패턴을 포함하는 마스크를 이용한 이온 주입에 의해 형성되고, 복수의 서브 드리프트 영역을 포함한다.
바람직하게, 상기 쉴딩 패턴은 상기 이온 주입을 선택적으로 블라킹 하기 위해 사용된다.
본 발명의 다른 특징에 따르면, 기판 상에 형성되고 서로 이격된 핑거 타입 드레인 영역들; 상기 핑거 타입 드레인 영역에 연결된 바디 타입 드레인 영역; 상기 바디 타입 드레인 영역 상에 형성된 드레인 패드; 상기 기판 상에 형성되고 서로 이격된 핑거 타입 소스 영역; 상기 핑거 타입 소스 영역에 연결된 바디 타입 소스 영역; 서로 인접하는 제 1 드리프트 영역과 제 3 드리프트 영역; 서로 인접하는 제 2 드리프트 영역과 제 4 드리프트 영역; 상기 제 1 드리프트 영역 상에 형성된 제 1 게이트 전극 및 상기 제 2 드리프트 영역 상에 형성된 제 2 게이트 전극; 상기 제 1 드리프트 영역과 상기 제 2 드리프트 영역 사이에 형성된 제 1 바디 영역; 상기 제 1 바디 영역에 형성된 소스 영역; 상기 제 1 게이트 전극과 이격되어 형성된 제 1 드레인 영역; 상기 제 2 게이트 전극과 이격되어 형성된 제 2 드레인 영역을 포함하며, 각각의 핑거 타입 드레인 영역과 각 핑거 타입 소스 영역은 교대로 형성 되는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게, 상기 제 1, 제 2, 제 3 및 제 4 드리프트 영역 각각은 복수의 서브 드리프트 영역을 포함한다.
이상과 같은 본 발명의 반도체 소자 및 제조 방법에 따르면, 제1 도전형의 기판 상에 제2 도전형의 딥웰 영역을 형성하기 위해 복수 개의 이온 주입 블라킹 구조가 형성된 마스크 공정을 이용함으로써 전체적인 불순물의 농도를 감소시킴과 동시에 기판의 표면과 수평한 방향에 대한 불순물의 농도가 변화도록 형성하여 보다 안정성 높은 항복 전압을 확보할 수 있다는 효과가 있다.
도 1은 본 발명에 따른 반도체 소자에 대한 기준 반도체 구조를 나타낸 도면,
도 2는 본 발명의 일 예에 따른 반도체 소자가 적용된 전체 반도체 소자의 예를 나타낸 도면,
도 3a 및 3b는 본 발명의 일 예에 따른 반도체 소자의 제조 방법을 나타낸 도면,
도 4는 본 발명의 일 예에 따라 제조된 반도체 소자를 나타낸 도면,
도 5a 및 5b는 상기 반도체 소자 내 A-A'의 농도 프로파일을 나타낸 도면,
도 6a 내지 6e는 본 발명에 적용가능한 마스크 패턴의 예시를 나타낸 도면,
도 7는 본 발명의 다른 예에 따른 반도체 소자를 나타낸 도면,
도 8은 본 발명의 또 다른 예에 따른 반도체 소자를 나타낸 도면,
도 9a 및 도 9b는 도 1에 도시된 반도체 구조와 본 발명에 따른 도 5의 반도체 구조를 소자 특성 결과를 각각 나타낸 도면,
도 10은 본 발명에 따른 반도체 제조 방법에 따라 제조된 반도체의 BV 값을 보인 도면,
도 11은 스트라이프 패턴의 유무에 따라 딥웰 영역에서 N 형 도핑 농도 프로파일을 나타낸 도면,
도 12는 본 발명의 다른 예에 따른 LDMOS 반도체 소자의 레이아웃을 도시한 도면,
도 13a는 도 12의 A-A'선에 대한 반도체 소자의 단면도,
도 13b는 도 12의 A-A'선에 대한 반도체 소자의 다른 예시의 단면도,
도 14는 본 발명의 또 다른 예에 따른 LDMOS 반도체 소자의 레이아웃을 도시한 도면,
도 15는 도 14의 B-B'선에 대한 반도체 소자의 단면도,
도 16a 및 16b는 본 발명의 또 다른 예에 따른 LDMOS 반도체 소자의 레이아웃을 도시한 도면,
도 17 내지 도 19는 본 발명의 또 다른 실시 예에 따른 LDMOS 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 P 또는 N 형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 P형이고, 제2 도전형이 N형인 경우를 예시하여 설명한다.
본 발명에 따른 반도체 소자 및 이의 제조 방법에 대해 구체적으로 설명하기에 앞서, 도 1 및 이에 대한 상세한 설명을 통해 본 발명에 대한 기준(reference) 반도체 구조를 살펴본다.
도 1은 본 발명에 따른 반도체 소자에 대한 기준 반도체 구조 및 이를 위한 마스크 패턴을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자 및 이의 제조 방법에 대해 기술 개발하는 과정에 있어, Quasi-isolated P형 바디 영역을 갖는 반도체 소자가 제안되었다.
구체적으로, 도 1에 도시된 Quasi-isolated 반도체 소자란, P형 바디 영역이 P형 기판과 전기적으로 분리시키기 위해서 N형 바디 영역을 추가하고 있는 반도체 구조를 말한다.
이에 따라, 도 1의 반도체 소자는 P형 기판(10); 상기 기판 상에 형성된 N형 딥웰(20); 상기 N형 딥웰(20) 내 형성되는 N+ 드레인 영역(25); 상기 N형 딥웰(20)이 형성되지 않은 기판에 형성되는 N+ 소스 영역(45) 및 P+ 픽업 영역(47); 상기 N+ 소스 영역(45) 및 P+ 픽업 영역(47)을 감싸도록 형성되는 P형 바디 영역(40); 및 상기 P형 바디 영역(40)을 감싸며 상기 N형 딥웰 또는 제1 반도체 영역(20)과 접하며 상기 N형 딥웰(20)의 저면과 동일한 깊이로 형성되는 N형 바디 영역 또는 제2 반도체 영역(30)을 포함한다.
이와 같은 반도체 구조를 형성하기 위해서는 도 1에 도시된 바와 같이 N형 바디 영역(30) 및 N형 딥웰(20)을 형성하기 위하여 단일의 개방형(open형) 마스크 패턴(도시되지 않음)이 활용된다.
또한, 실시예에 따라, 도 1에 따른 반도체 소자의 N+ 드레인 영역(25)의 주변부에는 별도의 N형 드리프트 드레인 확장 영역(23)이 형성될 수 있다.
또한, 상기 N형 딥웰(20) 내에는 P형 배리드 층(51)이 N형 드리프트 드레인 확장 영역(23)과 접하며 형성될 수 있다.
상기 반도체 소자 상에는 동작 구동을 위해 로코스 영역(60); 게이트 절연막(65); 게이트 전극(70)을 포함할 수 있음은 물론이다.
다만, 이와 같은 반도체 구성은 종래의 Non-isolated P형 바디 영역을 갖는 반도체 소자에 비해, 전체 N형 도펀트 농도가 증가하게 되며 P형 도펀트 농도와 미리 설정되어 있는 N:P 도펀트 농도 균형이 깨져서 기 설정된 BVdss (소스-드레인 영역 사이의 전압)값이 왜곡되거나 불안정해지는 문제점이 있다.
다시 말해, 복수의 반도체 소자를 형성할 때 동일한 마스크로 복수의 웰 영역을 형성하는데, 이때 기판과 전기적으로 분리하고자 별도의 웰 영역이 추가됨으로 인해 상대적으로 어떤 소자는 다른 소자에 비해 N형 도핑 농도가 증가하게 되는 것이다. 그렇게 되면 최적의 소스-드레인 영역 사이의 전압(BVdss)를 맞추기 위해서 설정해 놓았던 N:P 도핑 농도의 균형이 깨지게 되는 문제점이 발생한다.
따라서, 본 발명에 따른 반도체 소자 및 이의 제조 방법에서는 상기와 같은 문제점을 해결하고자 N형 딥웰(20)의 전체적인 불순물 농도를 감소시킴으로써 기설절된 높은 항복 전압을 유지할 수 있는 반도체 소자를 제공하고자 한다.
도 2는 본 발명의 일 예에 따른 반도체 소자가 적용된 전체 반도체 소자의 예를 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명에 적용가능한 일 예에 따른 반도체 소자는 P형 기판(10) 상에 복수의 반도체 소자 중 어느 하나로 적용될 수 있다. 본 발명에 따른 반도체 소자가 적용되는 일 예로 Lateral MOSFET 소자인 nLDMOS 소자를 예로 들었지만, 본 발명에 따른 반도체 소자의 적용 가능 범위는 이에 한정되지 않는다.
도 2에 있어, 복수의 반도체 소자는 최소한 제1 반도체 소자(1) 및 제2 반도체 소자(2)를 포함할 수 있다. 또한, 상기 복수의 반도체 소자에는 제1 및 제2 반도체 소자 이외에 여러 active 또는 passive 소자가 더 포함될 수 있다.
도 2에서, 제1 반도체 소자(1)는 Quasi-isolated 바디(Body) 영역을 갖는 구조이고, 제2 반도체 소자(2)는 Non-isolated 바디 영역을 구조이다.
여기서, 본 발명에 따른 반도체 소자의 제조 방법을 활용하면, 상기와 같은 두 개의 반도체 소자를 동시에 형성할 수 있다.
도 2에서 제1 및 제 2 반도체 소자(1,2)는 P형 바디 영역(40, 400)을 둘러싸고 있는 N형 바디 영역의 존재 유무에만 차이가 있으며, 나머지 구조는 동일한 구조이다. 일례로 제1 반도체 소자(1)는, P형 기판(10) 상에 N형 딥웰(20); 게이트 절연막(65); 게이트 전극(70); 상기 N형 딥웰(20) 내에 N+ 드레인 영역(25); N+ 소스 영역(45) 및 P+ 픽업 영역(47); P형 바디 영역(20)을 포함한다. 여기서, 제1 반도체 소자(1)의 P형 바디 영역(40)은 LDMOS 소자의 채널 영역이 된다. 이와 같은 기술 구성 모두 제2 반도체 소자(2)에도 동일하게 적용되나, 이해의 편의상 제2 반도체 소자(2)의 각 기술 구성에는 상이한 도면 부호를 부여하였다.
또한, 제1 반도체 소자(1)는 상기 N+ 드레인 영역(25)의 주변부에 형성되는 N형 드리프트 드레인 확장 영역(Drift Drain Extension Region)(23)을 더 포함할 수 있다. N형 딥웰(20) 및 N형 드리프트 드레인 확장 영역(23)의 불순물의 농도는 서로 상이할 수 있다. 또한, N형 드리프트 드레인 확장 영역(23) 및 N+ 드레인 영역(25)의 불순물의 농도 또한 서로 상이할 수 있으며, 일 예로 N형 드리프트 드레인 확장 영역(23)의 불순물 농도는 N+ 드레인 영역(25)의 불순물 농도보다 낮게 형성될 수 있다. 이와 같이 N형 드리프트 드레인 확장 영역(23)의 불순물 농도를 N+ 드레인 영역(25)보다 낮게 형성함으로써 반도체 소자의 항복 전압을 증가시킬 수 있다.
또한, 상기 N형 딥웰(20) 내에는 P형 배리드 층(51)이 N형 드리프트 드레인 확장 영역(23)과 접하며 형성될 수 있다. 도 2에서는 P형 배리드 층(51)이 LOCOS 영역(60)과 접하거나, 거의 근접하여 형성되는 일 예를 도시하였지만, 반도체 소자 특성에 따라 상기 P형 배리드 층(51)이 기판 표면으로부터 일정 간격 이격되어 형성될 수 있다. 이에 대응하여, Non-isolated P형 바디 영역을 갖는 제2 반도체 소자(2)에서도 드레인 영역(230) 및 P형 배리드 층(510) 에 대한 구조 및 효과는 제1 반도체 소자(1)의 경우와 동일/유사하므로 이에 대한 설명을 생략한다.
제1 반도체 소자(1)는 N형 딥웰(20)의 일 측면의 일부와 접하는 N형 바디 영역(30)을 포함한다. 이와 같은 N형 바디 영역(30)은 상기 P형 바디 영역(40)을 감싸도록 형성된다. 여기서, N형 바디 영역(30)은 P형 바디 영역(40) 및 소스 영역(45)를 P형 기판(10)으로부터 전기적으로 분리시키는 역할을 한다. 이와 같은 반도체 구조를 통해 소스 영역(45)과 P형 기판(10)은 서로 다른 퍼텐셜을 유지할 수 있다.
반면에 Non-isolated P형 바디 영역을 갖는 제2 반도체 소자(2)는 N형 소스 영역(450)과 P형 바디 영역(400)을 둘러싸고 있는 N형 바디 영역(20)을 포함하지 않는 구조이다.
이와 같이, 제1 반도체 소자(1)와 제2 반도체 소자(2)는 N형 바디 영역(20)을 제외하고 거의 유사한 구조로 구성되기 때문에 동일한 마스크 공정을 통해 상기 두 개의 반도체 소자를 동시에 제조할 수 있다. 그렇게 함으로써 제조 비용을 절감할 수 있다.
일 예로, Quasi-isolated P형 바디 영역을 갖는 제1 반도체 소자(1)와 Non-isolated 바디 영역을 갖는 제2 반도체 소자(2)의 N형 딥웰(20,200) 및 N형 바디 영역(30)은 모두 하나의 N형 딥웰 마스크(도3, 110 참조)로 형성할 수 있다. 그래서 N형 딥웰(20,200)과 N형 바디 영역(30)의 저면의 깊이는 거의 동일하다. 이는 동일한 N형 딥웰 마스크(110)를 사용하여 N형 딥웰(20,200)과 N형 바디 영역(30)을 형성하기 때문이다.
그런데 제1 반도체 소자(1)는 제2 반도체 소자(2) 대비 N형 바디영역(30)을 추가적으로 포함하기 때문에 제2 반도체 소자(2)보다 N형 도펀트 농도가 증가하게 된다. 예를 들어, N:P 도펀트 농도가 제2 반도체 소자(2)에서는 5:1 로 정해져 있다면, 제1 반도체 소자(1)에서는 7:1, 또는 8:1로 N형 농도가 증가함을 의미한다. 이렇게 되면 최적의 소스-드레인 영역 사이의 전압(BVdss)를 맞추기 위해서 설정해 놓았던 N:P 도핑 농도의 균형이 깨지게 되는 문제점이 발생한다.
다시 말하면, 제1 반도체 소자(1)과 제2 반도체 소자(2)가 서로 거의 비슷한 N 도핑 농도를 갖도록 하는 것이다. 구체적으로, 제 1 반도체 소자의 N형 딥웰(20) 및 N형 바디 영역(30)의 전체 N형의 농도가 제2 반도체 소자의 N형 딥웰(200)의 전체 N형의 농도와 균등하게 하는 것이다. 제2 반도체 소자의 N형 딥웰(200)의 면적이 제 1 반도체 소자의 N형 딥웰(20) 및 N형 바디 영역(30)의 전체 면적보다 작기 때문에 농도 균형이 깨질 수 있다. 왜냐하면 앞에서 언급한대로, 제 1 반도체 소자에서 N형 바디 영역(30)이 추가 되었기 때문이다. 그래서 추가된 N형 바디 영역(30)의 N형의 농도만큼, 제1 반도체 소자의 N형 딥웰(20)의 N형 도펀트의 도핑 농도를 낮춰야 한다.
이를 해결하기 위해서는 하나의 방법으로 제1 반도체 소자의 N형 딥웰 영역(20)을 형성을 위한 별도의 마스크를 사용할 수 있다. 그럴 경우, 추가로 마스크 공정이 필요하기 때문에 제조 비용이 증가하는 문제점이 발생한다.
따라서 본 발명에서는 쿼지-아이소레이티드(Quasi-Isolated) 제1 반도체 소자(1)의 N형 딥웰 영역(20)과 제2 반도체 소자(2)의 N형 딥웰 영역(200)을 동시에 형성하면서 제1 반도체 소자의 N형 도펀트 농도와 제2 반도체 소저의 N형 도핑 농도를 서로 균형을 맞추는 방법을 제안한다. 이를 위해 제1 반도체 소자(1) 및 제2 반도체 소자의 N형 딥웰(20,200) 및 N형 바디 영역(30)용 마스크 패턴으로써 스트라이프 패턴이 형성된 마스크 패턴을 활용한다. 본 발명의 경우와 같이, 스트라이프 패턴을 이용한 복수의 블라킹 패턴을 갖는 마스크 패턴을 사용하게 되면, 단일의 오프닝(opening)이 형성된 마스크 패턴(도시 되지 않음)을 활용하는 경우보다, 제1 반도체 소자의 N형 도펀트 농도와 제2 반도체 소자의 N형 도핑 농도를 서로 균형을 맞출 수 있다. 제1 반도체 소자(1)의 N형 딥웰(20) 영역에 이온 주입되는 N형 도펀트 양을 조절하여 가능하다. 이를 통해, 제1 반도체 소자(1)에서의 N형 도펀트 농도와 P형 도펀트 농도의 균형을 제2 반도체 소자(2)의 N:P 도펀트 농도비와 맞출 수 있고 BVdss 값도 균일하게 할 수 있다.
다시 말해, 제1 반도체 소자(1)에서 N형 바디 영역(30)의 추가로 인해 높아진 N형 전하량만큼, 드레인 영역를 둘러싸고 있는 N형 딥웰 영역(20)의 N형 전하량을 그 만큼 감소시켜 주면 된다. 그래서 전체적으로 P-N 전하량의 비율을 안정적으로 유지하게 만들어 줄 수 있다. 이로 인하여 BV 개선 및 안정적인 BV 확보가 가능하다.
또한 N형 드레인 영역(25)과 N형 소스 영역(45) 사이의 리버스 바이어스(reverse-biased) 상태에서 항복 전압 값 또한 증가시킬 수 있다. 그래서 본 발명의 바람직한 일 예에 따른 제1 반도체 소자(1)에 있어, N형 딥웰(20)의 단위면적당 도핑 농도는 N형 바디영역(30)의 단위면적당 도핑 농도보다 낮게 형성될 수 있다. 또한 제1 반도체 소자(1)에 있어, N형 딥웰(20)의 단위면적당 N형 도핑 농도는 제2 반도체 소자(2)의 N형 딥웰(200) 보다 낮게 형성된다. 이유는 반도체 소자의 제조 과정에서 제1 반도체 소자(1)의 N형 딥웰 영역(20)에 대해서만 단일의 오프닝이 아닌 스트라이프 패턴이 형성된 복수의 블라킹 패턴을 갖는 마스크 패턴을 활용하였기 때문이다.
또한, 도 2에 도시된 바와 같이, 상기 N형 딥웰(20)의 저면은 어느 한 부분이 약간 굴곡되어 있거나, 계곡모양을 형성한다. 다시 말해, 상기 N형 딥웰(20)의 저면은 평평하게 형성되는 것이 아니라, 일정 간격으로 굴곡이 형성되는 모양으로 형성될 수 있다. 이는 N형 딥웰(20)에 적용되는 마스크 패턴상 이온 주입이 제한되는 영역이 존재하므로, 이에 따라 N형 딥웰(20)의 저면은 복수 개의 우물이 간격을 두고 형성되어 저면에 하나의 홈(B)이 형성된 형태, 또는 복수 개의 홈(B)이 형성된 물결 무늬 형태로 형성될 수 있다. 이에 대한 상세한 설명은 도 3 등을 통해 상세히 설명한다.
도 3a 및 3b 는 본 발명의 일 예에 따른 반도체 소자의 제조 방법을 나타낸 도면이고, 도 4는 본 발명의 일 예에 따라 제조된 반도체 소자를 나타낸 도면, 도 5a 및 5b는 상기 반도체 소자 내 A-A'의 농도 프로파일을 나타낸 도면이다.
여기서, 도 3a 및 3b 에서는 본 발명에 따른 반도체 소자의 N형 딥웰(20,200) 및 N형 바디 영역(30)을 동일한 마스크 공정을 통해 형성하는 실시예에 대해 상세히 설명한다. 이해를 돕기 위해서 도3a 및 3b에서는 제1 반도체 소자 위에 형성되는 마스크 패턴(110)을 먼저 설명하였다.
도 3a 및 3b에 도시된 바와 같이, P형 기판(10) 상에 딥웰 마스크 패턴(110)을 이용한 마스크 공정을 통해 N형 딥웰(20) 및 N형 바디 영역(30)은 일체로 형성될 수 있다. 상기 딥웰 마스크 패턴(110)은 포토 레지스트(Photo Resist, 이하 PR)로 이루어진 것을 말한다. 구체적으로, 상기 마스크 패턴(110)은 N형 딥웰 영역(20) 및 N형 바디 영역(30)을 구분하는 제1 스트라이프 패턴(111) 및 상기 N형 딥웰 영역(20) 내 형성되는 복수개의 제2 스트라이프 패턴(112)을 포함할 수 있다.
여기서, 제1 스트라이프 패턴(111)은 상기 제2 스트라이프 패턴(112)에 비해 너비가 더 크게 형성될 수 있다. 제1 스트라이프 패턴(111)은 N형 바디 영역(30)과 드레인 확장 영역(N형 딥웰 영역)을 나누는 패턴이 된다. 도 3b에 도시된 바와 같이, "A" 지점에서 두 개의 영역으로 나누게 된다. 제1 스트라이프 패턴을 사용하지 않으면, 제1 딥웰(20)과 N형 바디 영역의 경계가 모호해 진다. 그런데, 이와 같이 제1 스트라이프 패턴(111)을 사용하게 되면 구분이 명확해질뿐만 아니라, "A" 지점에서 깊은 굴곡(오목한 모양)이 형성된다. 이와 같은 모양이 형성되면, JFET 소자와 같은 핀치 오프 영역(Pinch-off region)이 형성되는 것을 도와준다. 조금 더 자세히 설명하면, 딥 웰(20) 영역 상단 부분에 N형 드리프트 영역이 존재하는데, 축적 영역(the accumulation region) 에 해당된다. N형의 바디 영역(30)과 N형 드리프트 영역 사이에 P형 기판(10)이 기판 표면으로 더 들어가게 되어 N-channel JFET 형성을 하게 해 준다. 이렇게 JFET 이 형성됨으로써, 반도체 소자 동작시 높은 전압이 걸린 N+ 드레인 영역(25)으로부터 N형 바디 영역(30)을 보호해 주는 효과가 발생한다. 왜냐하면 "A" 지점에서 핀치 오프 영역이 존재하기 때문에 그만큼 전계를 떨어뜨리는 역할을 해 주기 때문이다. 그래서, 일 실시예에서 상기 제1 스트라이프 패턴(111)은 400-800V 반도체 소자에서 약 2-7um 길이의 너비를 갖도록 형성될 수 있다.
그에 반해, 제2 스트라이프 패턴(112)은 제1 스트라이프 패턴(111)보다 작은 너비를 갖도록 형성될 수 있으며, 일 예로 약 1-3 um 을 갖도록 형성될 수 있다. 즉, 상기 제2 스트라이프 패턴(112)으로는 좁고 긴 막대 모양의 라인/스페이스 타입의 스트라이프 패턴 또는 dot-matrix 타입의 패턴을 사용할 수 있다. 여기서 제2 스트라이프 패턴 (112)들은 이온 주입 공정에서 블라킹(blocking) 하는 역할을 한다. 구체적으로, 상기 딥웰 마스크 패턴(110)은 제1 스트라이프 패턴(111)을 기준으로 N형 딥웰 영역(20) 형성을 위한 "C" 영역 및 N형 바디 영역(30) 형성을 위한 "D" 영역으로 구분될 수 있으며, 상기 "C" 영역에는 한 개 또는 두 개 이상의 제2 스트라이프(112)가 형성될 수 있다. 본 발명에서는 제2 스트라이프 패턴(112)이 2개 또는 3개로 형성된 예로 구체화하여 설명하나, 본 발명은 상기 예로 한정되지 않는다. 이와 같이 구성된 딥웰 마스크 패턴(110)을 이용하여 N형 불순물(1), 예를 들어, 인(P), 비소(As), 안티몬(Sb) 등을 동시에 이온 주입함으로써 N형 딥웰(20) 및 N형 바디 영역(30)을 한번에 동시에 형성할 수 있다. 이후, 상기 이온 주입된 N형 불순물(1)의 확산을 위한 열처리 공정을 수행하게 되면, 확산 공정을 통해 도 3b와 같이 N형 딥웰(20) 및 N형 바디 영역(30)이 일체로 형성될 수 있다.
이와 같이, 마스크 패턴(110) 상에 스트라이프 패턴이 추가됨으로써, 스트라이프 패턴이 포토 레지스트(PR)로 형태로 형성되어 이온 주입시 상기 PR의 하부 영역은 상기 PR에 의해 이온 주입을 방해 받게 된다. 스트라이프 패턴은 일종의 이온 주입을 막는 블라킹 패턴이 되는 것이다. 그래서 이온 주입 공정시 PR 이 있는 하부 영역에는 이온 주입이 되지 않는다. 이에 의해 3a에는 도시된 바와 같이 이온 주입된 N형 불순물(1)이 각각 이격되어 형성된다.
그러나, 후속 열처리 과정을 거치면서 각각의 N형 불순물(1)은 확산되어 도 3b와 같은 하나의 딥 웰 영역(20)을 형성하게 된다. 이 과정에서 N형 불순물(1)은 상기 N형 불순물(1)들이 이온 주입되지 않는 영역으로 양방향으로 확산하여 N형 딥웰(20)을 형성하게 된다. 이때 확산되는 불순물 양은 후속 열처리 공정에 사용되는 어닐링 온도 및 시간에 따라 달라진다. 최종적으로 N형 딥웰 영역(20)의 농도는 스트라이프 패턴을 사용하지 않는 경우, 도 2에 도시한 제2 반도체 소자의 딥웰 영역(200) 영역보다, 단위면적당 차지하는 N형 이온 (또는 전하량) 농도는 떨어지게 된다. 이렇게 마스크 패턴(110) 상에 스트라이프 패턴(112)과 같은 블라킹 패턴이 추가됨으로써, N형 딥웰(20)의 전체적인 N형 전하량 또는 도펀트 농도를 조절할 수 있다. 그래서 N형 소스 영역(Source) 및 P형 바디 영역(Body) (이하 S/B 영역)에 추가된 N형 바디 영역(30)에 의하여 증가된 전하량을 드레인 영역 영역에서는 그 만큼 감소시켜 줌으로써 최적의 Reduced Surface Electric Field (RESURF) 구조를 유지할 수 있게 된다.
정리하면, N형 딥웰(20) 형성을 위한 C 영역 상에 2개 이상의 제2 스트라이프 패턴(112)이 형성된 마스크 패턴(110)을 이용하여 이온 주입을 하게 되면 상기 제2 스트라이프 패턴(112)으로 인해 기판(10)의 일부 영역에 대한 이온 주입이 제한되게 된다. 이후 확산 공정을 거치게 되면 마스크 패턴 상의 오프닝(opening) 별로 이온 주입된 불순물들이 각각 확산되게 되고, 이에 따라 복수 개의 우물이 일정 간격을 두고 형성되어 저면에 하나 또는 복수 개의 홈(B)이 형성된 물결무늬가 형성된다. 즉, 도 1에 도시된 단일의 오프닝(opening)을 활용한 이온 주입 공정과 달리 상기 실시예에 따라 형성된 N형 딥웰(20)의 저면은 평평하지 않은 부분이 발생한다. 반면, 단일의 오프닝을 활용한 이온 주입 공정에 의해 형성된 웰 영역의 경우는 도 1과 같이 매우 플랫한 저면 프로파일을 갖게 된다.
도 3에서 제2 반도체 소자에 대한 딥웰 마스크 패턴(110)에 대해서는 도시되지 않았지만, 다음과 같이 설명할 수 있다. 도3a 에서 도시한 딥웰 마스크 패턴(110)이 동일하게 제2 반도체 소자에 연장되어 형성된다고 보면 된다. 그리고 제2 반도체 소자의 딥 웰 영역(200)에는 제1 반도체 소자의 "C" 영역에서 사용된 스트라이프 패턴(112)이 형성되지 않는다. 그리고 제2 반도체 소자에서는 제1 반도체 소자와 달리 N형 바디 영역(30)이 형성되지 않는다. 그래서 제1 반도체 소자에서 사용된 제1 스트라이프 패턴(111)이 형성되지 않는다. 대신, P형 바디 영역(400) 상에 N형 바디 영역이 형성되지 않도록, P형 바디 영역(400)을 덮는 PR 블라킹 패턴(도시 되지 않음)을 형성해야 한다. 그래서 N형 도펀트가 P형 바디 영역(400) 아래에 이온 주입되지 않게 된다.
도 4는 본 발명의 일 예에 따라 제조된 반도체 소자를 나타낸 도면으로서, PR 스트라이프 마스크 패턴(112)과 일 예에 따른 최종 반도체 소자의 도핑 프로파일을 연관 시키기 위해 작성한 도면이다. 도 4에 도시된 바와 같이, 스트라이프 패턴(112)을 사용한 위치와 얼라인(align)된 부분에 있어, N형 딥웰(20)의 저면이 평편하게 형성되지 않고 약간 굴곡이 형성되어 있는 것을 확인할 수 있다. 이는 상기 스트라이프 패턴(112)으로 인해 상기 패턴(112)의 하부 영역에 불순물 도펀트의 이온 주입이 제한되기 때문에 다른 N형 딥웰(20)과 달리 저면이 약간 안쪽으로 들어 가도록 형성되기 때문이다.
도 5a 및 5b는 상기 실시예에 따른 반도체 소자에 있어 Z-Z' 라인(도 5a)에 대한 N형 바디 영역(30)과 N형 딥웰 영역(20)에 대한 농도 프로파일(도 5b)을 비교한 도면이다. 도 5b에 도시된 바와 같이, N형 바디 영역(30)은 수평 방향으로 매우 일정한 도핑 농도를 보인다. 반면에 N형 딥웰 영역(20)은 N형 바디 영역(30)과 달리 수평방향으로 불순물 도핑 농도가 일정하지 않고 일정 구간 내에서 변동하는 웨이브 모양의 도핑 프로파일을 보이고 있다. 이는 앞서 설명한 바와 같이, 스트라이프 패턴(112)에 의해 기판(10)의 일정 영역에 이온 주입이 방해를 받았기 때문이다.
그리고 도 5b를 통해 N형 딥웰(20)의 단위 면적당 차지하는 전체 평균 농도 또한, N형 바디 영역(30)에 비해 낮다는 것을 알 수 있다. 이는 스트라이프 패턴(112)에 의해 기판(10)의 일부 영역에 이온 주입이 되지 못했기 때문이다.
이하, 도 6a 내지 도 6e를 통해 N형 딥웰(20) 형성을 위한 마스크 패턴에 대해 상세히 설명한다. 실시예에 따라, 상기 도 6a 내지 6e에 도시된 마스크 패턴은 N형 딥웰(20) 및 N형 바디 영역(30)을 동시에 형성하기 위한 마스크 패턴 중 N형 딥웰 영역(C)에 대한 마스크 패턴으로 적용될 수 있다.
도 6a 내지 도 6e는 본 발명의 일 예에 따라 딥웰 형성시 활용되는 마스크 패턴을 나타낸 도면이다. 설명의 편의상, 전체 마스크 패턴에 대해서는 도면 부호 120 로 통칭하나, 이와 같은 마스크 패턴(120)은 도 2 내지 도 4의 마스크 패턴(110)의 일 영역에 적용될 수 있다. 도 6a 내지 도 6e에 도시된 마스크 패턴의 배치 위치에 대한 용이하게 이해할 수 있도록 도 2 내지 도 4에 도시된 반도체 구조의 일부 영역을 기판의 표면과 수평 방향에 추가적으로 도시하였다.
도 6a에 도시된 바와 같이, 상면도로 보았을 때 제2 스트라이프 패턴(112)은 마스크 패턴(120) 상에 일정 간격 이격된 라인(line) 형상으로 형성될 수 있다. 다시 말해, 제2 스트라이프 패턴 (112)은 상면도로 보았을 때 얇은 너비의 사각형 형상으로 형성되어 일정 간격으로 이격되어 형성될 수 있다. 여기서 번호 45는 소스 영역을 70은 게이트 전극, 25는 드레인 영역을 나타낸다. 그리고 스트라이프 패턴에서 너비 X는 스트라이프 패턴과 그 다음 스트라이프 패턴 사이의 최소 거리를 의미하고, 너비 Y는 하나의 스트라이프 패턴의 너비를 의미한다. 본 발명에 있어, 바람직하게는 너비 X 가 너비 Y보다 크거나 같게 형성되어야 한다. 예를 들어, 너비 X를 5 ~ 15 um 로 한다면, 너비 Y는 0.5 ~ 3 um 로 형성할 수 있다. 왜냐하면 너비 X가 너비 Y에 비해 최소한 크게 형성되야 일정 크기 이상의 N형 딥웰(20)을 형성할 수 있기 때문이다. 여기서, 스트라이프 패턴(112)은 포토 레지스트로 이루어진 마스크 패턴으로 볼 수 있다. 이와 같은 좁고 긴 막대 모양의 스트라이프 패턴들은 이온 주입 공정에서 블라킹(blocking) 하는 역할을 한다. 너비 Y를 매우 크게 할수록, N형 딥웰(20)의 농도는 줄어들게 된다. 그래서 너비 Y를 조정함으로써, N형 딥웰(20)의 농도 조절이 가능하다. 그런데 주의할 것은 너비 Y를 너무 크게 하면 나중에 이온 주입된 도펀트들이 확산할 때, 충분히 확산할 수 있는 거리가 한정되어 있기 때문에, 그 확산 거리를 감안해서 설계해야 한다. 확산 거리보다 더 넓은 너비를 갖는 스트라이프 패턴이 형성될 경우, 서로 이격되어 형성된 별개의 딥웰(20)이 형성될 수 있다.
또는, 도 6b와 같이, 상면도로 보았을 때 상기 제2 스트라이프 패턴(112)은 세로 방향으로 복수 개로 구분된 라인(line) 형상으로 형성될 수 있다.
또는, 도 6c와 같이, 제2 스트라이프 패턴(112)은 도 6b와는 다른 패턴의 라인(line) 형성으로 형성될 수 있다. 이 경우, 도 6b와 달리, 상기 마스크 패턴(120)에 대한 제1 절단면(E-E') 상에는 3개의 제2 스트라이프 패턴(112)이 형성되는 반면, 제2 절단면(F-F') 상에는 2개의 제2 스트라이프 패턴(112)이 형성되는 차이점이 있다.
또는, 도 6d와 같이, 상면도로 보았을 때 상기 제2 스트라이프 패턴(112)은 기판의 표면과 수평 방향으로 이격되어 형성되는 복수 개의 라인 형상으로 형성될 수 있다. 이 경우, 상기 마스크 패턴(120)에 대한 제3 절단면(G-G') 상에는 넓은 너비의 제2 스트라이프 패턴(112)이 1개만 형성되게 된다.
또는, 도 6e와 같이, 상면도로 보았을 때 상기 좁고 긴 PR 스트라이프 형태의 마스크 패턴 대신, 원형(112)의 형상으로 형성될 수 있다. 이와 같은 원형의 패턴(112)은 설계하고자 하는 반도체 소자의 목표 수치에 따라 크기, 이격 거리, 개수 등이 달리 적용될 수 있다.
이외 다양한 예들 또한 본 발명에 적용되는 이온 주입 블락킹 PR 마스크 패턴(112)의 예로 적용될 수 있다.
이와 같이 N형 딥웰(20) 형성을 위한 N형 딥웰 영역(C)에 적용되는 마스크 패턴 상에 제2 스트라이프 패턴(120)을 형성하는 이유는, N형 바디 영역(30) 형성으로 인해 증가한 전하량에 상응하는 전하량을 N형 딥웰(20) 형성시 감소시켜 주기 위해서이다. 전체적으로 P-N 전하량을 안정적으로 유지하게 만들 수 있고, 이로 인해 항복 전압 개선 및 보다 안정적인 항복 전압의 확보가 가능해진다.
도 7은 본 발명의 다른 예에 따른 반도체 소자를 나타낸 도면이다.
도 3과 비교할 때, 상기 도 7에 도시된 반도체 구조는 N형 소스 영역(45) 및 P형 바디 영역(40)을 둘러싸는 N형 바디 영역이 없는 구조이다. 즉, Non-isolated nLDMOS 구조를 나타낸다. 따라서, 도 7에 도시된 반도체 구조는 Non-isolated nLDMOS 구조에서 상기 도 6 등에 도시된 스트라이프 구조가 형성된 마스크 패턴(110, 120)를 이용하여 N형 딥웰(20)을 형성한 예이다. 이처럼 본 발명의 실시예들은 쿼지-isolated LDMOS 뿐만 적용되는 것이 아니라 non-isolated LDMOS 소자에도 그대로 적용될 수 있다.
도 6 등에 도시된 구조와 같이 스트라이프가 형성된 마스크 패턴(120)을 이용하여 마스크 공정을 수행하게 되면, N형 딥웰(20)의 저면 중 일부 영역이 약간 들어간 구조가 형성되고, 이로 인해 BV 값이 더 증가된 효과를 누릴 수 있다. 왜냐하면, 리버스 바이어스 (Reverse Bias)된 상태에서 공핍 영역이 보다 쉽게 형성되기 때문이다.
도 8은 본 발명의 또 다른 예에 따른 반도체 소자를 나타낸 도면이다.
여기서, 도 8에 도시된 반도체 구조는 도 3의 예시와 달리, N형 바디 영역(30)과 N형 딥웰 영역(20)을 각각 다른 마스크로 형성하여 제조한 구조이다. 따라서, N형 바디 영역(30) 및 N형 딥웰(20)의 깊이가 서로 상이하게 형성되는 경우이다.
도 8에 도시된 바와 같이, N형 딥웰(20)을 형성하기 위해 스트라이프가 형성된 마스크 패턴을 이용하여 불순물을 이온 주입하므로, 상기 N형 딥웰(20)의 저면은 굴곡지도록 형성된다.
도 8에 도시된 실시예의 경우, 도 2와 비교해서 마스크 공정을 최소 1개 이상 더 사용해야 하기 때문에 제조 비용이 증가한다는 문제점을 갖고 있다. 그러나 도 8에 도시된 실시예에서는 N형 바디 영역(30) 및 N형 딥웰(20)를 서로 다른 마스크 공정을 통해 형성함으로써 상기 2개의 기술 구성간 불순물 농도의 차이를 분명히 할 수 있으며, 이에 따라 도 8에 도시된 바와 같이 N형 바디 영역(30) 및 N형 딥웰(20)을 각각 서로 상이한 깊이로 형성할 수 있다.
이하, 도 9a 내지 도 14 등을 통해 본 발명에 따른 반도체 소자가 갖는 특성을 기존 기술과 비교하며 구체적으로 설명한다.
도 9a 및 도 9b는 도 1에 도시된 반도체 구조와 본 발명에 따른 도 5의 반도체 구조를 소자 특성 결과를 각각 나타낸 도면이다.
먼저 도 9a에서는 본 발명에 따른 반도체 소자를 형성하기 위해 N형 딥웰(20)을 형성하기 위한 마스크 영역 내 스트라이프 구조가 형성된 마스크 패턴을 활용하고, 이에 따라 형성된 N형 딥웰 구조에 대한 BVdss 값에 따른 드레인 전류 (Drain current, Id) 값을 나타내는 그래프이다. 웨이퍼의 위치와 상관 없이, 800V 근처에서 매우 균일한 항복 전압(Breakdown Voltage, 줄여서 BV) 값을 보여주고 있다. 여기서 웨이퍼의 위치한, 하나의 웨이퍼 내에서 left, bottom, center, top, right (줄여서 LBCTR) 를 말하는 것으로 웨이퍼 내에서 대표적인 위치를 말한다. 위치에 따른 BV 값을 서로 비교함으로써 웨이퍼 내에서 얼마나 서로 균일한지 알 수 있는 것이다.
반면, 도 9b에서는 도 1에 도시된 반도체 구조를 형성하기 위해 N형 딥웰(20)을 형성하기 위한 마스크 영역 내 스트라이프 구조가 형성되지 않은 마스크 패턴을 활용하고, 이에 따라 형성된 N형 딥웰 구조에 대한 BVdss 값(소스-드레인 영역 사이의 전압)에 따른 Drain current (Id) 값을 나타내는 그래프이다.
도 9b를 보면, 본 발명에서 목표로 하는 수치 값인 500-700 V 사이에서 매우 불균일한 BV 값을 보이는 것을 확인할 수 있다. 이는 반도체 소자 전체적으로 N형 전하량과 P형 전하량이 불균일하게 형성되기 때문이다.
도 10은 본 발명에 따른 반도체 구조(Improved QIB nLDMOS)와 도 1의 반도체 구조(QIB nLDMOS)의 BV 값을 나타낸 도면이다.
도 10에 도시된 바와 같이, 본 발명에 따른 반도체 제조 방법에 따라 제조된 반도체 구조(Improved QIB nLDMOS)는 700 ~ 900 V 사이에서 BV 값이 형성된다. 반면, 도 1의 반도체 구조(QIB nLDMOS)는 700 V 미만의 BV 값을 갖게 된다.
정리하면, 본 발명에서 제시하고 있는 바와 같이, N형 딥웰(20)을 형성하기 위해 스트라이트 구조가 형성된 마스크 패턴을 활용한 반도체 구조의 경우에는 700 ~ 900 V 사이의 BV 값을 형성하는 반면, 그렇지 않은 경우에는 700 V 미만의 BV 값을 형성한다. 이로써 스트라이프 패턴을 사용하여 N형 딥웰을 형성하고, 그래서 N형 딥웰의 단위 면적당 N형의 전하량이 N형 바디 영역보다 떨어뜨린 경우, 높은 BV 값을 얻을 수 있음을 알 수 있다. 동일한 조건에서 N형 딥웰에 스트라이프 패턴 유/무에 따라 BVdss 값이 크게는 200V 이상 개선이 되어 높게 나오는 것을 알 수 있다.
도 11은 스트라이프 패턴의 유무에 따라 딥웰 영역에서 N 형 도핑 농도 프로파일을 나타낸다.
A-A'는 딥웰 영역(20)에서 스트라이프 패턴이 사용될 때의 도핑 프로파일이며, 이를 보면 상기 A-A'는 수평 방향으로 편평하지 않은(non-planar) 모양으로 형성된다. 이는 이온 주입된 도펀트가 이웃한 영역으로 확산되면서 나타나는 현상이다. 즉, 스트라이프 패턴에 의해 이온 주입 되지 못한 영역은 이웃 영역에서 확산이 되어도 대체로 농도가 낮게 나타난다. 그래서 농도 차이가 발생해서 구불구불한 프로파일을 보여 주고 있다. 반면 B-B'는 딥웰 영역 (20)에서 스트라이프 패턴이 사용되지 않을 때의 도핑 프로파일을 도시한다. B-B'는 수평 방향으로 평면 모양이다.
여기서 스트라이프 패턴을 사용한 경우, 도핑농도가 3±0.5 E16atoms/cm3 를 보이고 있다. 반면에 B-B' 는 수평 방향으로 농도 차이가 거의 없는 것을 볼 수 있다. 여기서 스트라이프 패턴을 사용한 경우, 평균 농도가 3E16 atoms/cm3 이고, 그렇지 않은 경우, B-B' 라인의 평균 농도가 3.6E16 atoms/cm3 이다. 도핑 농도 차이는 1 order 이상 차이가 발생하지는 않는다. 이러한 차이는 제1 반도체 소자의 N형 딥웰(20)의 도핑 농도가 제2 반도체 소자(2)의 N형 딥웰 영역(200)의 도핑 농도와 1 order 이상 차이가 발생하지 않는다는 의미도 된다. 또는 제1 반도체 소자의 N형 딥웰(20)의 도핑 농도는 N형 바디 영역(30)의 도핑 농도와 1 order 이상 차이가 발생하지 않는다는 의미도 된다. 그러나 제2 스트라이프 패턴의 폭(Y)이 더 길어지면 도핑 농도 차이가 1 order 이상 발생할 수도 있다.
도 1의 실시 예에 따른 반도체 구조에서와 같이 스트라이프 패턴이 사용되지 않는 경우, 실리콘 기판 표면은 소스 영역의 주변에서 매우 높은 충돌 이온화율을 갖는다. 결과적으로, 기판 표면에 충돌 이온화에 의해 비교적 많은 Electron-Hole Pairs(EHP)가 생성된다. 따라서, 소스 영역의 주변에서 낮은 항복 전압이 쉽게 발생하고, 그 결과 BVDSS가 저하된다.
따라서, 드레인 영역(25)에 인접한 N형 딥웰(20)의 도핑 농도는 제1 반도체 소자에서 스트라이프 패턴을 사용하고 소스 영역(45)에 인접한 N형 바디 영역 (30)의 도핑 농도보다 낮은 것이 바람직하다. 또한, 아이솔레이트 된 바디 영역을 갖는 제1 반도체 소자(1)의 N형 딥웰 영역의 농도는 아이솔레이트 되지 않은 바디 영역을 갖는 제2 반도체 소자(2)의 N형 딥웰 영역보다 낮다. 이에 의해, 제1 반도체 소자(1)의 총 N형 도핑농도는 N형 바디영역을 사용하지 않는 제2 반도체 소자(2)의 총 N형 도핑농도와 거의 동일하다. 상술한 바와 같이, 스트라이프 패턴은 N형 딥웰 영역(20)에 대한 이온 주입을 블라킹(blocking)하여, N형 딥웰 영역(20)에서의 도핑 농도를 감소시킨다.
결과적으로, 제1 반도체 소자(1)와 제2 반도체 소자(2)는 거의 동일한 N형 도핑 농도를 갖는다. 예를 들어, 제1 반도체 소자(1)에서 N형 딥웰(20) 및 N형 바디 영역(30)의 도핑 농도의 합은 제2 반도체 소자(2)에서 N형 딥웰 (200)의 총 N형 농도와 균형을 이룬다. 제2 반도체 소자(2)에서 N형 딥웰(200)의 면적은 제1 반도체 소자(1)에서 N형 딥웰 (20)과 거의 동일한 면적을 갖지만, 상술한 바와 같이 제1 반도체 소자(1)에 N형 바디영역이 추가되면서 증가된 N형 도펀트 농도는, 적용된 스트라이프 패턴과 같은 블라킹 패턴에 의해 초래된 N형 딥웰 영역(20)의 도핑 농도를 감소시킴으로써 보상된다.
실시 예에 따른 반도체 소자 및 그 제조 방법은, 제1 도전형 기판 상에 제2 도전형 딥웰 영역을 형성하도록 형성된 복수의 이온 주입된 블라킹 구조를 갖는 마스크 공정을 사용함으로써, 총 불순물 농도를 줄이고 동시에 기판 표면에 대해 수평 방향으로 불순물 농도를 동시에 형성한다. 따라서, 이러한 접근법은 보다 안정된 높은 항복 전압을 확보하는 효과가 있다.
도 12는 본 발명의 다른 예에 따른 LDMOS 반도체 소자의 레이아웃을 도시한 도면이다.
도 12에 도시 된 바와 같이, 드레인 금속(210)은 도 13a에 도시된 기판(10) 상에 형성된다. 드레인 금속(210)은 바디 타입 드레인 영역(211)과 서로 이격되어 형성된 핑거 타입 드레인 영역(221, 222)을 포함한다. 바디 타입 드레인 영역 (211)과 핑거 타입 드레인 영역(221, 222)은 서로 연결되어 동일한 평면에 형성된다. 핑거 타입 드레인 영역(221, 222)은 제1 핑거 타입 드레인 영역(221) 및 제2 핑거 타입 드레인 영역(222)을 포함한다. 바디 타입 드레인 영역(211)에는 드레인 금속(210)과 전기적으로 연결된 드레인 패드(212)가 형성된다.
도 12에 도시된 바와 같이, 소스 금속(410)이 기판(10)에 형성된다. 소스 금속(410)은 드레인 패드(212)에 인접하여 형성된 제1 핑거 타입 소스 영역(421)을 포함한다. 제1 핑거 타입 소스 영역(421)은 제 1 및 제 2 핑거 타입 드레인 영역(221, 222) 사이에 형성된다. 소스 금속(410)은 드레인 금속(210)을 완전히 둘러싸도록 형성된 바디 타입 소스 영역(431)을 더 포함한다. 바디 타입 소스 영역(431)과 제1 핑거 타입 소스 영역(421)은 서로 연결되고 동일한 평면 상에 형성된다. 도 12는 본 발명의 일 실시 예에 따른 기본 단위 형태의 반도체 소자로 볼 수 있다. 여기서, 반도체 소자의 예는 LDMOS 및 EDMOS를 포함하며, 이는 100 내지 1200V까지 구동 될 수 있는 모든 고전압 반도체 소자이다.
여기서 바디 타입 드레인 영역(211)은 바디 타입 드레인 금속 패턴(211)으로 부를 수 있고, 핑거 타입 드레인 영역(221, 222)은 핑거 타입 드레인 금속 패턴(221, 222)으로 부를 수 있다. 마찬가지로, 핑거 타입 소스 영역(421)은 제1 핑거 타입 소스 금속 패턴(421)으로 부를 수 있다. 바디 타입 소스 영역(431)도 바디 타입 소스 금속 패턴(431)으로 부를 수 있다. 이 후 설명하는 실시 예에서도 마찬가지로, 핑거 또는 바디 타입 소스 영역 및 드레인 영역은 핑거 또는 바디 타입 금속 패턴으로 볼 수 있다.
도 13a는 도 12의 A-A'선에 대한 반도체 소자의 단면도이다.
도 13a에 도시된 바와 같이, 고농도 도핑된 N형 제1 드레인 영역(251)은 제1 핑거 타입 드레인 영역(221) 아래의 기판에 형성된다. 제 1 핑거 타입 드레인 영역 (221)은 고농도 도핑된 N형 제1 드레인 영역(251)과 컨택트 플러그(contact plug) 또는 비아(미도시)를 통해 전기적으로 연결된다.
N형의 제1 및 제3 드리프트 영역(201, 203)은 제1 핑거 타입 드레인 영역(221) 아래에 형성된다. 고농도 도핑된 N형의 제1 드레인 영역(251)은 제1 및 제3 드리프트 영역(201, 203) 사이에 형성된다.
제1 딥 영역(101)은 제1 및 제3 드리프트 영역(201, 203) 사이의 부분에 형성된다. 딥(Dip)은 드리프트 영역(201 ~ 204)(도 17 참조)을 형성하기 위한 드리프트 마스크에서 쇼트 쉴딩 패턴(short shielding pattern)(130)에 의해 형성되며, 상기 드리프트 마스크에서 쇼트 쉴딩 패턴(130)은 드리프트 영역(201 ~ 204)이 형성될 때 이온 주입을 선택적으로 블라킹하는데 사용된다.
이와 비슷하게, 제2 핑거 타입 드레인 영역(222) 아래의 기판(10)에는 고농도 도핑된 N형의 제2 드레인 영역(252)이 형성된다. 제2 핑거 타입 드레인 영역(222)은 고농도 도핑된 N형의 제 2 드레인 영역(252)에 컨택트 플러그(contact plug) 또는 비아(미도시)를 통해 전기적으로 연결된다. 제2 및 제4 드리프트 영역(202, 204)은 제2 핑거 타입 드레인 영역(222) 아래에 형성된다. 고농도 도핑된 제2 드레인 영역(252)은 제2 및 제4 드리프트 영역(202, 204) 사이에 형성된다. 제2 딥 영역(102)은 제 2 및 제 4 드리프트 영역 (202, 204) 사이의 부분에 형성된다.
제1 핑거 타입 소스 영역(421)은 제1 및 제2 핑거 타입 드레인 영역(221, 222) 사이에 형성된다. 고농도 도핑 영역인 제1 소스 영역(451), 제1 픽업 영역(900) 및 제2 소스 영역(452)은 제1 핑거 타입 소스 영역(421) 아래에 형성된다. 여기서, 제1 픽업 영역(900)은 제1 및 제2 소스 영역(451, 452) 사이에 배치되고, 아이솔레이션 층(isolation layers)(도면 미부여)은 픽업 영역(900)과 소스 영역(451, 452) 사이에 형성되어 각 소스 영역(451, 452)을 픽업영역(900)으로부터 전기적으로 분리한다. 그리고 제1 핑거 타입 소스 영역(421)은 각각 제1 및 제2 소스 영역(451, 452)과 전기적으로 연결된다. 제1 핑거 타입 소스 영역(421)은 소스 전압에 전기적으로 연결된다. 제1 픽업 영역 (900)은 접지 전압 또는 부 바이어스 전압(negative bias)에 전기적으로 연결된다.
제1 바디 영역(401)은 제1 소스 영역(451), 제2 소스 영역(452) 및 제1 픽업 영역(900)을 둘러싸도록 기판(10)에 형성된다. P형 제1 바디 영역(401)은 제1 게이트 전극(701) 및 제2 게이트 전극(702)과 중첩하도록 형성된다. 제1 게이트 전극(701) 및 제2 게이트 전극(702)과 중첩되는 P형 제1 바디 영역(401) 각각은 각각 제1 채널 영역 및 제2 채널 영역이 된다. 제1 픽업 영역(900)의 도핑 농도는 제1 바디 영역(401)의 도핑 농도보다 높으므로, 제1 픽업 영역(900)은 제 1바디 영역 (401)에 바이어스를 인가하기 위해 사용된다.
여기서, 제1 내지 제4 드리프트 영역(201 ~ 204), 제1 및 제2 소스 영역(451, 452) 및 제1 및 제2 드레인 영역(251, 252)은 N형 도전형(즉 제1 도전형)을 갖도록 형성될 수 있다. 또한, 제1 픽업 영역(900) 및 제1 바디 영역(401)은 P 형 도전형(즉, 제 2 도전형)을 갖도록 형성될 수 있다. 다른 예로, 제1 내지 제4 드리프트 영역(201 ~ 204), 제1 및 제2 소스 영역(451, 452) 및 제1 및 제2 드레인 영역(251, 252)은 P형 도전형(즉, 제 2 도전 형)으로 형성될 수 있다. 또한, 제1 픽업 영역(900)과 제1 바디 영역(401)은 N형 도전형(즉, 제 1 도전형)을 가지도록 형성될 수 있다.
도 13a에 도시 된 바와 같이, P형 배리드 층(PBL, 512)은 N형의 제1 내지 제4 드리프트 영역(201 ~ 204)에 형성된다. P형 배리드 층(PBL, 512)은 필드 산화층(field oxide layer)(601, 602)과 이격되어 형성된다. 상기 P형 배리드 층(512)은 픽업 영역(900)에 전기적으로 연결될 수 있다. 따라서 P형 배리드 층(512)은 리버스 바이어스(reverse-biased) 상태에서 공핍영역(depletion region)을 용이하게 연장시킬 수 있다. 여기서 배리드 층(512), 픽업 영역(900) 및 바디 영역(401)은 동일한 도전형(예를 들어, P형)을 갖도록 형성될 수 있다.
드리프트 영역(201 ~ 204)상에 필드 산화층(601, 602)이 형성된다. 그리고 필드 플레이트(field plate)(800)는 필드 산화층(601, 602)상에 형성된다. 필드 플레이트(800)은 드레인 영역(251, 252)에 전기적으로 연결되며, 필드 플레이트(800)는 드리프트 영역 (251, 252)에서 전계(electric field)를 완화시키는데 사용된다.
도 13b는 도 12의 A-A'선에 대한 반도체 소자의 단면도의 다른 예를 보인 도면이다.
도 13b는 딥 영역(A ~ F)이 드리프트 영역(201 ~ 204)의 저면에 형성된다는 점에서 도 13a와 다르다. 드리프트 영역(201 ~ 204)의 저면에 더 많은 굴곡이 형성된다. 딥 영역(A~ F)은 드리프트 영역(201-204)을 형성하기 위한 드리프트 마스크의 쇼트 쉴딩 패턴(130)에 의해 생성된다(도 17 참조). 상기 쇼트 쉴딩 패턴(130)은 드리프트 영역(201 ~ 204)이 형성 될 때 이온 주입을 블라킹 하는데 사용된다. 그리고 드리프트 영역(201 ~ 204)은 각각 동일한 깊이를 갖는 서브 드리프트 영역 (2011, 2012, 2021, 2022, 2031, 2032, 2041 및 2042)을 포함한다. 즉, 서브 드리프트 영역(2011 ~ 2042)이 서로 결합되어 하나의 드리프트 영역을 형성한다.
예를 들어, 제1 드리프트 영역(201)은 제1 서브 드리프트 영역(2011) 및 제2 서브 드리프트 영역(2012)을 포함한다. 또한, 제1 서브 딥영역 A는 제1 서브 드리프트 영역(2011)과 제2 서브 드리프트 영역(2012) 사이에 형성된다. 유사하게, 제3 드리프트 영역(203)은 제3 서브 드리프트 영역(2031) 및 제4 서브 드리프트 영역(2032)을 포함한다. 또한, 제 2 서브 딥영역 B는 제3 서브 드리프트 영역(2031)과 제4 서브 드리프트 영역(2032) 사이에 형성된다. 제1 딥 영역(101)은 도 13a에 도시되어 있지만, 제1 서브 딥 영역 A, 제2 서브 딥 영역 B 및 제3 서브 딥 영역 C는 도 13b에 도시되어 있다. 이는 제2 및 4 드리프트 영역(202, 204)에도 동일하게 적용된다. 제2 드리프트 영역(202)은 2개의 서브 드리프트 영역(2021, 2022)을 포함하고, 제4 드리프트 영역(204)은 2개의 서브 드리프트 영역(2041, 2042)을 포함한다. 그리고 서브 딥 영역 D, E 및 F는 13b에 도시된 것처럼, 서브 드리프트 영역들(2021, 2022, 2041 및 2042) 사이에 형성된다.
도 14는 본 발명의 또 다른 예에 따른 LDMOS 반도체 소자의 레이아웃을 도시한 도면이다.
도 14는 도 12에 도시된 단위 형태 LDMOS의 확장된 형태일 수 있고, 이를 LDMOS 어레이라고 칭하기로 한다. 이렇게 하면 반도체 소자의 면적이 증가될 수 있고, 따라서 더 많은 전류가 흐를 수 있는 효과가 있다. UHV 소자 및 BCD 전원 소자와 같은 전원 소자는 대부분 어레이 형태로 사용되어 고전력을 생성한다.
도 14에서 도시 된 바와 같이, 드레인 금속(210)이 기판(10)(도 15 참조) 상에 형성된다. 드레인 금속(210)은 서로 이격되어 형성된 복수의 핑거 타입 드레인 영역(221, 222, 223, 224)을 포함한다. 또한, 드레인 금속(210)은 복수의 핑거 타입 드레인 영역(221 ~ 224)에 연결된 바디 타입 드레인 영역(211)을 더 포함한다. 바디 타입 드레인 영역(211)에는 드레인 패드(212)가 형성된다.
도 14에 도시된 바와 같이, 복수의 핑거 타입 드레인 영역(221 ~ 224)은 제1 및 제2 세로 방향의 길이를 갖고 서로 평행한 제1 및 제2 핑거 타입 드레인 영역 (221, 222)을 포함한다. 제1 및 제2 세로 방향 길이는 서로 동일하다.
도 14에 도시 된 바와 같이, 복수의 핑거 타입 드레인 영역(221 ~ 224)은 제3 및 제4 핑거 타입 드레인 영역(223, 224)을 더 포함한다. 제3 핑거 타입 드레인 영역(223)은 제1 핑거 타입 드레인 영역(221) 옆에 형성되고, 제3 세로 방향 길이를 가지며, 제1 핑거 타입 드레인 영역(221)과 평행하게 배치된다. 제4 핑거 타입 드레인 영역(224)은 제2 핑거 타입 드레인 영역(222) 옆에 형성되고, 제4 세로 방향 길이를 가지며, 제1, 제2 또는 제3 핑거 타입 드레인 영역과 평행하게 배치된다. 제3 및 제4 세로 방향 길이(223, 224)는 제1 및 제2 세로 방향 길이(221, 222)보다 길다. 이는 드레인 패드(212)가 제1 및 제2 핑거 타입 드레인 영역(221, 222)에 인접하여 형성되기 때문이다. 그리고 핑거 타입 드레인 영역 각각의 끝 부분은 타원형 또는 원형으로 형성된다. 이렇게 하는 이유는 직사각형 보다 원형이 전계 완화에 도움이 되기 때문이다. 여기서, 세로 방향 길이는 원형 또는 타원형의 끝부분을 제외한 직선의 길이를 의미한다.
기판(10) 상에 소스 금속(410)이 형성된다(도 15 참조). 소스 금속(410)은 서로 이격되어 형성된 복수의 핑거 타입 소스 영역(421 ~ 423)을 포함한다. 소스 금속(410)은 복수의 핑거 타입 소스 영역(421 ~ 423)에 연결된 바디 타입 소스 영역(431)을 추가로 포함한다.
여기에서, 복수의 핑거 타입 드레인 영역(221 ~ 224)과 복수의 핑거 타입 소스 영역(421 ~ 423)이 교대로 형성된다. 복수의 핑거 타입 소스 영역들(421 ~ 423) 및 복수의 핑거 타입 드레인 영역들(221 ~ 224)을 교대로 형성하는 것은 소형 반도체 소자 형성 및 더 많은 전류의 흐름을 돕는다. 또한 소자의 집적도를 올리는데 유리하다. 즉, 같은 면적에 더 많은 소자를 형성할 수 있다.
복수의 핑거 타입 소스 영역(421 ~ 423)은 드레인 패드(212)에 대응하고 제1 세로 방향 길이를 갖는 제1 핑거 타입 소스 영역(421)을 포함한다. 복수의 핑거 타입 소스 영역(421 ~ 423)은 제1 핑거 타입 소스 영역(421)에 대해 대칭적으로 배치되고 각각 제2 및 제3 세로 방향 길이를 갖는 제2 및 제3 핑거 타입 소스 영역(422, 423)을 더 포함한다. 제1 세로 방향 길이는 제2 및 제3 세로 방향 길이보다 짧고, 제2 및 제3 세로 방향 길이는 서로 동일하다.
도 15는 도 14의 B-B'선에 대한 반도체 소자의 단면도이다.
도 15의 단면도는 도 13a와 유사하다. 반복 패턴이 추가된다. 도 13a과 달리, 제2 및 제3 핑거 타입 소스 영역(422, 423), 제3 및 제4 게이트 전극(703, 704), 및 제2 및 제3 바디 영역(402, 403)이 도 15에 추가로 형성된다. 그리고 도 13a와 비슷하게, 도 15에서는 드리프트 영역(201 내지 204) 사이에 복수의 딥 영역(101, 102)이 형성된다.
도 16a 및 16b는 본 발명의 또 다른 예에 따른 LDMOS 반도체 소자의 레이아웃을 도시한 도면이다.
도 16a는 도 12에 도시된 단위 형태 LDMOS의 확장된 형태이다. 또한, LDMOS 어레이의 수 및 면적은 더 많은 전류가 흐르도록 설계된 도 14의 것보다 더 증가된다.
도 16a에 도시된 바와 같이, 핑거 타입 소스 영역은 제1 핑거 타입 소스 영역(421), 제2 그룹 핑거 타입 소스 영역(4220) 및 제3 그룹 핑거 타입 소스 영역(4230)을 포함한다. 제2 및 제3 그룹 핑거 타입 소스 영역(4220, 4230)에서, 필요한 전류량에 따라 핑거 수가 증가 될 수 있다. 또한, 핑거 타입 드레인 영역은 제1 및 제2 핑거 타입 드레인 영역(221, 222), 및 제3 및 제4 그룹 핑거 타입 드레인 영역(2230, 2240)을 포함한다. 유사하게, 제3 및 제4 그룹 핑거 타입 드레인 영역(2230, 2240)에서, 필요한 전류량에 따라 핑거 수가 더 증가 될 수 있다. 핑거 타입 드레인 영역과 핑거 타입 소스 영역이 교대로 형성된다.
모든 핑거 타입 소스 영역은 바디 타입 소스 영역(431)에 전기적으로 연결된다. 모든 핑거 타입 드레인 영역은 바디 타입 드레인 영역(211)에 전기적으로 연결된다. 이들은 동일한 평면 상에 형성된다. 핑거 타입 드레인 영역 또는 핑거 타입 소스 영역의 각 끝 부분은 타원형 또는 원형의 모양을 갖는다. 상술한 바 있듯이 직사각형이 아닌 원형이 전계를 이완시키는 데 도움이 되기 때문이다.
제2 및 제3 그룹 핑거 타입 소스 영역(4220, 4230) 각각은 서로 동일한 세로 방향 길이를 갖는다. 유사하게, 제3 및 제4 그룹 핑거 타입 드레인 영역(2230, 2240) 각각은 서로 동일한 세로 방향 길이를 갖는다.
그러나, 드레인 패드(212) 근처에 형성된 제1 핑거 타입 소스 영역(421), 제1 핑거 타입 드레인 영역(221) 및 제2 핑거 타입 드레인 영역(222)은 다른 핑거 타입 소스 / 드레인 영역보다 짧게 형성된다.
도 16a에 도시 된 바와 같이, 드레인 패드(212)는 LDMOS 어레이의 중앙에 형성된다.
한편, 도 16b에 도시된 바와 같이, 드레인 패드(212)는 일측에 가깝게 형성될 수 있다. 이러한 드레인 패드의 위치는 LDMOS 어레이의 칩 크기 또는 레이아웃 크기를 최소화하도록 변경 될 수 있다.
도 17 내지 도 19는 본 발명의 또 다른 실시 예에 따른 LDMOS 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 17에 도시된 바와 같이 기판(10) 상에 드리프트 영역(201 ~ 204)을 형성하기 위해 패턴(300)을 포함하는 드리프트 마스크가 사용된다. 드리프트 영역(201 ~ 204)은 이온 주입 프로세스(270, 290)에 의해 형성된다. 상기 패턴(300)을 포함하는 드리프트 마스크는 서로 동일한 폭을 갖는 복수의 쇼트 쉴딩 패턴(130)을 포함한다.
패턴(300)을 포함하는 드리프트 마스크는 롱 쉴딩 패턴(150)을 더 포함한다. 롱 쉴딩 패턴(150)은 중앙 영역 상에 형성되고 쇼트 쉴딩 패턴(130) 사이에 위치한다. 쇼트 쉴딩 패턴(130)은 드리프트 영역(201 ~ 204)이 형성될 때 이온 주입 (270, 290)을 블라킹 하는데 사용된다. 따라서, 복수의 딥 영역(A ~ F)은 드리프트 영역(201 ~ 204)을 형성하기 위한 패턴(300)을 포함하는 드리프트 마스크의 쇼트 쉴딩 패턴(130)에 의해 형성된다.
드리프트 영역들(201 ~ 204) 각각은 서로 동일한 깊이를 갖는 복수의 서브 드리프트 영역들을 포함한다. 이온 주입 공정(270, 290) 후에, 도펀트 확산을 위한 드라이브- 인 어닐링 공정(drive-in annealing)이 900 ~ 1100 ℃의 온도에서 수행된다. 쇼트 쉴딩 패턴(130)으로 인해 기판(10)으로의 이온 주입량은 감소되므로, 드리프트 영역은 쉴딩 패턴(130)이 없는 이온 주입 공정에 비해 도펀트 농도가 낮다. 따라서, 저농도 드리프트 영역이 형성된다. 드리프트 영역의 농도는 소스 또는 드레인 영역의 농도보다 낮다. 또한, 드리프트 영역(201 ~ 204)의 농도는 P형 배리드 층 또는 P 형 바디 영역의 농도보다 낮다.
일반적으로, 드리프트 영역의 농도를 설계하는 것은 반도체 소자에서 단일 어레이에 기초한다. 즉, N형 드리프트 영역의 도펀트 농도는 단일 어레이에서 드레인 영역과 소스 영역사이의 항복 전압을 만족시키도록 최적화된다.
그러나, 다중 LDMOS 어레이가 반도체 소자에 적용될 때, N형 드리프트 영역의 면적은 반도체 소자에서 상대적으로 증가한다. 따라서 총 N형 도펀트 농도는 N형 드리프트 영역의 면적 증가로 인해 총 P형 도펀트 농도보다 상대적으로 더 크다. 이러한 경우, N형 및 P형 도펀트 사이의 평형 도펀트 농도가 붕괴되어 반도체 소자에서 항복 전압(BV)이 감소할 수 있다. 이러한 현상을 방지하기 위해, 드리프트 영역의 농도는 특정 레벨로 증가하지 않도록 제어된다. 이에 의해, 높은 BV를 유지하는 반도체 소자에서 N형 드리프트 영역의 도펀트 농도를 제어하기 위해 쉴딩 패턴이 요구된다.
도 18에 도시 된 바와 같이, 필드 산화층(601, 602)이 형성된 다음, P형 배리드 층(PBL)(512)이 필드 산화층(601, 602) 아래에 형성된다. P형 배리드 층(PBL)(512)은 필드 산화층(601, 602)과 이격되어 형성된다. 필드 산화층(601, 602)이 형성된 후 P형 배리드 층(PBL)(512)이 형성되면, 기판(10)에 대한 손상을 감소시키는 효과가 얻어진다. 즉 기판 상에 절연 층이 없으면 PBL을 형성하기 위해 이온 주입이 수행될 때 기판이 손상될 수 있기 때문이다. 또 필드 산화층(601, 602)은 고온에서 형성되므로, 도펀트 확산이 일어날 수 있다. 따라서, P형 배리드 층을 형성하기 전에 필드 산화층을 형성하는 것이 바람직하다.
그리고, 바디 마스크(미도시)를 사용하여 P형 바디 영역(401)을 형성한다. 드리프트 영역(201)과 드리프트 영역(202) 사이에 P형 바디 영역(401)이 형성된다.
도 19에 도시된 바와 같이, 게이트 전극(701, 702) 및 필드 플레이트(800)는 게이트 산화물로서 기능하는 필드 산화층(601, 602) 상에 동시에 형성된다. 게이트 전극(701, 702) 및 필드 플레이트(800)를 형성하기 위해 폴리 실리콘이 사용된다. 따라서, 필드 플레이트(800) 및 게이트 전극(701, 702)은 동일한 폴리 실리콘 물질로 만들어진다.
게이트 전극(701, 702)이 형성된 후, 저농도 드레인(LDD, lightly doped drain)영역이 형성되고, 게이트 전극의 측벽에 스페이서가 형성된다. 스페이서가 형성된 후, N 형 고농도(N+) 소스/드레인 영역이 형성된다. 그리고, 픽업 영역 및 P형 고농도(P+) 도핑 영역이 형성된다. 이후, 소스/드레인 영역(451, 452, 251, 252) 및 게이트 전극(701, 702) 상에 실리사이드 층을 형성하기 위해 실리사이드 프로세스가 수행된다. 실리사이드 층이 형성되기 전에 비 살리사이드 프로세스가 수행 될 수 있다. 비 살리사이드 프로세스는 일부 영역에서 실리사이드 층이 형성되는 것을 방지하는 프로세스이다.
제1 층간 절연 층이 증착되고, 제1 층간 절연 층을 에칭함으로써 콘택 플러그가 형성되며, 콘택 플러그 위에 제1 금속 층(금속 1)이 형성된다. 제1 금속층의 일부는 P형 픽업 영역에 전기적으로 연결된다. 그 후, 제2 층간 절연층이 제1 금속층 상에 증착되고, 제2 층간 절연층을 에칭함으로써 비아가 형성된 다음, 비아는 텅스텐(W) 또는 구리(Cu)로 채워진다.
소스 금속(410, 도 12 참조) 및 드레인 금속(210, 도 12 참조)이 비아 상에 형성된다. 구리(Cu) 또는 알루미늄(Al)과 같은 소스 금속(410) 및 드레인 금속(210)은 각각 고농도 도핑 소스 영역 및 고농도 도핑 드레인 영역에 전기적으로 연결된다. 소스 금속(410) 및 드레인 금속은(210) 금속 2 레벨로 형성되므로, 제 1 금속 층과 다른 층으로 형성된다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10: P형 기판 20: N형 딥웰 영역
23: 드레인 확장 영역 25: N+ 드레인 영역
30: N형 바디 영역 40: P형 바디 영역
45: N+ 소스 47: P+ 픽업 영역
51: 제1 P형 배리드 층 52: 제2 P형 배리드 층
60: 산화분리막 65: 게이트 절연막
70: 게이트 전극
100: 110: 120: 마스크 111: 제1 스트라이프(Stripe) 패턴
112: 제 스트라이프 패턴
201, 202, 203, 204: 제1 내지 제4 드리프트 영역
2011, 2012, 2021, 2022, 2031, 2032, 2041, 2042: 서브 드리프트 영역
210: 드레인 금속
211: 바디 타입 드레인 영역
221,222, 223, 224: 제1 내지 제4 핑거 타입 드레인 영역
212: 드레인 패드
251: 제1 드레인 영역
252: 제2 드레인 영역
401: 제1 바디 영역
410: 소스 금속
421, 422, 423: 제1 내지 제3 핑거 타입 소스 영역
431: 바디 타입 소스 영역
451: 제1 소스 영역
452: 제2 소스 영역
512: p형 배리드 층
601, 602: 필드 산화층
701, 702, 703,704: 제1 내지 제4 게이트 전극
800: 필드 플레이트
900: 픽업 영역

Claims (16)

  1. 기판 상에 형성되고, 서로 다른 도전형을 갖는 제 1 드리프트 영역 및 제 1 바디 영역;
    상기 제 1 드리프트 영역 및 제1 바디 영역 상에 형성된 제 1 게이트 전극;
    상기 제 1 바디 영역 안에 형성된 제1 소스 영역;
    상기 제 1 바디 영역을 둘러싸고, 상기 제 1 바디 영역의 도전형과 반대 도전형을 갖고, 상기 제 1 드리프트 영역과 같은 도전형을 갖는 제 2 바디 영역; 및
    상기 제 1 게이트 전극과 이격되어 형성되고, 상기 제 1 드리프트 영역에 형성된 제 1 드레인 영역을 포함하고,
    상기 제 1 드리프트 영역의 깊이는 상기 제2 바디 영역의 깊이와 다르고, 상기 제 1 드리프트 영역의 농도는 상기 제2 바디 영역의 농도보다 낮은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 드리프트 영역과 일정 간격 떨어져 형성된 제 2 드리프트 영역;
    상기 제 2 드리프트 영역 상에 형성된 제 2 게이트 전극;
    상기 제 1 드리프트 영역에 형성된 제 1 필드 산화층;
    상기 제 2 드리프트 영역에 형성된 제 2 필드 산화층; 및
    상기 제 1 필드 산화층 및 상기 제 2 필드 산화층 상에 각각 형성되는 제 1 필드 플레이트 및 제 2 필드 플레이트를 더 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 드리프트 영역에 형성되고, 상기 제1 드리프트 영역과 반대의 도전형을 가진 제 1 배리드 층을 더 포함하고,
    상기 제 1 드리프트 영역의 저면은 복수 개의 홈을 포함하고, 상기 복수 개의 홈은 상기 제1 배리드 층과 중첩되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 소스 영역과 연결된 복수의 핑거 타입 소스 영역을 포함하는 소스 금속을 더 포함하고,
    상기 복수의 핑거 타입 소스 영역은,
    제 1 핑거 타입 소스 영역; 및
    상기 제 1 핑거 타입 소스 영역에 대하여 대칭되게 배치되고 상기 제 1 핑거 타입 소스 영역과 평행하고 서로 동일한 길이를 갖는 제 2 핑거 타입 소스 영역 및 제 3 핑거 타입 소스 영역을 포함하고,
    상기 제 1 핑거 타입 소스 영역은 상기 제 2 핑거 타입 소스 영역보다 짧은 길이를 갖는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 1 드레인 영역과 연결되는 복수의 핑거 타입 드레인 영역을 포함하는 드레인 금속을 더 포함하고,
    상기 복수의 핑거 타입 드레인 영역은,
    서로 평행하고 길이가 동일한 제 1 핑거 타입 드레인 영역 및 제 2 핑거 타입 드레인 영역;
    상기 제 1 핑거 타입 드레인 영역에 인접하여 형성되고 상기 제 1 핑거 타입 드레인 영역과 평행 한 제 3 핑거 타입 드레인 영역; 및
    상기 제 2 핑거 타입 드레인 영역에 인접하여 형성되고 상기 제 3 핑거 타입 드레인 영역과 평행한 제 4 핑거 타입 드레인 영역을 포함하고,
    상기　제 1 핑거 타입 드레인 영역은 상기 제 3 핑거 타입 드레인 영역보다 짧은 길이를 갖는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제 2 바디 영역의 깊이는 상기 제 1 드리프트 영역의 깊이보다 작고, 상기 제 1 드리프트 영역의 저면은 적어도 하나 이상의 홈을 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제 1 바디 영역에 형성되고 상기 제 1 소스 영역에 인접하는 픽업 영역을 더 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제1 드리프트 영역과 직접 접촉하는 제 3 드리프트 영역을 더 포함하고,
    상기 제 1 드리프트 영역과 상기 제 3 드리프트 영역 사이에 제1 딥 영역이 형성되는 반도체 소자.
  9. 제 2 항에 있어서,
    상기 제 2 드리프트 영역과 직접 접촉하는 제 4 드리프트 영역을 더 포함하고,
    상기 제 2 드리프트 영역과 상기 제 4 드리프트 영역 사이에 제 2 딥 영역이 형성되는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제 1 드리프트 영역 및 상기 제 3 드리프트 영역의 깊이는 서로 동일한 것을 특징으로 하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제 1 드리프트 영역과 상기 제 2 바디 영역 사이에 굴곡이 있는 것을 특징으로 하는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 제 1 드리프트 영역은 쉴딩 패턴을 포함하는 마스크를 이용한 이온 주입에 의해 형성되고, 복수의 서브 드리프트 영역을 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 쉴딩 패턴은 상기 이온 주입을 선택적으로 블라킹 하기 위해 사용되는 반도체 소자.
  14. 기판 상에 형성된 제 1 드리프트 영역 및 제1 바디 영역;
    상기 제 1 드리프트 영역 및 제 1 바디 영역 상에 형성된 제 1 게이트 전극;
    상기 제 1 바디 영역 안에 형성된 제 1 소스 영역;
    상기 제 1 드리프트 영역에 형성된 제 1 드레인 영역; 및
    상기 제 1 바디 영역을 둘러싸고, 상기 제 1 바디 영역과 반대의 도전형을 갖고, 상기 제 1 드리프트 영역과 같은 도전형을 갖는 제 2 바디 영역을 포함하며,
    상기 제 1 드리프트 영역의 깊이는 상기 제 2 바디 영역보다 더 깊고, 상기 제 1 드리프트 영역의 저면에 적어도 한 개 이상의 홈이 형성되는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제 1 드리프트 영역에 형성되고, 상기 제 1 드리프트 영역과 반대의 도전형을 가진 제 1 배리드 층을 더 포함하고,
    상기 적어도 한 개 이상의 홈과 상기 제1 배리드 층은 서로 중첩되는 것을 특징으로 하는 반도체 소자.
  16. 제 1 항 또는 제 14 항에 있어서,
    상기 제 1 드리프트 영역과 상기 제2 바디 영역은 서로 직접 연결되어 있고,
    상기 제 1 드리프트 영역의 농도는 상기 제2 바디 영역의 농도보다 작은 는 것을 특징으로 하는 반도체 소자.
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