KR100904783B1 - 혼성 반도체 디바이스 및 혼성 횡형 박막 실리콘-온-인슐레이터 디바이스 - Google Patents

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Abstract

하나 이상의 다이오드 영역이 트랜지스터 영역 내부로 집적되는 혼성 반도체 디바이스가 제공된다. 바람직한 실시예에서, 상기 트랜지스터 영역은 하나 이상의 다이오드 부분이 그 내부로 집적되는 연속성 (자기 종결:self-terminating) SOI LDMOS 디바이스이다. 다이오드 부분 내부에서 오직 하나의 PN 접합부가 존재하기 때문에, 바이폴라 턴 온으로 인한 항복 고장 메카니즘이 존재하지 않는다. 다이오드 영역은 트랜지스터 영역보다 낮은 항복 전압을 갖도록 형성되며, 이로써 과도 전압(또는 전류)에 의해 유도되는 어떠한 항복도 상기 다이오드 영역 내에서 필수적으로 포함된다. 바람직한 실시예에서, 상기 다이오드 부분의 항복 전압은 디바이스의 트랜지스터 부분의 필드 플레이트보다 상기 다이오드 부분의 필드 플레이트 길이를 작게 함으로써 감소된다. 이로써, 상기 디바이스는 어떠한 항복에도 파괴되지 않고 유지될 수 있으며 이로써 보다 강하고 신뢰할만한 디바이스가 생성된다.

Description

혼성 반도체 디바이스 및 혼성 횡형 박막 실리콘-온-인슐레이터 디바이스{HV-SOI LDMOS DEVICE WITH INTEGRATED DIODE TO IMPROVE RELIABILITY AND AVALANCHE RUGGEDNESS}
본 발명은 반도체 디바이스에 관한 것이며, 특히 고전압 애플리케이션에 적합한 실리콘-온-인슐레이터 횡형 드리프트 금속 산화물 반도체(SOI-LDMOS) 디바이스에 관한 것이다.
본 발명은 본 발명과 동일한 출원인에 의해 2001년 2월 27일에 출원된 미국 특허 출원 번호 09/794,562에 개시된 발명("562 출원")과 전반적으로 관련되며 공통 특징을 가지며, 상기 문헌의 내용 대부분이 본 명세서에서 참조로서 인용된다. 상기 문헌의 발명은 전반적으로 본 명세서에서 서술되는 디바이스 중 예시적인 SOI LDMOS 디바이스를 다룬다.
알려진 MOSFET 디바이스에서, 도전성 경로는 동일한 도전성 타입을 갖는 두 개의 영역, 즉 소스 영역 및 드레인 영역 간에서 상기 타입과 반대되는 도전성 타입을 갖는 바디 영역을 통해 확립된다. 상기 바디 영역 내에서 반전 채널(an inversion channel)을 생성하는 인가된 게이트 전압 및 그 내부에서 흐르는 전류를 조절하는 드레인 대 소스 전압에 응답하여, 전류가 상기 채널 영역 내에서 또는 LDMOS 디바이스 내에서 상기 바디 영역 및 "횡형 드리프트" 영역을 통해 흐른다. 통상적인 MOSFET 동작에 있어서, 드레인 영역 및 소스 영역 모두는 상기 바디 영역에 대해서 역바이어스된다. 이러한 역 바이어싱으로 인해, 채널 영역 내부를 제외하고 드레인 및 소스 간에서 어떤 전류도 흐르지 않는다. 이로써, 게이트 전압 및 드레인 대 소스 전압에 의해 제어되는 바와 같이, 전류는 오직 드레인에서 소스로만 흐를 수 있으며 이로써 전자는 오직 소스에서 드레인으로만 흐른다.
디바이스 동작 동안 소스 영역 및 드레인 영역 간의 역방향 바이어스가 순방향 바이어스로 변한다면, 상당한 전류가 증가되어 소스 영역은 전자를 바디 영역으로 주입하며 이 전자는 다시 드레인 영역으로 주입된다. 이러한 전류는 게이트 전압 또는 임의의 다른 메카니즘에 의해 직접적으로 제어되지 않기 때문에, 상기 전류는 사실상 폭주 전류(runaway current)여서 디바이스를 파괴할 수 있다. 이러한 항복은 일반적으로 "바이폴라 제 2 항복(bipolar second breakdown)"으로 지칭된다.
가령, 발광 애플리케이션에서, 통상적인 드레인 대 소스 전압은 400 볼트이며, 상기 드레인 대 소스 전압이 갑자기 500 볼트 이상으로 증가한다면, 반도체 디바이스는 상기 바이폴라 턴 온으로 인해 항복될 것이며, 상당한 전류가 소스 영역과 드레인 영역 간에서 증가할 때, 디바이스는 결국 파괴되고 말 것이다.

발명의 개요
이로써, 본 발명의 목적은 디바이스의 파괴를 방지하기 위해 임의의 전기적 항복을 제어하고 포함할 수 있는 개선된 반도체 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 바이폴라 제 2 항복에 대해 매우 저항력이 강한 개선된 반도체 디바이스를 제공하는 것이다.
이러한 목적은 다음의 본 발명에 대한 설명으로부터 보다 분명해진다.
본 발명은 상기 목적들을 하나 이상의 다이오드 영역이 트랜지스터 영역 내부로 집적되는 혼성(hybrid) 반도체 디바이스를 제공함으로써 성취한다. 바람직한 실시예에서, 상기 트랜지스터 영역은 하나 이상의 다이오드 부분이 그 내부로 집적되는 연속성 (자기 종결:self-terminating) 디바이스이다. 다이오드 부분 내부에서 오직 하나의 PN 접합부가 존재하기 때문에, 바이폴라 턴 온으로 인한 항복 고장 메카니즘이 존재하지 않는다. 다이오드 영역은 트랜지스터 영역보다 낮은 항복 전압을 갖도록 형성되며, 이로써 과도 전압(또는 전류)에 의해 유도되는 항복이 상기 다이오드 영역 내에서 필수적으로 포함된다. 바람직한 실시예에서, 상기 다이오드 부분의 항복 전압은 디바이스의 트랜지스터 부분의 필드 플레이트보다 상기 다이오드 부분의 필드 플레이트 길이를 작게 함으로써 감소된다. 이로써, 상기 디바이스는 어떠한 항복에도 파괴되지 않고 유지될 수 있으며 이로써 보다 강하고 신뢰할만한 SOI LDMOS 디바이스가 생성된다.
본 발명의 실시예들은 첨부 도면을 참조하여 예시적으로 설명될 것이다.
도 1은 본 발명에 따른 고전압 SOI MOSFET 혼성 디바이스의 평면도,
도 2는 상기 디바이스의 다이오드 부분을 상세하게 도시하기 위해 도 1의 라인 A-A'에 따라 취해진 상기 혼성 디바이스의 단면도,
도 3은 트랜지스터 부분을 위해 사용될 수 있는 예시적인 SOI LDMOS 구조물의 단면도,
도 4는 항복 전압을 필드 플레이트 길이의 함수로서 도시한 그래프.
본 발명의 동기는 간단한 사상이다. 전력 트랜지스터가 바이폴라 제 2 항복에 의해 심하게 손상될 수 있다면, 상기 항복은 방지될 필요가 있으며 어떠한 과전압 항복도 포함되고 제어될 필요가 있다. 다이오드 내의 애벌런치 항복(avalanche breakdown)은 바이폴라 제 2 항복을 생성하지 않기 때문에, 다이오드 구조물은 트랜지스터 디바이스 내부에 집적되며 상기 트랜지스터보다 낮은 항복 전압을 갖도록 처리된다. 이로써, 어떠한 항복도 오직 다이오드 디바이스에서 포함되어, 전체 트랜지스터는 보다 강하게 된다. 다이오드 영역은 과도 전류 또는 전압 스파이크 및 이로부터 발생할 수 있는 애벌런치 항복에 대해 충격 흡수기 또는 피뢰침(lightning rod) 역할을 한다. 상기 다이오드 영역은 과전압을 흡수하고 과전압을 극복하며, 이로써 상기 트랜지스터가 손상되지 않게 한다. 트랜지스터 구조물은 이 구조물의 소스 영역을 간단하게 제거함으로써 상기 다이오드 구조물 형태로 쉽게 수정될 수 있다. 이로써, 단지 상기 트랜지스터 구조물의 제조에 있어서 상기와 같은 간단한 수정이, 집적된 디바이스를 생성하기 위해 필요하다.
도 1은 본 발명에 따른 고전압 SOI 혼성 반도체 디바이스(10)의 평면도이다. 보다 작은 구역 내부에 보다 큰 디바이스 폭을 성취하기 위한 도면의 바닥부의 "핑거(120)"로 상기 디바이스는 자기 종결형이 된다. 즉, 디바이스의 폭이 연속 접속된 경로이다. 보다 큰 디바이스 폭이 필요하다면, 핑거가 도시된 구조물의 상부 또는 측부에도 역시 추가될 수 있으며, 도시된 구조물은 수많은 가능한 실시예들 중 단지 하나의 예시적인 구조물이라는 것에 주목해야 한다. 도 1의 화살표 A-A'을 따라 취해진 단면도인 도 2를 도 1과 비교하면, 소스(106)는 디바이스의 외부를 포함하며, 드레인(107)은 디바이스의 내부를 포함하며, 게이트(105)는 소스와 드레인 간에 존재하며 필드 플레이트에 전기적으로 접속되며, 상기 필드 플레이트는, 대부분의 디바이스 길이 부분에 있어서, 도시된 경로를 따르는 임의의 지점에서 연속 경로에 수직 방향이 되는 드레인 방향 또는 디바이스의 내부 방향으로 연장된다. 도 1에서 디바이스 내부의 드레인 영역(107)과 디바이스 외부의 소스 영역(106) 간에서 갭(gap)이 나타나는 구역은 필드 플레이트의 드레인방향 에지와 드레인(107) 간의 구역이다. 게이트(105)는 소스 영역(106)과 드레인(107)의 중간에 위치한다. 집적된 디바이스의 다이오드 부분(110)(도 2의 단면도에 도시된 도 1의 좌측 다이오드 영역)은 본 실시예에서는 두 개의 영역으로 도시되지만, 사용자 요구 사항에 따라 보다 적은 수 또는 보다 많은 수의 영역이 존재할 수 있다. 상기 다이오드 영역은 도 1에서 상부 라인(150) 및 하부 라인(160)에 의해 트랜지스터의 잔여 부분으로부터 구별되게 도시되어 있다.
도 2 및 도 3은 매우 유사한 구조물인 만큼, 도 2의 구조물은 제거에 의해 도 3의 구조물로부터 유도되며, 도 3은 다음에 기술될 것이다.
도 3의 단순화된 단면도에서, 횡형 박막 SOI LDMOS 트랜지스터는 반도체 기판(322), 매립된 절연층(324), 상기 디바이스가 그 내부에서 제조되는 반도체 표면 층(326)을 포함한다. MOS 트랜지스터는 제 1 도전성 타입(본 실시예에서는 N 타입)을 갖는 소스 영역(328), 제 1 도전성 타입에 반대되는 제 2 도전성 타입(본 실시예에서는 P 타입)을 갖는 바디 영역(330), 제 1 도전성 타입을 갖는 횡형 드리프트 영역(332), 제 1 도전성 타입의 드레인 영역(334)을 포함한다. 드리프트 영역에 인접하는 바디 영역의 에지는 참조 부호(330a)로 표시된다. 이러한 기본적인 디바이스 구조물은 산화물 절연 영역(338)에 의해 반도체 표면 층(326)으로부터 절연되는 게이트 전극(336)에 의해 완성된다. 본 발명의 범위 내에서, 본 발명에서 사용되는 MOS 트랜지스터 구조물은 바람직하게는 계단형 산화물 영역(338a,338b), 필드 부분을 형성하는 연장된 게이트 전극 구조물(336a), 상기 게이트 전극(336)과 상기 연장된 게이트 전극(336a)을 피복하는 절연 산화물 층(342), 금속 또는 등가의 도전성 물질로 형성된 상부 필드 플레이트(344), 디바이스의 드레인 측면을 향해 횡적으로 돌출되어 있는 상부 필드 플레이트의 연장 부분(344a)과 같은 다양한 성능 증진 피쳐(features)를 포함할 뿐만 아니라 본 발명의 범위 내에 있는 바람직한 다른 다양한 성능 증진 피쳐를 포함한다. 도시된 MOS 트랜지스터는 소스 영역(328)과 접촉하면서 바디 영역(330) 내에 위치하는 표면 접촉 영역(330)을 포함하며, 상기 표면 접촉 영역은 바디 영역과 동일한 도전성 타입을 가지며 바디 영역보다 강하게 도핑된다. 드레인 대 소스 전압이 몇 백 볼트 크기인 고전압 애플리케이션에서의 사용에 있어서, 상기 도전성 상부 필드 플레이트는 전압을 유지하기 위해 필수적이라는 것에 유의해야 한다. 유지될 수 있는 전압은 필드 플레이트의 길이에 비례한다.
도 3은 연장된 폴리실리콘 게이트 전극 구조물(336a)에 접속된 금속성 상부 필드 플레이트(344), 상부 필드 플레이트의 연장부(344a), 상부 필드 플레이트(344) 상의 절연층(351), 디바이스의 게이트(336) 및 소스(328) 및 드레인(334)으로의 세 개의 금속 컨택트(352,353,354)를 추가적으로 도시한다.
또한, 횡형 드리프트 영역(332)에 있어서 도면의 좌측에서 우측으로, 즉 드리프트 영역의 소스측에서 드레인측으로 음영의 증가는 본 기술 분야에서 알려진 바와 같이 드레인 방향으로 가까이 감에 따라 도핑 프로파일이 증가함을 나타낸다. 상기 증가된 도핑 프로파일은 선형이 될 수 있거나 본 기술 분야에서 알려진 바와 같은 또는 알려질 수 있는 바와 같은 다른 몇몇 프로파일이 소정 환경에 대해 유용할 수 있다.
도 2는 도 3에서 파생된 다이오드 디바이스이며, 도면의 좌측 상에 소스 영역이 존재하지 않는 것을 제외하면 도 3의 구조물과 동일하다. 도 2를 참조하여 그 자리에 남아 있는 것은 표면 접촉 영역(240)이다. 도시된 바처럼 다른 예외는 필드 플레이트(244)의 길이인데, 이 길이는 도 3의 트랜지스터 구조물에서 연장된 것 만큼 도 2의 다이오드 구조물에서는 드레인 방향으로 또는 우측으로 연장되지 않았다.
본 명세서에서 도면에서 도시된 단순화된 대표적인 디바이스는 특정 디바이스 구조물을 도시하며, 디바이스 기하 구조 및 구성에 있어서 다양한 변경이 본 발명의 범위 내에서 사용될 수 있다는 것을 이해할 수 있을 것이다.
상술한 바처럼, 다이오드 영역은 임의의 과전압 항복에 대해 일종의 피뢰침 또는 충격 흡수기 역할을 한다. 전체 반도체 디바이스 내부에 하나 이상의 다이오드 부분을 생성함으로써, 과전압 항복이 발생한다면, 이 항복 현상은 다이오드 영역에서 발생할 것이다. 항복이 디바이스 고장을 야기하지 않는 레벨로 전류 흐름이 유지될 것이다. 그러나, 전압이 충분하게 높다면, 다이오드에 고장이 발생할 수 있다. 이는 애벌런치 항복에 의해 발생할 수 있으며, 이러한 항복의 경우 전류는 온도를 크게 증가시킬 수 있는 충분한 높은 레벨에 도달하며 디바이스 내의 금속은 녹는다. 그러나, 이러한 현상은 일반적으로 거의 발생하지 않는다. 어떤 경우에도, 다이오드 애벌런치 항복은 상술한 바와 같은 바이폴라 제 2 항복을 야기할 수 없다.
한편, 트랜지스터 영역 내부에서 바이폴라 제 2 항복이 발생한다면, 디바이스는 충분히 파괴될 것이다. 그 이유는 다음과 같다. 도 3에서, 전류가 가령 드레인 상의 전압 스파이크로 인해 충분하게 크다면, 바디 영역(330) 내부의 수 많은 홀(holes)이 소스 영역(328) 바로 아래에서 표면 접촉 영역(340)을 향해 이동하여서 바디 영역(P)(330) 및 소스 영역(N)(328)을 포함하는 PN 접합부를 순방향 바이어싱할 것이다. 이로써, 드리프트 영역(N)(332), 바디 영역(P)(330), 소스 영역(N)(328)을 포함하는 NPN 트랜지스터가 턴 온된다. 이로써, 소스(328)는 전자를 바디 영역(330) 내부로 주입하고 드레인(334)에서는 전자가 유출되며 NPN 트랜지스터의 동작 이득이 야기된다. 이렇게 생성된 전류는 (바디 영역에서 소스 영역으로의 "베이스" 전류가 제어되지 않는 것과 같이) 제어되지 않으며 전자의 "에미터에서 컬렉터로의 흐름" 즉, 전자의 소스 영역(328)에서 드레인 영역(334)으로의 흐름은 애벌런치 항복을 야기하여 디바이스를 파괴할 것이다. 소스 영역을 제거하면 오직 하나의 PN 접합부가 남게 되며 NPN 이득은 제거되며 이로써 이전에 발생한 항복으로부터 바이폴라 제 2 항복이 제거되며, 항복이 오직 다이오드 영역에서만 발생하도록 제어될 수 있다면, 결과적으로 생성된 다이오드 영역이 자신을 통한 애벌런치 항복을 처리할 수 있다.
항복이 다이오드 영역에서만 발생하도록 보장하기 위해, 도 2에 있어서 다이오드 필드 플레이트(244)는 보다 짧은 길이를 갖는다. 이러한 보다 짧은 길이의 필드 플레이트는 도 4에서 도시된 바처럼 보다 낮은 항복 전압을 의미한다. 도시된 바처럼, 필드 플레이트 길이 L이 대략적으로 45㎛ 이면, 항복은 대략적으로 675 볼트에서 발생할 것이며, 반면에 필드 플레이트 길이 L이 대략적으로 24㎛ 이면, 항복은 대략적으로 470 볼트에서 발생한다. 달리 말하면, 본 발명의 도움으로, 제품 설계자는 파괴로부터 보호되는 예측가능한 정도를 제공하는 항복 전압의 레벨을 사전결정할 수 있다.
본 발명은 특정 실시예에 대해 기술되었지만, 첨부된 청구 범위를 참조하여 보다 분명하게 설명될 본 발명의 사상 및 범위 내에서 수 많은 변경 및 수정이 가능하다.

Claims (18)

  1. 혼성 반도체 디바이스에 있어서,
    항복 전압에 대해 상대적으로 저항력이 강하고, 제 1 필드 플레이트(344)를 가진 MOS 트랜지스터를 포함하는 제 1 부분과,
    항복 전압에 대해 저항력이 약하며, 디바이스 고장없이 항복에 견딜 수 있는 제 2 부분(110)을 포함하되,
    상기 제 2 부분은 상기 제 1 부분에 인접한 곳에 있고, 제 2 필드 플레이트(244)를 가진 다이오드를 포함하며,
    상기 다이오드는 상기 MOS 트랜지스터의 소스 영역(328)을 제외하고는, 상기 MOS 트랜지스터와 동일한 구조를 가지며,
    상기 항복은 상기 제 1 부분에서는 높은 전압에서 발생하고, 상기 제 2 부분(110)에서는 낮은 전압에서 발생하며,
    상기 제 1 필드 플레이트(344)와 상기 제 2 필드 플레이트(244)간의 필드 플레이트 길이에 있어서의 차이 때문에 상기 항복 전압의 차이가 발생하는
    혼성 반도체 디바이스.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 MOS 트랜지스터는 SOI-LDMOS 디바이스인
    혼성 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 MOS 트랜지스터는 NMOS 디바이스 또는 PMOS 디바이스 중 임의의 디바이스인
    혼성 반도체 디바이스.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 혼성 횡형 박막 실리콘-온-인슐레이터 디바이스에 있어서,
    제 1 영역과,
    상기 제 1 영역과 함께 집적되는 하나 이상의 제 2 영역(110)을 포함하되,
    상기 제 1 영역은
    반도체 기판(322), 상기 기판 상의 매립된 절연층(324), 상기 매립된 절연층 상의 SOI 층(326) 내부에 존재하는 횡형 MOS 디바이스━상기 횡형 MOS 디바이스는 제 1 도전성 타입에 반대되는 제 2 도전성 타입을 갖는 바디 영역(330) 내에 형성된 상기 제 1 도전성 타입의 소스 영역(328)과, 상기 바디 영역(330)에 인접하는 상기 제 1 도전성 타입의 횡형 드리프트 영역(332)과, 상기 횡형 드리프트 영역(332)에 의해 상기 바디 영역(330)으로부터 횡적으로 이격된(spaced) 상기 제 1 도전성 타입의 드레인 영역(334)과, 상기 바디 영역(330)에 인접하는 상기 횡형 드리프트 영역(332)의 제 1 부분 상에 그리고 상기 바디 영역(330)의 부분 상에 존재하며 제 1 절연 영역(338,338a,338b)에 의해 상기 바디 영역(330)과 상기 드리프트 영역(332)으로부터 절연되는 게이트 전극(336,336a,336b)과, 상기 횡형 드리프트 영역(332) 상에서 횡적으로 연장되는 도전성 물질로 구성되며 상기 게이트 전극(336,336a,336b)에 전기적으로 접속되는 필드 플레이트(344)를 가짐━를 포함하며,
    상기 하나 이상의 제 2 영역(110)은 상기 소스 영역(328)을 포함하지 않다는 점과 상기 제 1 영역의 필드 플레이트(344)보다 짧은 길이의 필드 플레이트(244)를 갖는다는 점을 제외하면 상기 제 1 영역과 동일한 구조를 갖는
    혼성 횡형 박막 실리콘-온-인슐레이터 디바이스.
  16. 제 15 항에 있어서,
    상기 제 2 영역들(110) 각각의 폭(150,160)은 적어도 상기 횡형 드리프트 영역(332)만큼 긴
    혼성 횡형 박막 실리콘-온-인슐레이터 디바이스.
  17. 삭제
  18. 삭제
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