CN102194832A - 具有界面横向变掺杂的soi耐压结构 - Google Patents

Abstract

本发明公开了一种具有界面横向变掺杂的SOI耐压结构，涉及一种半导体功率器件，包括衬底层、介质埋层、有源半导体层和界面横向变掺杂层，介质埋层设置于衬底层与有源半导体层之间，界面横向变掺杂层设置于介质埋层和有源半导体层之间，本发明采用在介质埋层上界面的有源半导体层内设置横向可变掺杂层，使得该结构用于半导体功率器件中时，横向可变掺杂层末端界面处顶层硅内掺杂浓度较高，从而有效提高器件纵向耐压和器件横向耐压，因此该结构可有效的提高整个器件的耐压，缓解了整个有源半导体层横向变掺杂结构源端掺杂浓度过低而产生的“热点”区问题，并且可以在厚有源半导体层中实现。

Description

具有界面横向变掺杂的SOI耐压结构

技术领域

本发明涉及一种半导体功率器件，特别涉及一种具有界面横向变掺杂的SOI耐压结构的功率器件。

背景技术

绝缘体硅（Semiconductor On Insulator即SOI)是在上世纪80年代迅速发展起来的一种新型结构的半导体材料，其独特的结构特点克服了诸多体硅材料的不足，充分发挥硅集成电路技术的潜力，被誉为21世纪硅集成技术，受到了国内外众多学者的广泛关注和深入研究。

SOI高压集成电路（High Voltage  Integrated Circuit，HVIC）集SOI技术、微电子技术和功率电子技术于一体，成为功率集成电路领域的一个新兴分支，近年来得到了迅速地发展，在武器装备、航空航天、工业自动化、电力电子和其它高新技术产业有着极为广泛的应用前景。SOI横向高压器件作为SOI HVIC的基石和核心部分之一因为其低的纵向耐压和较高的自热效应而限制了其在高压领域内的应用。SOI器件的击穿电压由其横向击穿电压和纵向击穿电压的较小值决定。由于介质埋层阻止了器件耗尽区向衬底扩展，使衬底不能参与耐压，也即常规SOI器件的纵向耐压仅由顶层硅和介质埋层所承担。受器件结构、自热效应以及工艺等的限制，顶层硅和介质层都不能太厚，一般是顶层硅厚度（tS）小于20μm，介质层厚度（tI）小于4μm，所以SOI横向高压器件纵向耐压较低，成为限制其在HVIC的应用和发展的主要原因。这方面的内容可见参考文献：F. Udrea, D. Garner, K. Sheng, A. Popescu, H. T. Lim and W. I. Milne, “SOI power devices”, Electronics & Communication Engineering Journal, pp27-40（2000）；或，Warmerdan I.and Punt, W., “High-voltage SOI for single-chip power”, Eur. Semicond., June, pp19-20(1999)。

典型的常规n沟道SOI LDMOS结构如图1所示，1为衬底层（n-或p-），2为介质埋层，3为有源半导体层（S层），4为n+漏区，5为n+源区，6为p阱，7为漏电极，8为源电极，9为栅氧化层，10为栅电极。图1所示常规的SOI高压器件纵向耐压受到有源半导体层3和介质埋层2界面的无电荷高斯定理限制：对于介质埋层为SiO₂的常规SOI器件，在器件击穿时的介质埋层电场EI和有源半导体内电场ES恒有关系“EI≈3ES”。由于常规情况下硅的临界击穿电场（ES,C）是一个20-40 V/μm间的常数，故器件击穿时EI约为100V/μm，而实际的SiO₂介质击穿电场（EI,C）可达600V/μm以上，也就是说，介质埋层的高临界电场远远没有被充分利用。因此，通过增强SOI器件介质埋层电场使之尽可能的达到其击穿电场是提高SOI高压器件纵向耐压的有效途径。目前增强介质层电场主要有采用引入低介电系数且高临界击穿电场的新埋层、在介质埋层界面引入电荷和超薄顶层硅（tS<0.1μm）三类技术。这方面的内容可见参考文献：Bo Zhang, Zhaoji Li, Shengdong Hu, and Xiaorong Luo, “Field enhancement for dielectric layer of high-vltage devices on silicon on insulator”, IEEE Trans. Electron Devices, pp 2327-2334 (2009)。

低介电系数方面：文献：Xiaorong Luo等，A new structure and its analytical model for the electric field and breakdown voltage of SOI high voltage device with variable-k dielectric buried layer，Solid-State Electronics, 51: 493-99(2007)，如图2所示。该结构采用低K介质11作为埋层而提高埋层电场和器件耐压，但低K介质SOI与常规CMOS工艺兼容方面遇到挑战；在此基础上，Xiaorong Luo等，Novel Low-k Dielectric Buried-Layer High-Voltage LDMOS on Partial SOI，IEEE Trans. Electron Devices, pp 535-538 (2010)，又提出LK介质PSOI结构，获得高耐压的同时，降低自热效应。电荷型SOI高压器件方面：美国专利：Yasuhiro Uemoto, Katsushige Yamashlta, Takashi Miura, United states Patent, 6, 531738, Mar. 11, 2003，在氧化层和顶层硅之间插入一层p+耐压层，使得漂移区耗尽而p+层不完全耗尽，且源端下的p+层耗尽区比漏端下的p+层耗尽区宽，这有利于顶层硅的耗尽层在漂移区均匀的扩展，从而提高器件耐压。这种器件结构可将击穿电压从常规结构的200V提高到400V；文献：N. Yasuhara，A. Nakagawa and K. Furukawa，“SOI device structures implementing 650V high voltage output devices on VLSIs”，IEDM Tech. Dig.，pp141～144，（1991）则是在氧化层和顶层硅之间插入一层n+耐压层，n+层在增强埋氧层电场强度的同时屏蔽了埋氧层高电场对Si有源层的影响，从而避免器件过早在Si/SiO₂界面的Si侧击穿，在20μm硅层，3μm氧化层的情况下得到了650V的耐压。但为了有效提高耐压，要求p+层和n+层的浓度高、厚度薄，且漂移区要满足RESURF原理，所以p+层和n+层厚度和浓度需要准确控制，否则容易导致表面提前击穿；文献：H. Funaki, Y. Yamaguchi, K. Hirayama, et al, “New 1200V MOSFET structure on SOI with SIPOS shielding layer”, Procs. Proc. of ISPSD, pp25-28(1998)，提出在顶层硅和埋氧层之间插入半绝缘多晶硅（Semi-Insulating Polycrystalline Silicon，SIPOS）层，通过在SIPOS/SiO₂界面引入电荷而提高埋层电场，改善SOI的纵向击穿问题。其存在的问题是SIPOS工艺重现性差，泄漏电流较大；文献：郭宇锋，李肇基，张波等，“阶梯分布埋氧层固定电荷SOI高压器件新结构和耐压模型”，半导体学报， pp1623-1628(2004)，提出阶梯分布埋氧界面电荷SOI（Step Buried Oxide Charge，SBOC）高压器件新结构，通过在埋氧层表面分区注入重离子形成固定界面电荷；美国专利：Dieter Silber, Wolfgang Wondrak, Robert Plikat，Patent, 6495864, Dec. 17,2002, 如图3所示。该结构在介质埋层的上界面形成介质槽12，介质槽阻挡了横向电场对电荷的抽取，使电荷在槽内形成积累，从而增强了介质埋层电场，提高击穿电压，但该结构的工艺实现较为复杂；中国专利：张波，胡盛东，李肇基，ZL 2009 1 0058489.9, 2010年6月，如图4所示。在介质埋层界面注入高浓度n+区13，在相邻两个n+区13内积累反型空穴来增强介质埋层电场。超薄硅层方面：文献：S. Merchant, E. Arnold, H. Baumgart, et al. Realization of high breakdown voltage (>700V) in thin SOI device. In: Proc ISPSD, pp31-35(1991)，采用超薄漂移区（0.1μm）线性掺杂，如图5所示。该结构利用n(线性或阶梯掺杂)的薄Si层临界击穿电场显著增加而提高埋氧层电场和器件耐压，但源端极低的漂移区浓度使得源端形成“热点”而提前击穿。另外，文献：R, Tadikonda等，Realizing high breakdown voltage (>600V) in partial SOI technology, Solid State Electron., pp1655-1660(2004)，如图6所示。该结构利用PSOI（Partial SOI）使得衬底参与耐压，从而获得高耐压，同时由于半导体窗口14的存在缓解了自然效应。

因此急需一种能够提高耐压能力的有源半导体层结构SOI器件。

发明内容

有鉴于此，为了解决上述问题，本发明提出一种提高耐压能力的有源半导体层结构SOI器件，针对SOI器件纵向耐压低的缺点，有效的提高整个器件的耐压，其耐压由于介质埋层电场的增强而较常规结构SOI器件有效提高。

本发明的目的是这样实现的：

本发明提供的具有界面横向变掺杂的SOI耐压结构，包括衬底层、介质埋层、有源半导体层，所述介质埋层设置于衬底层与有源半导体层之间，还包括设置有界面横向变掺杂层，所述界面横向变掺杂层设置于介质埋层和有源半导体层之间。

进一步，所述界面横向变掺杂层的厚度小于5微米；

进一步，所述界面横向变掺杂层的浓度分布在1E14/cm³至1E19/cm³之间；

进一步，所述有源半导体层为Si、SiC半导体材料中的一种或多种；

进一步，所述介质埋层为SiO₂、Si₃N₄介质材料中的一种或多种；

进一步，还可设置有半导体窗口，所述半导体窗口设置于衬底层、界面横向变掺杂层之间；

进一步，所述半导体窗口长度小于80微米；

进一步，所述有源半导体层为包含界面横向变掺杂的有源半导体层；

进一步，所述有源半导体层还设置有n+漏区、n+源区、p阱，所述n+漏区上方设置有漏电极，所述p阱上方还设置有栅氧化层，所述栅氧化层上方设置有栅电极，所述p阱区域内设置有n+源区，所述n+源区上方设置有源电极。

本发明的优点在于：本发明采用在介质埋层上界面的有源半导体层内设置横向可变掺杂层，使得漏端界面处顶层硅内掺杂浓度较高，当器件处于反向阻断状态时，漏端界面处的高浓度施主全部电离并耗尽，使得该处积累高浓度的不可动电离施主正电荷。根据包含界面电荷的高斯定理，这些电离施主正电荷将增强介质埋层电场，从而有效提高器件纵向耐压。

由于界面处的变掺杂层，相当于整个器件有源半导体层横向非均匀掺杂，也即有源半导体层横向上满足不同的RESURF条件，因此调制了器件的有源半导体层横向电场，提高器件横向耐压。

因此该结构可有效的提高整个器件的耐压，缓解了整个有源半导体层横向变掺杂结构源端掺杂浓度过低而产生的“热点”区问题，并且可以在厚有源半导体层中实现。

本发明的其它优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其它优点可以通过下面的说明书，权利要求书，以及附图中所特别指出的结构来实现和获得。

附图说明

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：

图1为常规SOI LDMOS器件结构示意图；

图2为具有变K介质埋层的SOI LDMOS器件结构示意图；

图3为介质槽SOI LDMOS器件结构示意图；

图4为电荷岛SOI LDMOS器件结构示意图；

图5为超薄线性漂移区SOI器件结构示意图；

图6为PSOI结构示意图；

图7为具有界面横向变掺杂层的SOI结构示意图；

图8为具有界面横向变掺杂层的PSOI结构示意图；

图9为具有界面横向变掺杂层的SOI LDMOS器件结构示意图；

图10为具有界面横向变掺杂层的PSOI LDMOS器件结构示意图；

图11为具有界面横向变掺杂层的SOI LDMOS反向击穿时候的二维等势线分布图；

图12为常规SOI LDMOS在反向击穿时候的二维等势线分布图。

1为衬底层（n-或p-）、2为介质埋层、3为有源半导体层（S层）、4为n⁺漏区、5为n⁺源区、6为p阱、7为漏电极、8为源电极、9为栅氧化层、10为栅电极、11为低K介质、12为介质槽、13为界面高浓度n⁺区、14为半导体窗口、15为界面横向变掺杂层。

具体实施方式

以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。

图7为具有界面横向变掺杂层的SOI结构示意图，如图所示：本发明提供的具有界面横向变掺杂的SOI耐压结构，包括衬底层1、介质埋层2、有源半导体层3，所述介质埋层2设置于衬底层1与有源半导体层3之间，还包括设置有界面横向变掺杂层15，所述界面横向变掺杂层15设置于介质埋层2和有源半导体层3之间。

作为上述实施例的进一步改进，所述界面横向变掺杂层的厚度小于顶层硅厚度，其厚度小于5微米，可以根据需要调整。

作为上述实施例的进一步改进，所述界面横向变掺杂层的浓度由源电极端至漏电极端逐渐增加，浓度分布范围在1E14/cm³至1E19/cm³之间，可以根据需要调整。

作为上述实施例的进一步改进，所述有源半导体层为Si、SiC中的一种或多种，或者其它的半导体材料。

作为上述实施例的进一步改进，所述介质埋层为SiO₂，Si₃N₄中的一种或多种，可以是其它介质材料。

作为上述实施例的进一步改进，还可设置有半导体窗口，所述半导体窗口设置于衬底层、界面横向变掺杂层之间。

作为上述实施例的进一步改进，所述半导体窗口长度小于80微米。

作为上述实施例的进一步改进，所述有源半导体层为包含有界面横向线性掺杂的有源半导体层。

作为上述实施例的进一步改进，所述有源半导体层还设置有n⁺漏区4、n⁺源区5、p阱6，所述n⁺漏区上方设置有漏电极7，所述p阱上方还设置有栅氧化层9，所述栅氧化层上方设置有栅电极10，所述p阱区域内设置有n+源区5，所述n+源区5上方设置有源电极8。

根据本发明所提供的具有界面横向变掺杂层的SOI及PSOI功率器件，包括通常功率器件的所有结构组成部分和具有界面横向变掺杂层的SOI及PSOI结构。这样的功率器件可以是具有界面横向变掺杂层的 SOI 及PSOI LDMOS器件，具有界面横向变掺杂层的SOI及PSOI IGBT，具有界面横向变掺杂层的SOI 及PSOI PN结二极管，具有界面横向变掺杂层的SOI及PSOI PiN结二极管，具有界面横向变掺杂层的SO及PSOI横向晶闸管。

图8为具有界面横向变掺杂层的PSOI结构示意图；如图所示，其中，衬1底层（n-或p-），介质埋层2，有源半导体层（S层）3，半导体窗口14，界面横向变掺杂层15，其相关参数如界面变掺杂层的厚度和浓度分布可以根据需要调整。

本发明的工作原理：下面以SOI LDMOS为例，对上述耐压层的工作机理进行详细说明。图9为具有界面横向变掺杂层的SOI LDMOS器件结构示意图；其中，衬底层（n-或p-）1，介质埋层2，有源半导体层（S层）3，n+漏区4，n+源区5，p阱6，漏电极7，源电极8，栅氧化层9，栅电极10，界面横向变掺杂层15。该结构在SOI介质埋层上界面的有源半导体层内引入一横向可变掺杂层15，使得漏端界面处顶层硅内掺杂浓度较高。当其漏端外加一个高电压Vd，而源、栅和衬底接地，也即器件处于反向阻断状态时，漏端界面处的高浓度施主全部电离并耗尽，使得该处积累高浓度的不可动电离施主正电荷。根据包含界面电荷的高斯定理，这些电离施主正电荷将增强介质埋层电场，从而有效提高器件纵向耐压。另外，由于界面处的变掺杂层，相当于整个器件有源半导体层横向可变掺杂，换言之，有源半导体层横向上满足不同的RESURF条件，因此调制了器件的有源半导体层横向电场，提高器件横向耐压。因此该结构可有效的提高整个器件的耐压。

图11是本发明所述的具有界面横向变掺杂层的SOI LDMOS反向击穿时候的二维等势线分布图；图12是常规SOI LDMOS在反向击穿时候的二维等势线分布图，两者相比较可以看出等势线分布明显得到优化。本发明提供的具有界面横向变掺杂层的SOI及PSOI耐压结构，缓解了整个有源半导体层横向变掺杂结构源端掺杂浓度过低而产生的“热点”区问题，并且可以在厚有源半导体层中实现。

以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.  具有界面横向变掺杂的SOI耐压结构，包括衬底层、介质埋层、有源半导体层，所述介质埋层设置于衬底层与有源半导体层之间，其特征在于：还包括设置有界面横向变掺杂层，所述界面横向变掺杂层设置于介质埋层和有源半导体层之间。

2.  根据权利要求1所述的具有界面横向变掺杂的SOI耐压结构 ，其特征在于：所述界面横向变掺杂层的厚度小于5微米。

3.  根据权利要求1所述的具有界面横向变掺杂的SOI耐压结构 ，其特征在于：所述界面横向变掺杂层的浓度分布在1E14/cm³至1E19/cm³之间。

4.  根据权利要求1所述的具有界面横向变掺杂的SOI耐压结构 ，其特征在于：所述有源半导体层为Si、SiC半导体材料中的一种或多种。

5.  根据权利要求1所述的具有界面横向变掺杂的SOI耐压结构 ，其特征在于：所述介质埋层为SiO₂、Si₃N₄介质中的一种或多种。

6.  根据权利要求1所述的具有界面横向变掺杂的SOI耐压结构 ，其特征在于：还可设置有半导体窗口，所述半导体窗口设置于衬底层、界面横向变掺杂层之间。

7.  根据权利要求1所述的具有界面横向变掺杂的SOI耐压结构 ，其特征在于：所述半导体窗口长度为小于80微米。

8.  根据权利要求1所述的具有界面横向变掺杂的SOI耐压结构 ，其特征在于：所述有源半导体层为包含界面横向变掺杂层的有源半导体层。

9.  根据权利要求1所述的具有界面横向变掺杂的SOI耐压结构 ，其特征在于：所述有源半导体层还设置有n⁺漏区、n⁺源区、p阱，所述n⁺漏区上方设置有漏电极，所述p阱上方还设置有栅氧化层，所述栅氧化层上方设置有栅电极，所述p阱区域内设置有n⁺源区，所述n⁺源区上方设置有源电极。

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