CN108054194B - 一种具有三维横向变掺杂的半导体器件耐压层 - Google Patents
一种具有三维横向变掺杂的半导体器件耐压层 Download PDFInfo
- Publication number
- CN108054194B CN108054194B CN201711234307.8A CN201711234307A CN108054194B CN 108054194 B CN108054194 B CN 108054194B CN 201711234307 A CN201711234307 A CN 201711234307A CN 108054194 B CN108054194 B CN 108054194B
- Authority
- CN
- China
- Prior art keywords
- voltage
- semiconductor device
- layer
- doping
- resistant layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 7
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 claims abstract description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 5
- 238000009826 distribution Methods 0.000 claims abstract description 5
- 239000002210 silicon-based material Substances 0.000 claims abstract description 5
- 230000005684 electric field Effects 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 23
- 230000000694 effects Effects 0.000 abstract description 18
- 230000008569 process Effects 0.000 abstract description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract 1
- 229910052760 oxygen Inorganic materials 0.000 abstract 1
- 239000001301 oxygen Substances 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 15
- 210000000746 body region Anatomy 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
Abstract
本发明公开了一种具有三维横向变掺杂的半导体器件耐压层，该耐压层在半导体器件的半导体衬底或埋氧层的上表面外延形成，及所述耐压层具有三维横向变掺杂并且在以P+或N+为中心的曲率结构中掺杂浓度为非线性分布。所述耐压层采用叉指状版图或跑道形版图或圆形版图；所述耐压层采用硅或碳化硅、砷化镓、磷化铟、锗硅材料制作；本发明的耐压层能够按照标准的CMOS工艺制备，因此该工艺是一个与标准CMOS工艺完全兼容的工艺方案，工艺制备简单，成本低廉，可以有效抑制版图所带来的三维曲率效应，从而大大增强实际器件的耐压能力。
Description
技术领域
本发明涉及一种具有三维横向变掺杂的半导体器件耐压层，属于半导体功率器件的技术领域。
背景技术
众所周知，击穿电压是横向功率器件优化设计的一个关键指标。而为了得到最大的击穿电压，通常人们希望器件的表面电场是完全均匀的。基于这一思想，横向变掺杂(Variation of Lateral Doping,VLD)技术被提出并被广泛应用于各种功率器件的优化设计中。传统的横向变掺杂技术是基于二维理论，并被应用于各种二维功率器件的优化设计中。SOI横向功率器件的基本结构是RESURF(Reduced Surface Field)结构，图1给出了一个典型的常规SOI RESURF LDMOS的结构示意图，它是由半导体衬底1，埋氧层3，作为漂移区的半导体区域2、半导体漏区4、半导体体区5，其中半导体体区5中具有半导体源区6和半导体体接触区7，栅氧化层10，栅极9，源极金属8，漏极金属12，金属前绝缘介质层11组成。
然而，在实际制造中，横向功率器件常常被制造在叉指状版图、跑道形版图或圆形版图中。图2给出了一个叉指状版图的LDMOS的结构示意图，它是由半导体衬底1，埋氧层2，半导体顶层硅3组成，所述顶层硅包括：半导体源区4，作为沟道区的半导体区域5，作为漂移区的半导体区域6，半导体漏区7。图3(a)和3(b)给出了跑道形版图的LDMOS结构示意图。图3(a)为以源为中心的LDMOS跑道形版图示意图，图3(b)为以漏为中心的LDMOS跑道形版图示意图。它是由半导体衬底1，埋氧层2，作为漂移区的半导体区域4，半导体漏区3和半导体体区5组成，其中半导体体区5中具有半导体源区6和半导体体接触区7。图4(a)和4(b)给出了圆形版图的LDMOS结构示意图。图4(a)为以源为中心的LDMOS圆形版图示意图，图4(b)为以漏为中心的LDMOS圆形版图示意图。它是由半导体衬底1，埋氧层2，作为漂移区的半导体区域4，半导体漏区3和半导体体区5组成，其中半导体体区5中具有半导体源区6和半导体体接触区7。由图可见，叉指状版图、跑道形版图和圆形版图都存在曲率半径较小的部分，小的曲率半径会造成电场的聚集，从而降低器件的击穿电压，使器件更容易失效。因此，在以上的版图中，利用传统的横向变掺杂技术不能够使电场仍旧保持均匀。因此，如何抑制三维曲率效应所带来的电场集中是是专家学者研究的热点。
关于乔明，中国专利，201610725628.7，公开的一种横向高压功率器件的结终端结构，包括直线结终端结构和曲率结终端结构，如图5所示。它是由半导体衬底1，埋氧层2，半导体顶层硅3组成，所述顶层硅包括：半导体源区4，作为沟道区的半导体区域5，作为漂移区的半导体区域6，半导体漏区7，以及隔离介质区8。与常规的叉指状功率器件结构不同的是，它在漂移区和P-Well之间加入了二氧化硅隔离介质区，将PN结处小的曲率半径变为隔离介质区与N型漂移区的大曲率半径，从而抑制了曲率效应，提高了器件的击穿电压。但是该方法因增加了隔离介质区，需要刻槽工艺，增加了工艺的复杂度。
以及，在Zhang J等人在文献“ANovel 3-DAnalytical Method for CurvatureEffect-Induced Electric Field Crowding in SOI Lateral Power Device”中，基于三维泊松方程得到了横向功率器件的表面势场以及击穿电压的模型。该模型可以解释三维曲率效应对器件击穿性能的影响。但是该文献并没有进一步给出解决三维曲率效应的方法。
发明内容
本发明所要解决的技术问题在于克服现有技术的不足，提供一种具有三维横向变掺杂的半导体器件耐压层，解决三维效应导致的电场集中效应，获得均匀的表面电场，避免击穿电压的降低的问题。利用三维横向变掺杂分布的耐压层，抑制了曲率效应，提高了器件的击穿电压。
本发明具体采用以下技术方案解决上述技术问题：
一种具有三维横向变掺杂的半导体器件耐压层，该耐压层在半导体器件中半导体衬底或埋氧层的上表面外延形成，及所述耐压层具有三维横向变掺杂并且以P型或N型重掺杂区域为中心的结构中掺杂浓度为非线性分布。
进一步地，作为本发明的一种优选技术方案：所述耐压层以P型重掺杂区域为中心的结构中，掺杂浓度采用公式计算：
其中，N(r)为半导体器件耐压层掺杂浓度，r为以半导体器件耐压层曲率内侧为起点的坐标；t＝(0.5ts 2+tstoxεs/εox)0.5为特征厚度，εs为硅的介电常数，εox为半导体器件埋氧层的介电常数，q为电荷量，ts为半导体器件耐压层的厚度，tox为半导体器件埋氧层的厚度，Ec为半导体临界电场，rin为半导体器件耐压层内侧的曲率半径。
进一步地，作为本发明的一种优选技术方案：所述耐压层以N型重掺杂区域为中心的结构中，掺杂浓度采用公式计算：
其中，N(r)为半导体器件耐压层掺杂浓度，r为以半导体器件耐压层曲率内侧为起点的坐标；t＝(0.5ts 2+tstoxεs/εox)0.5为特征厚度，εs为硅的介电常数，εox为半导体器件埋氧层的介电常数，q为电荷量，ts为半导体器件耐压层的厚度，tox为半导体器件埋氧层的厚度，Ec为半导体临界电场，rout为半导体器件耐压层外侧的曲率半径。
进一步地，作为本发明的一种优选技术方案：所述耐压层采用叉指状版图或跑道形版图或圆形版图。
进一步地，作为本发明的一种优选技术方案：所述耐压层采用硅或碳化硅、砷化镓、磷化铟、锗硅材料制作。
进一步地，作为本发明的一种优选技术方案：所述耐压层用于横向PN二极管或横向扩散场效应晶体管LDMOS、横向绝缘栅双极型晶体管LIGBT。
本发明采用上述技术方案，能产生如下技术效果：
本发明的耐压层，该耐压层能够按照标准的CMOS工艺制备，因此该工艺是一个与标准CMOS工艺完全兼容的工艺方案，工艺制备简单，成本低廉。利用该方法制备的器件可以有效抑制版图所带来的三维曲率效应，从而大大增强实际器件的耐压能力。
附图说明
图1是现有技术中常规RESURF LDMOS器件的二维结构示意图。
图2是现有技术中具有叉指状版图的LDMOS三维结构示意图。
图3(a)是现有技术中具有以源为中心的跑道形版图的LDMOS三维结构示意图。
图3(b)是现有技术中具有以漏为中心的跑道形版图的LDMOS三维结构示意图。
图4(a)是现有技术中具有以源为中心的圆形版图的LDMOS三维结构示意图。
图4(b)是现有技术中具有以漏为中心的圆形版图的LDMOS三维结构示意图。
图5是现有技术中具有隔离介质的叉指状LDMOS的三维结构示意图。
图6(a)是本发明提供的以源为中心的耐压层情况下，耐压层掺杂分布的实例。
图6(b)是本发明提供的以漏为中心的耐压层情况下，耐压层掺杂分布的实例。
图7(a)是以源为中心的情况下，本发明提供的三维变掺杂LDMOS击穿时的表面电场与曲率半径的关系。
图7(b)是以漏为中心的情况下，本发明提供的三维变掺杂LDMOS击穿时的表面电场与曲率半径的关系。
图8是相同结构参数的传统VLD LDMOS结构和本发明提供的三维变掺杂耐压层LDMOS的击穿电压与曲率半径的关系。
图9为采用本发明耐压层结构的掺杂浓度曲线。
具体实施方式
下面结合说明书附图对本发明的实施方式进行描述。
本发明设计了一种具有三维横向变掺杂的半导体器件耐压层，该耐压层在半导体器件中半导体衬底或埋氧层的上表面外延形成，具体地，耐压层直接在半导体衬底的上表面外延形成，或者先在半导体衬底上面制作埋氧层，再在埋氧层上面外延形成；及所述耐压层具有三维横向变掺杂并且以P型或N型重掺杂区域为中心的结构中掺杂浓度为非线性分布。本实施例中可以采用图1至图4所述的半导体器件，将本结构的耐压层设置于其中，但不限于所述结构，其他结构的半导体器件同样适用于本发明中，通过耐压层实现抑制版图所带来的三维曲率效应，增强实际器件的耐压能力。
其中，所述耐压层以P型重掺杂区域，即以P+为中心的掺杂浓度采用公式计算：
以及，所述耐压层以N型重掺杂区域，即以N+为中心的掺杂浓度采用公式计算：
其中，N(r)为半导体器件耐压层掺杂浓度，r为以半导体器件耐压层曲率内侧为起点的坐标。t＝(0.5ts 2+tstoxεs/εox)0.5为特征厚度，εs为硅的介电常数，εox为半导体器件埋氧层的介电常数，q为电荷量，ts为半导体器件耐压层的厚度，tox为半导体器件埋氧层的厚度，Ec为半导体临界电场，rin为半导体器件耐压层内侧的曲率半径，rout为半导体器件耐压层外侧的曲率半径。
本发明中，所述耐压层可以采用叉指状版图或跑道形版图或圆形版图。采用以上版图，可以有效地增加沟道的长度，从而增加器件开态时的电流大小，并且采用以上版图可以有效地减小版图的面积，提高器件的集成度。
对于本发明中所述耐压层，可以采用硅或碳化硅、砷化镓、磷化铟、锗硅材料制作。采用碳化硅、砷化镓、磷化铟、锗硅材料，可以提高器件的电子迁移率并具有良好的导热特性。其中，碳化硅材料可以提高器件的临界击穿电场，从而提高器件的击穿电压。另外，碳化硅和磷化铟还具有抗辐射性好的特点。
本发明所述耐压层，可以用于横向PN二极管或横向扩散场效应晶体管LDMOS、横向绝缘栅双极型晶体管LIGBT。运用本发明所述耐压层来制备横向PN二极管或横向扩散场效应晶体管LDMOS、横向绝缘栅双极型晶体管LIGBT，可以有效地抑制实际版图所带来的电场聚集，从而消除曲率效应，得到一个完全均匀的表面电场以及最优的击穿电压。
为了验证本发明结构的耐压层可以有效抑制版图所带来的三维曲率效应，从而大大增强实际器件的耐压能力，列举对比例进行说明。图6(a)和图6(b)是基于本发明提供的三维变掺杂技术的掺杂浓度的实例。
图6(a)是本发明以源为中心的耐压层情况下，本发明提供的耐压层掺杂分布的实例。在该实例中，器件结构参数为：漂移区长度为20μm，耐压层厚度为3μm，埋氧层厚度为3μm，rs表示源区的半径大小。从图中可以看出，在以源为中心的结构中，本发明提供的掺杂分布在源端为P型掺杂，并且掺杂浓度随曲率半径的减小而增大。
图6(b)是以漏为中心的耐压层情况下，本发明提供的耐压层掺杂分布的实例。在该实例中，器件结构参数为：漂移区长度为20μm，耐压层厚度为3μm，埋氧层厚度为3μm，rd表示漏区的半径大小。从图中可以看出，在以漏为中心的结构中，本发明提供的掺杂分布浓度在近漏端增加，并且其随曲率半径的减小而增大。
图7(a)和图7(b)是本发明提供的三维变掺杂LDMOS击穿时的表面电场与曲率半径的关系。
图8是相同结构参数的传统VLD LDMOS结构和本发明提供的三维变掺杂LDMOS的击穿电压与曲率半径的关系。
本发明的工作原理是，下面以SOI LDMOS为例，对本发明的工作机理进行说明。
根据图7(a)是本发明以源为中心的情况下，本发明提供的三维变掺杂LDMOS击穿时的表面电场与曲率半径的关系。由图可见，不管曲率半径如何变化，本发明提供的三维变掺杂LDMOS的表面电场都能保持均匀。因此本发明提供的三维变掺杂LDMOS在以源为中心的情况下，可以克服三维曲率效应，获得均匀的表面电场。
根据图7(b)是以漏为中心的情况下，本发明提供的三维变掺杂LDMOS击穿时的表面电场与曲率半径的关系。由图可见，不管曲率半径如何变化，本发明提供的三维变掺杂LDMOS的表面电场都能保持均匀。因此本发明提供的三维变掺杂LDMOS在以漏为中心的情况下，可以克服三维曲率效应，获得均匀的表面电场。
根据图8的相同结构参数的传统VLD LDMOS结构和本发明提供的三维变掺杂LDMOS的击穿电压与曲率半径的关系。由图可见，对于传统VLD LDMOS而言，在以源为中心和以漏为中心的情况下，当曲率半径越小时，其击穿电压越小。这说明传统VLD LDMOS受三维曲率效应影响明显，特别是在小的曲率半径下。而当曲率半径变小时，本发明提供的三维变掺杂LDMOS的击穿电压没有减小并一直保持最大的击穿电压。最终，根据图9所示的掺杂浓度曲线可以获知，本发明提供的三维变掺杂技术可以有效地抑制实际版图中的三维曲率效应。
综上，本发明的耐压层能够按照标准的CMOS工艺制备，因此该工艺是一个与标准CMOS工艺完全兼容的工艺方案，工艺制备简单，成本低廉。利用该方法制备的器件可以有效抑制版图所带来的三维曲率效应，从而大大增强实际器件的耐压能力。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。
Claims (4)
1.一种具有三维横向变掺杂的半导体器件耐压层，其特征在于，该耐压层在半导体器件的半导体衬底或埋氧层的上表面外延形成，及所述耐压层具有三维横向变掺杂并且在以P型或N型重掺杂区域为中心的结构中掺杂浓度为非线性分布，其中，耐压层以P型重掺杂区域为中心的结构中，掺杂浓度采用公式计算：
其中，N(r)为半导体器件耐压层掺杂浓度，r为以半导体器件耐压层曲率内侧为起点的坐标；t＝(0.5ts 2+tstoxεs/εox)0.5为特征厚度，εs为硅的介电常数，εox为半导体器件埋氧层的介电常数，q为电荷量，ts为半导体器件耐压层的厚度，tox为半导体器件埋氧层的厚度，Ec为半导体临界电场，rin为半导体器件耐压层内侧的曲率半径；
耐压层以N型重掺杂区域为中心的结构中，掺杂浓度采用公式计算：
其中，N(r)为半导体器件耐压层掺杂浓度，r为以半导体器件耐压层曲率内侧为起点的坐标；t＝(0.5ts 2+tstoxεs/εox)0.5为特征厚度，εs为硅的介电常数，εox为半导体器件埋氧层的介电常数，q为电荷量，ts为半导体器件耐压层的厚度，tox为半导体器件埋氧层的厚度，Ec为半导体临界电场，rout为半导体器件耐压层外侧的曲率半径。
2.根据权利要求1所述具有三维横向变掺杂的半导体器件耐压层，其特征在于：所述耐压层采用叉指状版图或跑道形版图或圆形版图。
3.根据权利要求1所述具有三维横向变掺杂的半导体器件耐压层，其特征在于：所述耐压层采用硅或碳化硅、砷化镓、磷化铟、锗硅材料制作。
4.根据权利要求1所述具有三维横向变掺杂的半导体器件耐压层，其特征在于：所述耐压层用于横向PN二极管或横向扩散场效应晶体管LDMOS、横向绝缘栅双极型晶体管LIGBT。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711234307.8A CN108054194B (zh) | 2017-11-30 | 2017-11-30 | 一种具有三维横向变掺杂的半导体器件耐压层 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711234307.8A CN108054194B (zh) | 2017-11-30 | 2017-11-30 | 一种具有三维横向变掺杂的半导体器件耐压层 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108054194A CN108054194A (zh) | 2018-05-18 |
| CN108054194B true CN108054194B (zh) | 2020-09-22 |
Family
ID=62121518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711234307.8A Active CN108054194B (zh) | 2017-11-30 | 2017-11-30 | 一种具有三维横向变掺杂的半导体器件耐压层 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108054194B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110164955A (zh) * | 2019-05-28 | 2019-08-23 | 深圳市桦沣实业有限公司 | 一种横向变掺杂终端结构 |
| CN113270481B (zh) * | 2021-05-19 | 2022-10-25 | 济南大学 | 掺杂浓度渐变的圆形漂移区半导体器件及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011278A (en) * | 1997-10-28 | 2000-01-04 | Philips Electronics North America Corporation | Lateral silicon carbide semiconductor device having a drift region with a varying doping level |
| CN102194832A (zh) * | 2011-05-16 | 2011-09-21 | 重庆大学 | 具有界面横向变掺杂的soi耐压结构 |
| CN103489915A (zh) * | 2013-09-16 | 2014-01-01 | 电子科技大学 | 一种横向高压超结功率半导体器件 |
-
2017
- 2017-11-30 CN CN201711234307.8A patent/CN108054194B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011278A (en) * | 1997-10-28 | 2000-01-04 | Philips Electronics North America Corporation | Lateral silicon carbide semiconductor device having a drift region with a varying doping level |
| CN102194832A (zh) * | 2011-05-16 | 2011-09-21 | 重庆大学 | 具有界面横向变掺杂的soi耐压结构 |
| CN103489915A (zh) * | 2013-09-16 | 2014-01-01 | 电子科技大学 | 一种横向高压超结功率半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108054194A (zh) | 2018-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2680312B1 (en) | High breakdown voltage LDMOS device | |
| CN105448979B (zh) | 横向双扩散场效应管及其形成方法 | |
| CN102610643B (zh) | 沟槽金属氧化物半导体场效应晶体管器件 | |
| US20120168856A1 (en) | Trench-type semiconductor power devices | |
| JP2014017469A (ja) | 炭化珪素半導体装置およびその製造方法 | |
| CN103219386B (zh) | 一种具有高k绝缘区的横向功率器件 | |
| CN102376762B (zh) | 超级结ldmos器件及制造方法 | |
| CN104701178A (zh) | 使用电化学蚀刻制造半导体器件方法以及半导体器件 | |
| CN103199104B (zh) | 一种晶圆结构以及应用其的功率器件 | |
| CN105576025A (zh) | 一种浅沟槽半超结vdmos器件及其制造方法 | |
| CN107221561A (zh) | 一种叠层电场调制高压mosfet结构及其制作方法 | |
| CN108054194B (zh) | 一种具有三维横向变掺杂的半导体器件耐压层 | |
| US20220328618A1 (en) | Semiconductor power device | |
| CN106571388A (zh) | 具有resurf结构的横向扩散金属氧化物半导体场效应管 | |
| CN108054202B (zh) | 一种半导体结构及其形成方法 | |
| CN105140288B (zh) | 射频ldmos器件 | |
| CN108110057B (zh) | 超结金属氧化物场效应晶体管 | |
| CN103515443A (zh) | 一种超结功率器件及其制造方法 | |
| CN105140289A (zh) | N型ldmos器件及工艺方法 | |
| CN103035674B (zh) | 射频横向双扩散场效应晶体管及其制造方法 | |
| CN109698237A (zh) | 一种沟槽栅碳化硅mosfet器件及其制造方法 | |
| WO2020125326A1 (zh) | 半导体超结功率器件 | |
| CN104253050A (zh) | 一种槽型横向mosfet器件的制造方法 | |
| CN115274859B (zh) | Ldmos晶体管及其制造方法 | |
| CN112466955B (zh) | 一种具有体内导电沟道的薄层soi-ldmos器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |