JP3351664B2 - 高耐圧半導体素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、横型ＩＧＢＴや横
型パワーＭＯＳＦＥＴ等のＭＯＳ構造を有する高耐圧半
導体素子に関する。

【０００２】

【従来の技術】ＭＯＳ構造を有する高耐圧半導素子の一
つとして、ＩＧＢＴ（Insulated GateBipolar Transist
or ）がある。ＩＧＢＴは、パワーＭＯＳＦＥＴの高速
スイッチング特性とバイポーラトランジスタの高出力特
性とを兼ね備えた新しい高耐圧半導体素子であり、近
年、インバータやスイッチング電源等のパワーエレクト
ロニクスの分野で多く利用されている。

【０００３】図１は、従来の横型ＩＧＢＴの素子構造を
示す断面図である。図１において、８１はシリコン基板
を示しており、このシリコン基板８１上には、シリコン
酸化膜８２を介して、低不純物濃度（高抵抗）のｎ型シ
リコン活性層８３が設けられている。これらシリコン基
板８１、シリコン酸化膜８２、ｎ型シリコン活性層８３
はＳＯＩ基板を構成している。また、ｎ型シリコン活性
層８３の底部には高不純物濃度（低抵抗）のｎ型シリコ
ン層９０が形成されている。

【０００４】ｎ型シリコン活性層８３の表面には、ｐ型
ベース層８９が選択的に形成されており、このｐ型ベー
ス層８９の表面には、高不純物濃度のｎ型ソース層８８
が選択的に形成されている。

【０００５】このｎ型ソース層８８とｎ型シリコン活性
層８３とで挟まれたｐ型ベース層８９の部分上には、厚
さ６０ｎｍ程度のゲート絶縁膜（不図示）が形成され、
このゲート絶縁膜上にゲート電極９１が配設されてい
る。また、ソース電極８７が、ｎ型ソース層８８および
ｐ型ベース層８９にコンタクトするように配設されてい
る。

【０００６】ｐ型ベース層８９から所定距離離れたｎ型
シリコン活性層８３の表面には、ｎ型バッファ層８４が
選択的に形成されており、このｎ型バッファ層８４の表
面には、ドレイン電極８６が設けられた高不純物濃度の
ｐ型ドレイン層８５が選択的に形成されている。

【０００７】このように構成された横型ＩＧＢＴの動作
は、以下の通りである。

【０００８】ターンオン時には、ソース電極８７に対し
て正の電圧をゲート電極９１に印加する。ゲート電極９
１に正の電圧が印加されると、ゲート電極９１の下方の
ｐ型ベース層８９の表面のチャネル領域が導通状態とな
り、ｎ型ソース層８８からｎ型シリコン活性層８３に電
子が注入されるとともに、ｐ型ドレイン層８５から正孔
がｎ型シリコン活性層８３に注入される。この結果、ｎ
型シリコン活性層８３は導電変調を起こして低抵抗にな
り、ドレイン・ソース間に主電流が流れるようになる。

【０００９】一方、ターンオフ時には、ソース電極８７
に対して負の電圧をゲート電極９１に印加する。ゲート
電極９１に負の電圧が印加されると、ゲート電極９１の
下部のｐ型ベース層８９の表面のチャネル領域が非導通
状態となり、ｎ型ソース層８８からｎ型シリコン活性層
８３に電子が注入されなくなる。この結果、ｎ型シリコ
ン活性層８３は導電変調を起こさなくなり、やがてドレ
イン・ソース間に主電流が流れなくなる。

【００１０】ところで、この種の横型ＩＧＢＴには以下
のような問題があった。すなわち、ターンオン時には、
ゲート電極９１に正の電圧を印加して、ｐ型ベース層８
９の表面のチャネル領域を導通状態にするが、このチャ
ネル領域で生じる電圧降下が大きく、オン電圧が高くな
ってしまう。

【００１１】また、図２は、従来の他の横型ＩＧＢＴの
素子構造を示す断面図である。この横型ＩＧＢＴが図１
に示すものと異なる第１の点は、トレンチゲート構造を
採用していることにある。すなわち、シリコン酸化膜８
２に達するトレンチ溝内に、ゲート絶縁膜９３を介し
て、ゲート電極９７が埋込み形成されている。

【００１２】また、第２の異なる点は、ｎ型ソース層８
８よりもｐ型ドレイン層８５側のｐ型ベース層８９の表
面に、高不純物濃度のｐ型拡散層９４が選択的に形成さ
れていることにある。

【００１３】この横型ＩＧＢＴによれば、素子内の正孔
がｐ型拡散層９４を介してソース電極８７に流れ込むの
で、図１の横型ＩＧＢＴよりもラッチアップ耐量が高く
なるという利点がある。

【００１４】しかしながら、トレンチゲート構造であっ
ても、チャネル領域の面積（チャネル密度）は図１に示
す横型ＩＧＢＴのそれと変わらないので、オン電圧が高
くなるという問題は解決されていなかった。

【００１５】

【発明が解決しようとする課題】上述の如く、従来の横
型ＩＧＢＴでは、チャネル領域での電圧降下により、オ
ン電圧が高くなるという問題があった。

【００１６】本発明の目的は、オン特性の優れた高耐圧
半導体素子を提供することにある。

【００１７】本発明の他の目的は、オン電圧が低く、ラ
ッチアップ耐量の高い高耐圧半導体素子を提供すること
にある。

【００１８】

【課題を解決するための手段】上記課題を解決するた
め、本発明（請求項１）は、半導体基板と、この半導体
基板上に形成された絶縁膜と、絶縁膜上に形成された第
１導電型活性領域と、この活性領域の表面に形成された
ドレイン領域と、前記活性領域の表面の前記ドレイン領
域と離間して形成された第２導電型ベース領域と、この
ベース領域の表面に形成された第１導電型ソース領域
と、このソース領域に接するように前記ベース領域を貫
通し、前記活性領域に達する第１の溝の内面に形成され
た第１のゲート絶縁膜と、内面に前記第１のゲート絶縁
膜が形成された前記第１の溝の中に埋め込み形成された
第１のゲート電極と、前記第１の溝と離間した位置にお
いて、前記ソース領域に接するように前記ベース領域を
貫通し、前記活性領域に達する第２の溝の内面に形成さ
れた第２のゲート絶縁膜と、内面に前記第２のゲート絶
縁膜が形成された前記第２の溝の中に埋め込み形成され
た第２のゲート電極と、前記ソース領域および前記ベー
ス領域に電気的にコンタクトするソース電極と、前記ド
レイン領域に電気的にコンタクトするドレイン電極とを
具備してなり、前記ゲート絶縁膜、前記ゲート電極、前
記ソース領域、前記ベース領域および前記活性領域によ
り構成されるＭＯＳ構造において二つ以上のチャネル領
域が形成されることを特徴とする高耐圧半導体素子を提
供する。

【００１９】上記高耐圧半導体素子において、本発明
（請求項２）は、前記第１及び第２の溝は、前記ドレイ
ン領域とほぼ平行に延在していることを特徴とする高耐
圧半導体素子を提供する。

【００２０】上記高耐圧半導体素子において、本発明
（請求項３）は、前記第１及び第２の溝が、接続されて
格子状をなすことを特徴とする高耐圧半導体素子を提供
する。

【００２１】上記高耐圧半導体素子において、本発明
（請求項４）は、前記第１及び第２の溝の少なくとも１
方は、ジグザグ状をなすことを特徴とする高耐圧半導体
素子を提供する。

【００２２】上記高耐圧半導体素子において、本発明
（請求項５）は、前記第１及び第２の溝は、それぞれ、
前記ドレイン領域の延在方向に対して斜めに配置された
複数の短い溝からなることを特徴とする高耐圧半導体素
子を提供する。

【００２３】上記高耐圧半導体素子において、本発明
（請求項６）は、前記第１の溝は前記ドレイン領域側に
配置され、前記第１の溝の前記ドレイン領域側には前記
ソ−ス領域は存在しないことを特徴とする高耐圧半導体
素子を提供する。

【００２４】上記高耐圧半導体素子において、本発明
（請求項７）は、前記第１及び第２の溝の側壁面の面方
位がほぼ｛１００｝であることを特徴とする高耐圧半導
体素子を提供する。

【００２５】上記高耐圧半導体素子において、本発明
（請求項８）は、前記第１の溝は前記ドレイン領域側に
配置され、前記第１の溝の前記ドレイン領域とは反対側
の前記ベ−ス領域に１つのチャネル領域が形成され、前
記第２の溝の周囲の前記ベ−ス領域に２つのチャネル領
域が形成されることを特徴とする高耐圧半導体素子を提
供する。

【００２６】上記高耐圧半導体素子において、本発明
（請求項９）は、前記ドレイン領域は第２導電型である
ことを特徴とする高耐圧半導体素子を提供する。

【００２７】上記高耐圧半導体素子において、本発明
（請求項１０）は、前記ドレイン領域は第１導電型であ
ることを特徴とする高耐圧半導体素子を提供する。

【００２８】上記高耐圧半導体素子において、本発明
（請求項１１）は、前記第１または第２の溝の底部から
前記活性層の底部までの距離をｌ、前記溝間の距離を
ｗ、前記溝のうち前記活性層に接している部分の深さを
ｄとすると、（ｌ・ｄ／ｗ）＞３．４５×１０^-6ｃｍな
る条件を満たすことを特徴とする高耐圧半導体素子を提
供する。

【００２９】上記高耐圧半導体素子において、本発明
（請求項１２）は、前記第１又は第２の溝よりも前記ド
レイン領域側に、絶縁膜で埋め込まれたダミ−の溝が形
成されていることを特徴とする高耐圧半導体素子を提供
する。

【００３０】上記高耐圧半導体素子において、本発明
（請求項１３）は、前記第１及び第２の溝のそれぞれ
は、それらに接続され、それぞれ不連続な複数に区分さ
れたサブ溝を有し、それらの内面にはサブゲート絶縁膜
が形成され、かつサブゲート電極が埋め込まれているこ
とを特徴とする高耐圧半導体素子を提供する。

【００３１】上記高耐圧半導体素子において、本発明
（請求項１４）は、前記ベ−ス領域の拡散深さは、３μ
ｍ以下であることを特徴とする高耐圧半導体素子を提供
する。

【００３２】上記高耐圧半導体素子において、本発明
（請求項１５）は、前記ベ−ス領域の表面に溝が形成さ
れ、この溝に前記ソ−ス電極により埋め込まれているこ
とを特徴とする高耐圧半導体素子を提供する。

【００３３】上記高耐圧半導体素子において、本発明
（請求項１６）は、前記ベ−ス領域と前記ドレイン領域
との間の前記活性領域に、絶縁体又は半導体で埋め込ま
れた溝が形成され、この溝の下方に、第１導電型のバイ
パス領域が形成されていることを特徴とする高耐圧半導
体素子を提供する。

【００３４】本発明（請求項１）の高耐圧半導体素子で
は、ソース領域に接するようにベース領域を貫通し、活
性領域に達する複数の溝が形成され、これら溝の内面に
ゲート絶縁膜が形成されるとともに、溝内はゲート電極
で埋め込まれ、複数のＭＯＳ構造が形成される。これら
ＭＯＳ構造により一つの素子内に二つ以上のチャネル領
域が形成される。したがって、チャネル密度は高くな
り、チャネル領域全体の抵抗が小さくなる。

【００３５】このＭＯＳ構造を構成する溝は、第２導電
型ベース層を貫通して第１導電型活性層に達しているの
で、この溝底部近傍の活性層の領域ではキャリアの流れ
が阻害される。

【００３６】このため、ターンオン時、オン状態時に、
パワーＭＯＳＦＥＴの場合には第１導電型ソース層の多
数キャリアと同極性のキャリアが、ＩＧＢＴの場合には
同極性および逆極性のキャリアが、溝底部近傍の活性層
の領域に効果的に蓄積される。

【００３７】これにより、活性層の抵抗が小さくなり、
ソース層およびその近傍に十分な量のキャリアが供給さ
れ、容易にチャネルを形成できるようになる。

【００３８】これらの総合的な効果により、従来に比べ
て、優れたオン特性（例えばオン電圧）が得られるよう
になる。

【００３９】

【発明の実施の形態】以下、図面を参照しながら本発明
の種々の実施例について説明する。 （第１の実施例）図３は、本発明の第１の実施例に係る
横型ＩＧＢＴの平面図である。また、図４は、図３の横
型ＩＧＢＴのＩ−Ｉ断面図である。

【００４０】図中、１はシリコン基板を示しており、こ
のシリコン基板１上には、シリコン酸化膜２を介して、
低不純物濃度のｎ型シリコン活性層３が設けられてい
る。これらシリコン基板１、シリコン酸化膜２およびｎ
型シリコン活性層３は、ＳＯＩ基板を構成している。ま
た、図中、参照数字１３は、素子分離絶縁膜を示してい
る。

【００４１】なお、本発明におけるＳＯＩ基板は、半導
体層／絶縁層積層構造の基板を意味し、シリコン層／絶
縁層積層構造の基板を含む広い意味のＳＯＩ基板であ
る。

【００４２】ここで、シリコン酸化膜２の膜厚は１〜５
μｍ程度が好ましい。１μｍより薄いと耐圧が低くなっ
てしまい、５μｍより厚いとウェハが反ったり、酸化膜
の形成に時間がかかってしまう。また、ｎ型シリコン活
性層３の膜厚は２０μｍ以下が好ましく、素子分離を容
易にすることを考えると、より好ましくは１０μｍ以下
である。さらに、ｎ型シリコン活性層３の不純物総量
は、耐圧を高くすることを考えると１．０×１０¹⁰〜
３．０×１０¹²ｃｍ^-2が好ましく、より好ましくは０．
５〜１．８×１０¹²ｃｍ^-2である。

【００４３】ｎ型シリコン活性層３の表面には、ｎ型バ
ッファ層４が選択的に形成されており、このｎ型バッフ
ァ層４の表面には、高不純物濃度のｐ型ドレイン層５が
選択的に形成され、このｐ型ドレイン層５上にドレイン
電極６が設けられている。

【００４４】このｐ型ドレイン層５から所定距離離れた
ｎ型シリコン活性層３の表面には、ｐ型ベース層９が選
択的に形成されており、このｐ型ベース層９の領域に
は、ｐ型ベース層９を貫通し、ｎ型シリコン活性層３に
達する２本のトレンチ溝１０ａ，１０ｂが形成されてい
る。これらトレンチ溝１０ａ，１０ｂの内面には、厚さ
２０〜１００ｎｍ程度のゲート酸化膜１１ａ，１１ｂが
形成され、かつトレンチ溝１０ａ，１０ｂ内には、例え
ばポリシリコンからなるトレンチゲート電極１２ａ，１
２ｂが埋込み形成されている。

【００４５】トレンチ溝１０ａ，１０ｂの上部側壁に
は、高不純物濃度のｎ型ソース層８ａ，８ｂ，８ｃが選
択的に形成されている。また、ｎ型ソース層８およびこ
のｎ型ソース層８が形成されている領域中のｐ型ベース
層９上には、ソース電極７が設けられている。このソー
ス電極７は、絶縁膜５０を介してｐ型ベース層９が形成
されていないｎ型シリコン活性層３の領域まで延びてお
り、これによりソース電極７にフィールドプレートの機
能を持たせることができ、耐圧を改善できる。また、ソ
ース電極７とｐ型ベース層９のコンタクトする部分には
選択的に高不純物濃度のｐ型コンタクト層５１ａ，５１
ｂが形成されている。

【００４６】これらｎ型ソース層８ａ，８ｂ，８ｃ、ｐ
型ベース層９、ｎ型シリコン活性層３、ゲート酸化膜１
１およびトレンチゲート電極１２ａ，１２ｂによって、
ｎ型ＭＯＳトランジスタが構成されている。

【００４７】ここで、ドレイン側に近い方のトレンチ溝
１０ａについては、ドレイン側と反対側の上部側壁のみ
にｎ型ソース層８ａが形成され、一方、ドレイン側に遠
い方のトレンチ溝１０ｂについては、両方の上部側壁に
ｎ型ソース層８ｂ，８ｃが形成されている。

【００４８】また、トレンチ溝１０ａ，１０ｂの平面パ
ターンは、図３に示すように、ｐ型ドレイン層５の長手
方向にほぼ平行なストライプパターンとなっている。つ
まり、トレンチ溝１０ａ，１０ｂの長手方向は、ｐ型ド
レイン層５のそれとほぼ平行である。換言すれば、トレ
ンチ溝１０ａ，１０ｂは、ｐ型ドレイン層５に沿って形
成されている。さらに換言すれば、ｐ型ドレイン層５に
対向するｐ型ベース層９の面に対してほぼ平行にトレン
チ溝１０ａ，１０ｂが形成されている。

【００４９】上記の如きに構成された横型ＩＧＢＴにお
いて、トレンチゲート電極１２ａ，１２ｂにソース電圧
に対して正の電圧を印加すると、トレンチ溝１０ａ，１
０ｂの周囲のチャネル領域（ｐ型ベース層９）が導通状
態になる。

【００５０】この結果、ｎ型ソース層８ａ，８ｂ，８ｃ
からｎ型シリコン活性層３に電子が注入され、そして、
ｐ型ドレイン層５からｎ型シリコン活性層３に正孔が注
入されるので、ｎ型シリコン活性層３が導電変調を起こ
し、素子はＩＧＢＴ動作によってターンオンする。

【００５１】このとき、本実施例では三つのｎチャネル
型ＭＯＳトランジスタが形成され、これにより、ターン
オン時、導通状態時に、一つの素子内に三つの並列のチ
ャネル領域を形成でき（従来は一つ）、従来よりもチャ
ネル密度が高くなり、オン電圧が低くなる（第１の
点）。

【００５２】また、トレンチ溝１０ａ，１０ｂの長手方
向は、上述したように、ｐ型ドレイン層５のそれとほぼ
平行なので、ｎチャネル型ＭＯＳトランジスタの三つの
並列のチャネル領域のチャネル幅は従来のそれよりも長
くなる。

【００５３】さらに、トレンチ溝１０ａ，１０ｂによ
り、トレンチ溝１０ａ，１０ｂの下部のｎ型シリコン活
性層３ではキャリアの流れは阻害されるので、ターンオ
ン時、導通状態時には、ｎ型ソース層８ａ，８ｂ，８ｃ
からｐ型ベース層９に注入された電子およびドレイン側
からソース側に流れ込む正孔（ドレイン電流）がトレン
チ溝１０ａ，１０ｂの下部の低濃度のｎ型ベース層３に
効果的に蓄積される。

【００５４】この結果、ｎ型シリコン活性層３の抵抗が
小さくなり、三つのｎチャネル型ＭＯＳトランジスタの
ソース領域およびその近傍に十分な量のキャリアが供給
され、三つの並列のチャネル領域を容易に同時に働かす
ことができるようになる（第２の点）。

【００５５】なお、後述するようにトレンチ溝１０ａ，
１０ｂの寸法（幾何学的形状）を最適化することによ
り、より大きな電流を流せるようになる。

【００５６】さらにまた、トレンチ溝１０ａ，１０ｂ
は、その４つの側面の面方位が図５（ａ）に示すように
およそ｛１００｝になるように形成されている。すなわ
ち、トレンチ溝１０は図５（ｂ）に示す三つの｛１０
０｝面のいずれかにほぼ平行となる。面方位を｛１０
０｝に選ぶと、シリコン結晶格子のラフネスが少なくな
り、さらに電子の有効質量も小さくなるため、チャネル
領域での移動度が高くなって、電流密度が増加し、オン
抵抗が低減される（第３の点）。

【００５７】図６は、本実施例の横型ＩＧＢＴのターン
オン時における電流の流れを示す図である。三つのチャ
ネル領域を通る電子の割合は、ドレイン領域から離れる
ほど少なくなっているが、全てのチャネル領域が働いて
いる（導通状態になっている）。これから、ｎ型ソース
層８ａ，８ｂ，８ｃ下部にキャリアの蓄積が効果的に生
じ、これによりチャネル領域の全てが導通状態になるこ
とが分かる。

【００５８】図７（ａ）〜（ｃ）は、オン状態における
本実施例および従来の素子内のキャリアの濃度プロファ
イルを示す図である。図７（ａ）は図７（ｃ）のII−II
方向のキャリアの濃度プロファイル、図７（ｂ）は図７
（ｃ）のIII −III 方向（深さ方向）におけるキャリア
の濃度プロファイルを模式的に示している。図７（ａ）
〜（ｃ）から三つのｎ型ＭＯＳトランジスタのソース領
域の近傍に図１の従来のＩＧＢＴよりも効果的にキャリ
アが蓄積されていることが分かる。なお、図７（ｃ）の
断面図ではｐ型コンタクト層を省略してある。

【００５９】図７（ａ）及び（ｂ）において、実線ａ
（本発明）は素子パラメータ（例えば、各拡散層の濃度
プロファイル、トレンチ溝１０の深さ、トレンチ溝１０
の幅）寸法を適当に設定した場合を示し、実線ｂ（本発
明）は素子パラメータが最適化された場合を示してい
る。図７（ｂ）から、素子パラメータを最適化すること
により、ソース側に向かって過剰キャリアが単調に減少
することなく、ソース領域の近傍に効果的にキャリアが
蓄積することが分かる。

【００６０】さらに、図７（ａ）の実測図を図８に示
す。図８は図７（ａ）とは左右が逆転しており、また素
子パラメータが最適化された場合は省略してある。

【００６１】図８より素子パラメータを適当に設定した
場合でも、ソース側における過剰キャリアは１０¹⁶ｃｍ
^-3以上となることが分かる。これに対して従来の場合
は、ソース側で過剰キャリアが１０¹⁵ｃｍ^-3以下に減っ
てしまう。

【００６２】そして、ターンオン電圧は、従来に比べて
十分に低いものとなり、また、ターンオン後は従来より
も低いオン電圧でチャネル領域の導通状態が維持され
る。

【００６３】以上に述べたように本実施例によれば、従
来よりも大幅にオン抵抗を低くできるようになる。

【００６４】トレンチ溝１０ａ，１０ｂの好ましい寸法
（幾何学的形状）は以下の通りである。

【００６５】図９に示すように、トレンチ溝１０ａ，１
０ｂの底部（先端）からｎ型シリコン活性層３の底部ま
での距離をｌ、トレンチ溝間の距離をｗ、ｐ型ベース層
９から突き抜けている部分のトレンチ溝１０ａ，１０ｂ
の深さをｄとする。トレンチゲート領域を流れる正孔電
流Ｊ_p は、素子の奥行き方向を単位長さ（１ｃｍ）とす
ると、 Ｊ_p ＝２・μ・ｋ・Ｔ（ｎ／ｌ）ｗ となる。ただし、ｎはキャリア濃度（ｃｍ^-3）、μは移
動度、ｋはボルツマン係数、Ｔは温度である。

【００６６】正孔電流Ｊ_p の値は、全電流Ｊの３０％に
相当し、Ｊ_p ＝０．３Ｊとなる。

【００６７】トレンチゲート下の横方向抵抗率はｄ・ｎ
に比例し、 ｄ・ｎ＝（０．３Ｊ・ｌ・ｄ）／（２μ・ｋ・Ｔ・ｗ） （１） となる。

【００６８】ここで、（１）式にμ＝５００、ｋ・Ｔ＝
４．１４×１０²¹を代入すると、 ｄ・ｎ＝１．４５×１０¹⁷（ｌ・ｄ／ｗ） （２） となる。

【００６９】（２）式は、ｎ型シリコン活性層３の厚さ
が１０μｍ程度の場合、ｄ＞５［μｍ］、ｎ＞１×１０
¹⁵［ｃｍ^-3］であることが好ましい。したがって、この
値を（２）式に代入すると、 ｄ・ｎ＝１．４５×１０¹⁷（ｌ・ｄ／ｗ）＞（５×１０
^-4［ｃｍ］）（１×１０¹⁵［ｃｍ^-3］）となり、 （ｌ・ｄ／ｗ）＞３．４５×１０^-6［ｃｍ］なる条件式
が得られる。この条件式を満たす場合、常に従来の横型
ＩＧＢＴよりも大きな電流が得られる。

【００７０】より好ましくは、ｄ＝５μｍ、ｎ＝１×１
０¹⁶［ｃｍ^-3］であり、この値を（２）式に代入する
と、 （ｌ・ｄ／ｗ）＞３．４５×１０^-5［ｃｍ］なる条件式
が得られる。この条件式を満たす場合、さらに大きな電
流が得られる。

【００７１】以上の結果をまとめると、（ｌ・ｄ／ｗ）
＞３．４５×１０^-6［ｃｍ］、好ましくは（ｌ・ｄ／
ｗ）＞３．４５×１０^-5［ｃｍ］の範囲にパラメータ
ｌ，ｄ，ｗを設定することにより、常に従来の横型ＩＧ
ＢＴよりも大きな電流が得られるようになる。

【００７２】図１０は、本実施例の横型ＩＧＢＴおよび
図１の従来の横型ＩＧＢＴのターンオフ波形を示す図で
ある。これは本実施例、従来のいずれも同じドレイン電
圧、同じゲート電圧からターンオフを開始した場合を示
している。本実施例のほうがドレイン電流が大きい分だ
け、ターンオフ開始時のドレイン電流値を１００％とし
て、ドレイン電流値が９０％から１０％に落ちる時間で
あるフォールタイムが長くなるが、ほとんど従来と同じ
フォールタイムが得られる。

【００７３】図１１は、図１０の波形を、ターンオフ開
始時のドレイン電流値を１として書き直した波形図であ
り、図１２は、ターンオフロスを示すグラフである。図
１１及び１２から、本発明のほうがフォールタイムの部
分の面積が小さく、したがってターンオフロスが小さい
ことが分かる。よって、本実施例に係るＩＧＢＴによれ
ば、従来のＩＧＢＴとほぼ同じ程度に高速で、ターンオ
フロスの小さいスイッチング動作が可能となる。 （第２の実施例）図１３は、本発明の第２の実施例に係
る横型ＩＧＢＴの素子構造を示す断面図である。なお、
以下の図において、前出した図と同一符号（添字が異な
るものを含む）は同一部分または相当部分を示し、詳細
な説明は省略する。また、以下の図中では、絶縁膜５０
およびｐ型コンタクト層５１は特に図示しないこととす
る。

【００７４】本実施例の横型ＩＧＢＴが第１の実施例の
それと異なる点は、トレンチ溝を１０ａ，１０ｂ，１０
ｃの３本に増やしたことにある。本実施例によれば、チ
ャネル領域が５カ所に増えるので、素子面積当たりのチ
ャネル密度がより高くなり、さらにオン電圧を下げるこ
とができる。なお、トレンチ溝４本以上でもよい。 （第３の実施例）図１４は、本発明の第３の実施例に係
る横型ＩＧＢＴの素子構造の要部（ソース側素子構造）
を示す断面図である。

【００７５】本実施例の横型ＩＧＢＴが第１の実施例の
それと異なる点は、トレンチ溝１０ａ，１０ｂで分離さ
れたｐ型ベース層９のうち、最もドレイン側のｐ型ベー
ス層９であるフローティング状態のｐ型ベース層を無く
したことにある。

【００７６】このような素子構造でも、第１の実施例の
場合と同じチャネル密度が得られるので、第１の実施例
と同様な効果が得られる。 （第４の実施例）図１５は、本発明の第４の実施例に係
る横型ＩＧＢＴの素子構造の要部（ソース側素子構造）
を示す断面図である。

【００７７】本実施例の横型ＩＧＢＴが第１の実施例の
それと異なる点は、各トレンチ溝１０ａ，１０ｂの上部
側壁にそれぞれ二つずつのｎ型ソース層８ａ，８ｂ，８
ｃ，８ｄを形成したことにある。

【００７８】本実施例によれば、ターンオン時、オン状
態時に、四つのチャネル領域が形成されるので、第１の
実施例よりもチャネル密度が高くなり、さらに、ターン
オン電圧を下げることができるようになる。

【００７９】また、最もドレイン側のｐ型ベース層９に
ソース電極７がコンタクトしていることにより、ラッチ
アップ耐量が増加し、ターンオフスピードを改善するこ
とが可能となる。 （第５の実施例）図１６は、本発明の第５の実施例に係
る横型ＩＧＢＴの素子構造の要部（ソース側素子構造）
を示す断面図である。

【００８０】本実施例の横型ＩＧＢＴが第４の実施例の
それと異なる点は、最もドレイン側のｐ型ベース層９と
ｎ型ソース層８ａ，８ｂとに、ソース電極７がコンタク
トしていないことにある。

【００８１】本実施例によれば、ｐ型ベース層９にソー
ス電極７がコンタクトしていないので、ターンオンの際
に最もドレイン側のｐ型ソース層９から正孔が抜けてい
くのを防ぐことができるので、ターンオン特性が改善さ
れる。 （第６の実施例）図１７は、本発明の第６の実施例に係
る横型ＩＧＢＴの素子構造の要部（ソース側素子構造）
を示す断面図である。

【００８２】本実施例の横型ＩＧＢＴが第４の実施例の
それと異なる点は、ｎ型ＭＯＳトランジスタのゲート部
を形成するトレンチ溝１０ａ，１０ｂ（トレンチゲート
溝）とは別の酸化膜１５が埋め込まれたトレンチ溝２０
（ダミートレンチ溝）を付加したことにある。このダミ
ートレンチ溝２０はトレンチゲート溝１０ａ，１０ｂよ
りもドレイン側に形成されている。

【００８３】本実施例によれば、ダミートレンチ溝２０
により、ターンオフの際に最もドレイン側のｐ型ベース
層９とソース電極７とのコンタクト部から正孔が抜けて
いくのを防ぐことができるので、第４の実施例よりもキ
ャリア（電子）の蓄積が促進され、さらにオン特性が改
善される。

【００８４】なお、上述したｌ・ｄ／Ｗ＞３．４５×１
０^-6［ｃｍ］の範囲はダミートレンチ溝とトレンチゲー
ト溝との間にも適用される。 （第７の実施例）図１８は、本発明の第７の実施例に係
る横型ＩＧＢＴの素子構造の要部（ソース側素子構造）
を示す断面図である。

【００８５】本実施例の横型ＩＧＢＴが第６の実施例の
それと異なる点は、ダミートレンチ溝２０の構造をトレ
ンチゲート溝１０ａ，１０ｂのそれと同じにし、かつダ
ミートレンチ溝２０内のトレンチゲート電極１２をフロ
ーティング状態にしたことにある。

【００８６】本実施例によれば、ダミートレンチ溝２０
とトレンチゲート溝１０ａ，１０ｂとを同一工程で形成
できるので、第６の実施例に比べて、プロセスが簡略化
される。 （第８の実施例）図１９は、本発明の第８の実施例に係
る横型ＩＧＢＴの素子構造の要部（ソース側素子構造）
を示す断面図である。

【００８７】本実施例の横型ＩＧＢＴが第６の実施例の
それと異なる点は、ダミートレンチ溝２０をｐ型ベース
層９の端の部分に形成したことにある。本実施例でも、
第６の実施例と同様な効果が得られる。 （第９の実施例）図２０は、本発明の第９の実施例に係
る横型ＩＧＢＴの素子構造の要部（ソース側素子構造）
を示す断面斜視図である。また、図２１は、図２０の横
型ＩＧＢＴのＩ−Ｉ断面図である。

【００８８】本実施例は、第８の実施例において、ダミ
ートレンチ溝２０を図２０に示すような平面パターンに
なるように形成したものである。

【００８９】本実施例によれば、ダミートレンチ溝２０
をトレンチゲート溝１０との距離を狭くして、最もドレ
イン側のｐ型ベース層９をフローティング状態にするこ
とできるようになる。

【００９０】図２２〜図２４は、本実施例と同じ効果が
得られるダミートレンチ溝の平面パターンを示す図であ
る。

【００９１】図２２はダミートレンチ溝２０ａの平面パ
ターンが一つの長方形、図２３はダミートレンチ溝２０
ｂの平面パターンが複数の長方形、図２４はダミートレ
ンチ溝２０ｃの平面パターンが櫛型のものを示してい
る。 （第１０の実施例）図２５は、第１の実施例のトレンチ
溝間のパターンを変えた例を示す平面図（第１０の実施
例）である。また、図２６は図２５の横型ＩＧＢＴのＩ
−Ｉ断面図、図２７は図２５の横型ＩＧＢＴのII−II断
面図である。

【００９２】本実施例では、トレンチゲート溝１０ａ，
１０ｂ間にｎ型ソース層８が形成され、そして、ｎ型ソ
ース層８は複数のｐ型ベース層９を囲むように形成され
ている。

【００９３】本実施例でも、素子内に複数のチャネル領
域が形成されるので、第１の実施例と同様の効果が得ら
れる。

【００９４】また、トレンチゲート溝１０ａ，１０ｂの
本数が増えると、この平面パターンがくり返される。

【００９５】なお、図２５〜図２７は、トレンチ溝によ
り挟まれた領域についてのみ示したものであって、２本
のトレンチゲートで２箇所のチャネルを形成した実施例
ではない。 （第１１の実施例）図２８は本発明の第１１の実施例に
係る横型ＩＧＢＴの平面図である。また、図２９は図２
８の横型ＩＧＢＴのＩ−Ｉ断面図、図３０は図２８の横
型ＩＧＢＴのII−II断面図である。

【００９６】本実施例では、トレンチゲート溝１０に対
してそれぞれほぼ直角になるようにｐ型ベース層９とｎ
型ソース層８とを交互に形成している。

【００９７】本実施例の場合、トレンチゲート溝１０の
側壁にｎ型ソース層８が無い部分には図２５とは異なっ
てチャネルを形成できないが、その代わりに、トレンチ
ゲート溝間の距離を縮めることができるので、チャネル
密度を高くでき、先の実施例と同様な効果が得られる。 （第１２の実施例）図３１は、本発明の第１２の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す断面図である。

【００９８】本実施例の横型ＩＧＢＴが第６の実施例の
それと異なる点は、ダミートレンチ溝２０が，トレンチ
ゲート溝１０ａ，１０ｂよりも深く形成されていること
にある。

【００９９】本実施例によれば、最もドレイン側のｐ型
ベース層９とソース電極７とのコンタクト部分から正孔
が抜けていくのをより効果的に防ぐことができ、さらに
オン特性が改善される。 （第１３の実施例）図３２は、本発明の第１３の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す断面図である。

【０１００】本実施例では、ドレインから最も離れたト
レンチゲート溝１０ｃをｎ型シリコン活性層２の底部に
達するように形成している。すなわち、他のトレンチゲ
ート溝１０ａ，１０ｂよりも深く形成している。 （第１４の実施例）図３３は、本発明の第１４の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）の平面図である。また、図３４は図３３の横型ＩＧ
ＢＴのＩ−Ｉ断面図、図３５は図３３の横型ＩＧＢＴの
II−II断面図、図３６は図３３の横型ＩＧＢＴのIII −
III 断面図である。

【０１０１】本実施例の特徴は、トレンチゲート溝１０
を格子状に形成したことにある。

【０１０２】本実施例によれば、ｐ型ベース層９がｎ型
ソース層８により囲まれるので、トレンチゲート溝１０
の側壁の全てにチャネル領域を形成でき、チャネル密度
をさらに高めることができる。 （第１５の実施例）図３７は、本発明の第１５の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）の平面図である。また、図３８は図３７の横型ＩＧ
ＢＴのＩ−Ｉ断面図、図３９は図３７の横型ＩＧＢＴの
II−II断面図である。

【０１０３】本実施例の横型ＩＧＢＴが第１４の実施例
のそれと異なる点は、ｐ型ベース層９の一部（ｐ型ドレ
イン層の長手方向に平行な二つの面）がｎ型ソース層８
により囲まれていることにある。

【０１０４】本実施例によれば、ラインＩ−Ｉと平行に
伸びているトレンチゲート溝間の距離を狭くすることが
でき、チャネル密度を高くできる。 （第１６の実施例）図４０は、本発明の第１６の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）の平面図である。また、図４１は図４０の横型ＩＧ
ＢＴのＩ−Ｉ断面図、図４２は図４０の横型ＩＧＢＴの
II−II断面図、図４３は図４０の横型ＩＧＢＴの III−
III 断面図である。

【０１０５】本実施例の横型ＩＧＢＴが第１４の実施例
のそれと異なる点は、ｐ型ベース層９の一部（ｐ型ドレ
イン層の長手方向に垂直な二つの面）がｎ型ソース層８
により囲まれていることにある。

【０１０６】本実施例によれば、ラインＩ−Ｉと垂直に
伸びているトレンチゲート溝間の距離を狭くすることが
でき、チャネル密度を高くできる。 （第１７の実施例）図４４は、本発明の第１７の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す断面図である。

【０１０７】本実施例の横型ＩＧＢＴが第６の実施例の
それと異なる点は、ダミートレンチ溝２０とその隣のト
レンチゲート溝１０との間にはｎ型ソース層８を形成せ
ず、チャネル領域が形成されない領域を設けたことにあ
る。

【０１０８】本実施例によれば、上記領域がターンオフ
の際の正孔のバイパスとなり、オフ特性が改善される。
また、ダミートレンチ溝２０により、ターンオンの際に
正孔が最もドレイン側のｐ型ベース層９から流れ出てし
まうことがなく、良好なオン特性を維持できる。 （第１８の実施例）図４５は、本発明の第１８の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す断面図である。

【０１０９】本実施例の横型ＩＧＢＴが第１の実施例の
それと異なる主な点は、最もドレイン側のｐ型ベース層
９に電極１０２を介してダイオード２１を設けたことに
ある。

【０１１０】ターンオフ時にはｐ型ベース層９の下に空
乏層３０が形成される。このとき、トレンチゲート溝１
０の存在によって、空乏層３０、ｐ型ベース層９、ソー
ス電極７という正孔の排出経路ｐ１は抑制され、ターン
オフが遅れる。

【０１１１】しかし、ダイオード２１の電圧降下は空乏
層３０のそれよりも小さいので、ｐ型ベース層９、ダイ
オード２１という正孔の排出経路ｐ２により、素子内の
正孔が効果的に排出されるので、ターンオフ特性は優れ
たものとなる。

【０１１２】一方、導通状態時は、ダイオード２１が設
けられた（最もドレイン側の）ｐ型ベース層９の電位は
他のｐ型ベース層９に対して０．７Ｖ程高くなるので
（シリコンの場合）、上記ｐ型ベース層９から正孔が排
出されるのを防止でき、オン特性は良好なものとなる。

【０１１３】なお、ダイオード２１の代わりに、最もド
レイン側のｐ型ベース層９の電極１０２をショットキー
電極としてもよい。 （第１９の実施例）図４６は、本発明の第１９の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す断面図である。

【０１１４】本実施例の特徴は、ｐ型ベース層９の下部
のｎ型シリコン活性層３の底部に高不純物濃度のｎ型半
導体層３２を設けたことにある。

【０１１５】本実施例によれば、ｎ型ソース層８からチ
ャネル領域を介してｎ型シリコン活性層３に注入された
電子は、ｎ型半導体層３２を介して素子内を流れるの
で、電子電流の抵抗を低減できる。

【０１１６】従って、トレンチゲート溝１０ａ，１０
ｂ，１０ｃを多数並列に形成しても、ｎ型ＭＯＳトラン
ジスタが有効に電子の注入に寄与するので、トレンチゲ
ート溝１０ａ，１０ｂ，１０ｃの数に対応したオン電圧
の低下が期待できる。

【０１１７】また、ｐ型ソース層９の直下に発生する空
乏層３０により、ｎ型半導体層３２がフローティング状
態になって電位上昇が防止されるので、耐圧が低下する
心配はない。 （第２０の実施例）図４７は、本発明の第２０の実施例
に係る横型ＩＧＢＴの素子構造を示す平面図である。な
お、図中、上側のソース電極７内の構造は下側のソース
電極７内のそれと同じであり省略してある。また、図
中、１６はソース電極７と下地とのコンタクトホールを
示している。

【０１１８】本実施例の横型ＩＧＢＴは、各層が同心円
的に形成されたタイプのものであり、領域１４の部分に
対してはソース電極７とのコンタクトを直接とらないで
おくことにより、領域１４に直接正孔が流れ込まず、ト
レンチゲート溝１０ａ，１０ｂ下に電子の蓄積が起こ
り、複数個並べた奥のトレンチゲートからも電子の注入
を起こさせることができる。 （第２１の実施例）図４８は、本発明の第２１の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す断面図である。

【０１１９】本実施例の特徴は、ドレイン側に最も近い
ｎ型ソース層８ａとｎ型シリコン活性層３との間のｐ型
ベース層９上に、ゲート絶縁膜（不図示）を介して、ゲ
ート電極４０を配設したことにある。

【０１２０】すなわち、トレンチゲートのＭＯＳトラン
ジスタと表面ゲートのＭＯＳトランジスタとを組み合わ
せたことにある。

【０１２１】本実施例でも、トレンチゲートのＭＯＳト
ランジスタが存在するので、従来の表面ゲートのＭＯＳ
トランジスタだけの横型ＩＧＢＴに比べて、オン特性が
改善される。 （第２２の実施例）図４９は、本発明の第２２の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す断面図である。

【０１２２】本実施例の特徴は、ドレイン側に最も近い
トレンチゲート溝１０内のゲート酸化膜１１ａの膜厚を
一番厚くしてあることである。

【０１２３】これにより最もドレイン側のトレンチゲー
ト側面にチャネルが形成されるのを効果的に防ぐことが
できる。 （第２３の実施例）図５０は、本発明の第２３の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す断面図である。

【０１２４】本実施例の特徴は、ドレイン側に最も遠い
トレンチゲート溝１０ｃが形成されたｐ型ベース層９の
領域のうち、ｎ型ソース層が形成されていない領域のｐ
型ベース層９に、ソース電極７がコンタクトしていない
ことにある。

【０１２５】本実施例によれば、ｎ型ソース層８ａ，８
ｂ，８ｃ，８ｄが形成された領域のｐ型ベース層９から
正孔がソース電極７に排出するのを防止できる。 （第２４の実施例）図５１は、本発明の第２４の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す断面図である。

【０１２６】本実施例の特徴は、ドレイン側に最も遠い
トレンチゲート溝１０ｂのソース側にダミートレンチ溝
２０を形成したことにある。

【０１２７】本実施例によれば、ダミートレンチ溝２０
により、トレンチゲート溝１０ａ，１０ｂの形成されて
いる領域に効果的にキャリア（電子）を蓄積できるの
で、優れたオン特性が得られる。 （第２５の実施例）図５２は、本発明の第２５の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す平面図である。また、図５３は、図５２の横
型ＩＧＢＴのＩ−Ｉ断面図である。

【０１２８】本実施例の特徴は、平面パターンが鋸状の
トレンチゲート溝１０を用いたことにある。トレンチゲ
ート溝１０ａ，１０ｂの全ての側壁面の面方位は｛１０
０｝であることが好ましい。この場合、鋸刃のなす角θ
は９０°となる。

【０１２９】本実施例によれば、ストライプ状のトレン
チゲート溝を用いた場合よりも、トレンチゲート溝１０
ａ，１０ｂの側壁の面積が大きくなり、チャネル面積が
大きくなるので、オン抵抗をさらに低くできる。 （第２６の実施例）図５４は、本発明の第２６の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す平面図である。

【０１３０】本実施例の横型ＩＧＢＴが第２５の実施例
のそれと異なる点は、最もドレイン側のトレンチゲート
溝１０ａのみを鋸状としたことにある。他のトレンチゲ
ート溝１０ｂはストライプ状になっている。トレンチゲ
ート溝による効果はドレインから離れるほど小さくなる
ので、オン抵抗を効果的に下げるには、最もドレイン側
のトレンチゲート溝１０ａにより形成されるチャネル面
積を大きくすることが重要である。本実施例でも、スト
ライプ状のトレンチゲート溝のみを用いた場合よりも、
トレンチゲート溝の側壁の面積が大きくなり、チャネル
面積が大きくなるので、オン抵抗をさらに低くできる。 （第２７の実施例）図５５は、本発明の第２７の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す平面図である。また、図５６は、図５５の横
型ＩＧＢＴのＩ−Ｉ断面図である。

【０１３１】本実施例の特徴は、ドレインに沿って短い
トレンチゲート溝１０ｓを斜めに配列形成することによ
り、チャネル面積を増やしていることにある。

【０１３２】また、トレンチゲート溝１０ｓよりもドレ
イン側のドリフト領域には酸化膜１７が埋め込まれたス
トライプ状のダミートレンチ溝１０ｄが形成されてい
る。これにより、ソース電極７（特に最もドレイン側の
トレンチゲート溝のｐ型ベース層９およびｎ型ソース層
８にコンタクトしている部分）から排出されるホール電
流を低減でき、不連続に配列形成されたトレンチゲート
溝１０ｓの下部のｎ型シリコン活性層３中に効果的にキ
ャリアを蓄積でき、優れたオン特性が得られるようにな
る。

【０１３３】また、本実施例では、二つのトレンチゲー
ト溝１０ｓにそれぞれ二つづつのｎ型ソース層８ａ，８
ｂ，８ｃ，８ｄを設けているので、二つのトレンチゲー
ト溝１０ｓに四つのチャネルが形成される。

【０１３４】このため、図３の場合に比べてチャネル密
度が高くなるので、ターンオフ特性が改善されるように
ホール電流の排出量を多少大きくしても、オン特性が劣
化することはない。したがって、本実施例によれば、オ
ン特性およびターンオフ特性の両方を容易に改善でき
る。 （第２８の実施例）図５７は、本発明の第２８の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す平面図である。また、図５８、図５９、図６
０はそれぞれ図５７の横型ＩＧＢＴのＩ−Ｉ断面図、II
−II断面図、III −III 断面図である。

【０１３５】本実施例の横型ＩＧＢＴが第２７の実施例
のそれと異なる点は、ダミートレンチ溝を用いずにホー
ル電流の排出を抑制していることにある。

【０１３６】すなわち、本実施例では、図５８に示すよ
うに、最もドレイン側のトレンチゲート溝１０ａのｐ型
ベース層９およびｎ型ソース層８にコンタクトしないよ
うにソース電極７を形成することにより、この部分のソ
ース電極７からホール電流が排出されないようにしてい
ることにある。

【０１３７】この領域のｐ型ベース層９およびｎ型ソー
ス層８は、図５９、図６０に示すように、最もドレイン
側のトレンチゲート溝１０ａが形成されていない領域で
ソース電極７にコンタクトしている。

【０１３８】本実施例でも、ホール電流の排出を防止で
き、チャネル密度が高くなるので、第２７の実施例と同
様にオン特性の改善を図れる。 （第２９の実施例）図６１は、本発明の第２９の実施例
に係る横型ＩＧＢＴの素子構造の要部（ソース側素子構
造）を示す平面図である。また、図６２は、図６１の横
型ＩＧＢＴのＩ−Ｉ断面図である。

【０１３９】本実施例の横型ＩＧＢＴが第２８の実施例
のそれと異なる点は、ダミートレンチ溝２０が付加され
ていることにある。したがって、本実施例によれば、第
２８の実施例よりもホール電流が排出され難くなるの
で、さらにオン特性を改善できるようになる。 （第３０の実施例）図６３は、本発明の第３０の実施例
に係る横型パワーＭＯＳＦＥＴの素子構造を示す平面図
である。また、図６２は、図６１の横型パワーＭＯＳＦ
ＥＴのＩ−Ｉ断面図である。

【０１４０】本実施例の横型パワーＭＯＳＦＥＴの素子
構造は、図３の横型ＩＧＢＴにおいて、高不純物濃度の
ｐ型ドレイン層５を高不純物濃度のｎ型ドレイン層５ｎ
に置き換えたものとなっている。

【０１４１】本実施例でも、第１の実施例と同様な作用
効果により、オン特性およびターンオフ特性が改善され
る。したがって、本実施例によれば、従来よりもオン特
性およびターンオフ特性が優れた横型パワーＭＯＳＦＥ
Ｔを実現できる。

【０１４２】同様に、他の実施例の横型ＩＧＢＴのｐ型
ドレイン層５を高濃度のｎ型ドレイン層５ｎに置き換え
ても従来よりも特性が優れた横型パワーＭＯＳＦＥＴが
得られる。

【０１４３】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、溝として、
断面形状が長方形のトレンチゲート溝（ダミートレンチ
溝）の場合について説明したが、図６５（ａ）に示すよ
うに、断面形状が三角形、図６５（ｂ）に示すように、
断面形状が順テーパー、図６５（ｃ）に示すように、断
面形状が逆テーパー、または図６５（ｄ）に示すよう
に、断面形状が平行四辺形であってもよい。

【０１４４】また、上記実施例では、溝として、平面パ
ターンが主としてｐ型ドレイン層４の長手方向に平行な
トレンチゲート溝（ダミートレンチ溝）の場合について
説明したが、図６６（ａ）に示すように、平面パターン
がｐ型ドレイン層４の長手方向に対して傾いたもの、図
６６（ｂ），６６（ｃ）に示すように、平面パターンが
全体としてはｐ型ドレイン層４にほぼ沿ったものでもよ
い。

【０１４５】なお、図６６（ｂ）のパターンについては
第２５の実施例で説明した。また、図６６（ｃ）の場合
には図５５の場合と同様にダミートレンチ溝を設けるこ
とが好ましい。

【０１４６】また、溝全体としての形状は、図６５の断
面形状および上記実施例の断面形状のものと、図６６の
平面パターンおよび上記実施例の平面パターンのものと
を適宜組み合わせたものが考えられる。また、溝の数は
上記実施例に示した数に限定されるものではない。

【０１４７】また、チャネルを形成するトレンチゲート
溝とダミートレンチ溝をそれぞれ別に設計しても良い
し、同じに設計して良い。 （第３１の実施例）図６７は、本発明の第３１の実施例
に係る横型ＩＧＢＴの平面図である。また、図６８は、
図６７の横型ＩＧＢＴのＩ−Ｉ断面図、図６９は、図６
７の横型ＩＧＢＴのII−II断面図、図７０は、図６７の
横型ＩＧＢＴのIII −III 断面図である。

【０１４８】本実施例の横型ＩＧＢＴが第１の実施例の
それと異なる点は、主トレンチ溝１０ａ，１０ｂから派
生した副トレンチ溝１０ａ´，１０ｂ´を設けたことに
ある。副トレンチ溝１０ａ´，１０ｂ´は、主トレンチ
溝１０ａ，１０ｂに平行に延び、かつ主トレンチ溝１０
ａ，１０ｂに接続されているが、それぞれ不連続な複数
の部分からなる。主トレンチ溝１０ａ，１０ｂと、副ト
レンチ溝１０ａ´，１０ｂ´との間の間隔は、好ましく
は４μｍ以下であり、、より好ましくは２μｍ以下であ
る。

【０１４９】図６９に示すように、主トレンチ溝１０
ａ，１０ｂと、副トレンチ溝１０ａ´，１０ｂ´との間
に囲まれたｎ型領域の部分８ｄ，８ｅは、副トレンチ溝
１０ａ´，１０ｂ´が不連続となっている部分でソ−ス
領域８ａ，８ｃと電気的に接続されており、ソ−ス領域
８ａ，８ｃと同一の電位を有することがわかる。即ち、
主トレンチ溝１０ａ，１０ｂと、副トレンチ溝１０ａ
´，１０ｂ´との間に囲まれたｎ型領域８ｄ，８ｅにも
チャンネルが形成されることがわかる。

【０１５０】また、これらｎ型領域８ｄ，８ｅは、ソ−
ス電極７とのコンタクトを持たないので、その分、トレ
ンチ溝同士の間隔を狭くすることが可能である。トレン
チ溝がドレイン領域から近いほど電流密度を上げるのに
寄与する割合が増えるので、主トレンチ溝１０ａ，１０
ｂのみが設けられている場合よりも、副トレンチ溝１０
ａ´，１０ｂ´と併せもった場合のほうが、良好なオン
電圧特性を得ることが出来る。 （第３２の実施例）図７１は、本発明の第３２の実施例
に係る横型ＩＧＢＴの平面図である。また、図７２は、
図７１の横型ＩＧＢＴのＩ−Ｉ断面図、図７３は、図７
１の横型ＩＧＢＴのII−II断面図、図７４は、図７１の
横型ＩＧＢＴのIII −III 断面図である。

【０１５１】この実施例は、第３１の実施例の変形例に
係る実施例である。この実施例の横型ＩＧＢＴが第３１
の実施例のそれと異なる点は、副トレンチ溝１０ａ´，
１０ｂ´が不連続となっている部分に、ｐ⁺ コンタクト
領域１０１ａ，１０１ｂが入り込んでいることである。
そのため、チャンネル領域とソ−ス電極とのコンタクト
が離れたところがないようにされている。これによっ
て、ラッチアップ耐量を上げることが可能である。 （第３３の実施例）図７５は、本発明の第３３の実施例
に係る横型ＩＧＢＴの平面図である。この実施例は、第
３１の実施例の変形例に係る実施例である。この実施例
の横型ＩＧＢＴが第３１の実施例のそれと異なる点は、
主トレンチ溝１０ａ，１０ｂから派生した副トレンチ溝
を２つ設けたことである。即ち、副トレンチ溝１０ａ
´，１０ａ”，１０ｂ´，１０ｂ”が、主トレンチ溝１
０ａ，１０ｂに平行に、かつ主トレンチ溝１０ａ，１０
ｂに接続されて設けられている。

【０１５２】このように、ソ−ス電極７とコンタクトを
持たない副トレンチ溝の数を増やすことにより、チャネ
ルの密度を上げることが可能となり、オン抵抗を更に下
げることが可能となる。 （第３４の実施例）図７６は、本発明の第３４の実施例
に係る横型ＩＧＢＴの平面図である。また、図７７は、
図７６の横型ＩＧＢＴの断面図である。本実施例の横型
ＩＧＢＴが第１の実施例のそれと異なる点は、ｐ型ベ−
ス層９の形成の拡散時間を短くすることにより、ｐ型ベ
−ス層９の拡散長を短くしていることである。

【０１５３】このようにｐ型ベ−ス層９の拡散長を短く
することにより、ｐ型ベ−ス層９とｎ⁺ 型ソ−ス層とに
より形成されるチャンネル長が短くされる。その結果、
チャンネル部分での電圧降下を少なくすることが出来、
素子全体のオン抵抗を下げること、即ち、電流密度を増
加させることが可能である。

【０１５４】図７８は、ゲ−ト電圧１２Ｖのときの種々
のチャンネル長のＩＧＢＴにおける電流電圧特性を示す
グラフである。図７８のグラフにおいて、曲線ａはチャ
ネル長０．５μｍの本発明に係るＩＧＢＴ、曲線ｂはチ
ャネル長１．０μｍの本発明に係るＩＧＢＴ、曲線ｃは
チャネル長３．０μｍの本発明に係るＩＧＢＴ、曲線ｄ
はチャネル長３．０μｍの図１に示す従来のＩＧＢＴに
ついての特性を示す。なお、本発明に係るＩＧＢＴは、
いずれも図３又は図７６に示す構造のものである。

【０１５５】図７８のグラフから、チャネル長が短くな
るに従って、より大きなドレイン電流が流れ、高い電流
密度が得られることがわかる。また、同一のチャネル長
であっても、本発明に係るＩＧＢＴは、従来のＩＧＢＴ
に比べ、優れた特性を示すことがわかる。

【０１５６】図７９（ａ）〜（ｃ）は、ｐ型ベ−ス層の
熱工程の流れを示す図である。通常のＩＧＢＴの製造工
程では、図７９（ａ）に示すように、ｎ型バッファ層の
形成と同時にｐ型ベ−ス層形成のためのイオン注入を行
い、次いで、ベ−ス拡散を行う。これに対し、本実施例
では、図７９（ｂ）に示すようにベ−ス拡散の途中でｐ
型ベ−ス層形成のためのイオン注入を行なうか、又は図
７９（ｃ）に示すようにベ−ス拡散が終わってからｐ型
ベ−ス層形成のためのイオン注入を行なう。

【０１５７】ｐ型ベ−ス層形成のためのイオン注入をこ
のような手順で行うことにより、熱工程を変化させるこ
となく、即ち他の拡散層に影響を与えることなく、ｐ型
ベ−ス層の拡散長のみを短くすることが可能である。 （第３５の実施例）図８０は、本発明の第３５の実施例
に係る横型ＩＧＢＴの平面図である。また、図８１は、
図８０の横型ＩＧＢＴの断面図である。本実施例の横型
ＩＧＢＴが第１の実施例のそれと異なる点は、ソ−ス電
極７とｐ⁺ 層１０１ａ，１０１ｂとのコンタクトの部分
に溝を形成し、これにソ−ス電極７を埋め込んだことで
ある。

【０１５８】このような構造とすることにより、電子の
経路であるチャンネル領域はそのまま変えることなく、
ソ−ス電極を深く形成出来るので、ラッチアップ耐量を
高めることが可能である。

【０１５９】図８２は、図８１に示す横型ＩＧＢＴの変
形例であり、ソ−ス電極を埋め込む溝をＬＯＣＯＳで形
成したものである。このような構造とすることにより、
良好なラッチアップ特性を維持したまま、より簡単なプ
ロセスで溝を形成することが可能である。

【０１６０】図８３は、図８１に示す横型ＩＧＢＴの変
形例であり、ソ−ス電極７とｐ⁺ 層１０１ａ，１０１ｂ
とのコンタクトの部分に溝を形成し、これにソ−ス電極
７を埋め込むとともに、更にｐ型ベ−ス層９の拡散長を
短くすることにより、チャンネル長を短くしたものであ
る。

【０１６１】このようにすることにより、図７７に示す
ＩＧＢＴと図８１に示すＩＧＢＴの両方の利点を生かす
ことが出来、オン抵抗が低く、ラッチアップ耐量の高い
ＩＧＢＴを得ることが出来る。

【０１６２】なお、図８４は、第１の実施例に係るＩＧ
ＢＴに対し、更に、第１導電型活性層３に、ポリシリコ
ン等が埋め込まれた溝１０７を形成し、この溝１０７の
下に第１導電型バイパス層１１２を形成した例を示す断
面図である。このような構成によると、第１の実施例に
係る効果とともに、更に次のような効果が発揮される。
即ち、第１導電型活性層に形成された溝１０７および溝
下の第１導電型バイパス層１１２により、全電流に占め
る第２導電型ドレイン層と逆極性の第２種のキャリア電
流が高くなり、ソース側の第２種のキャリア電流の蓄積
が増えるので、素子のオン電圧は低下する。

【０１６３】以上、本発明の種々の実施例について説明
したが、これら実施例の各層の導電型を逆にしても同様
の効果が得られる。

【０１６４】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【０１６５】

【発明の効果】以上説明したように、本発明の高耐圧半
導体素子では、ソース領域に接するようにベース領域を
貫通し、活性領域に達する複数の溝を形成し、複数のＭ
ＯＳ構造を形成することにより、一つの素子内に二つ以
上のチャネル領域が形成され、それによってチャネル密
度は高くなり、チャネル領域全体の抵抗が小さくなる。

【０１６６】また、溝の底部近傍ではキャリアの流れが
阻害され、キャリアが蓄積されて、活性層の抵抗が小さ
くなるが、それによって容易にチャンネルが形成出来る
ようになる。

【０１６７】その結果、これらの効果により、本発明に
よると、従来に比べて、優れたオン特性が得られるよう
になる。

【図面の簡単な説明】

【図１】従来の横型ＩＧＢＴの素子構造を示す断面図。

【図２】従来の他の横型ＩＧＢＴの素子構造を示す断面
図。

【図３】本発明の第１の実施例に係る横型ＩＧＢＴの平
面図。

【図４】図３横型ＩＧＢＴのＩ−Ｉ断面図。

【図５】トレンチ溝の面方位を説明するための断面図。

【図６】本実施例の横型ＩＧＢＴのターンオン時におけ
る電流の流れを示す図。

【図７】本発明および従来の横型ＩＧＢＴ内のオン状態
におけるキャリアの濃度プロファイルの違いを説明する
ための図。

【図８】図７（ｂ）の実測図を示す図

【図９】トレンチ溝の好ましい幾何学的形状、寸法を説
明するための図。

【図１０】本発明および従来の横型ＩＧＢＴ内のターン
オフ波形を示す図。

【図１１】図１０の波形をターンオフ開始時のドレイン
電流値を１として書き直した波形図

【図１２】本発明および従来の横型ＩＧＢＴのターンオ
フロスを示す図。

【図１３】本発明の第２の実施例に係る横型ＩＧＢＴの
素子構造を示す断面図。

【図１４】本発明の第３の実施例に係る横型ＩＧＢＴの
素子構造の要部（ソース側素子構造）を示す断面図。

【図１５】本発明の第４の実施例に係る横型ＩＧＢＴの
素子構造の要部（ソース側素子構造）を示す断面図。

【図１６】本発明の第５の実施例に係る横型ＩＧＢＴの
素子構造の要部（ソース側素子構造）を示す断面図。

【図１７】本発明の第６の実施例に係る横型ＩＧＢＴの
素子構造の要部（ソース側素子構造）を示す断面図。

【図１８】本発明の第７の実施例に係る横型ＩＧＢＴの
素子構造の要部（ソース側素子構造）を示す断面図。

【図１９】本発明の第８の実施例に係る横型ＩＧＢＴの
素子構造の要部（ソース側素子構造）を示す断面図。

【図２０】本発明の第９の実施例に係る横型ＩＧＢＴの
素子構造の要部（ソース側素子構造）を示す断面斜視
図。

【図２１】図１５の横型ＩＧＢＴのＩ−Ｉ断面図。

【図２２】非トレンチゲート溝の平面パターンを示す
図。

【図２３】他の非トレンチゲート溝の平面パターンを示
す図。

【図２４】さらに別の非トレンチゲート溝の平面パター
ンを示す図。

【図２５】本発明の第１０の実施例に係る横型ＩＧＢＴ
の平面図。

【図２６】図２０の横型ＩＧＢＴのＩ−Ｉ断面図。

【図２７】図２０の横型ＩＧＢＴのII−II断面図。

【図２８】本発明の第１１の実施例に係る横型ＩＧＢＴ
の平面図。

【図２９】図２０の横型ＩＧＢＴのＩ−Ｉ断面図。

【図３０】図２０の横型ＩＧＢＴのII−II断面図。

【図３１】本発明の第１２の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）を示す断面図。

【図３２】本発明の第１３の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）を示す断面図。

【図３３】本発明の第１４の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）の平面図。

【図３４】図２８の横型ＩＧＢＴのＩ−Ｉ断面図。

【図３５】図２８の横型ＩＧＢＴのII−II断面図。

【図３６】図２８の横型ＩＧＢＴのIII −III 断面図。

【図３７】本発明の第１５の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）の平面図。

【図３８】図３２の横型ＩＧＢＴのＩ−Ｉ断面図。

【図３９】図３２の横型ＩＧＢＴのII−II断面図。

【図４０】本発明の第１６の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）の平面図。

【図４１】図３５の横型ＩＧＢＴのＩ−Ｉ断面図。

【図４２】図３６の横型ＩＧＢＴのII−II断面図。

【図４３】図３６の横型ＩＧＢＴのIII −III 断面図。

【図４４】本発明の第１７の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）を示す断面図。

【図４５】本発明の第１８の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）を示す断面図。

【図４６】本発明の第１９の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）を示す断面図。

【図４７】本発明の第２０の実施例に係る横型ＩＧＢＴ
の素子構造を示す平面図。

【図４８】本発明の第２１の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）を示す断面図。

【図４９】本発明の第２２の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）を示す断面図。

【図５０】本発明の第２３の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）を示す断面図。

【図５１】本発明の第２４の実施例に係る横型ＩＧＢＴ
の素子構造の要部（ソース側素子構造）を示す断面図。

【図５２】本発明の第２５の実施例に係る横型ＩＧＢＴ
の素子構造を示す平面図。

【図５３】図５２の横型ＩＧＢＴのＩ−Ｉ断面図。

【図５４】本発明の第２６の実施例に係る横型ＩＧＢＴ
の素子構造を示す平面図。

【図５５】本発明の第２７の実施例に係る横型ＩＧＢＴ
の素子構造を示す平面図。

【図５６】図５４の横型ＩＧＢＴのＩ−Ｉ断面図。

【図５７】本発明の第２８の実施例に係る横型ＩＧＢＴ
の素子構造を示す平面図。

【図５８】図５７の横型ＩＧＢＴのＩ−Ｉ断面図

【図５９】図５７のII−II断面図。

【図６０】図５７のIII −III 断面図。

【図６１】本発明の第２９の実施例に係る横型ＩＧＢＴ
の素子構造を示す平面図。

【図６２】図６１の横型ＩＧＢＴのＩ−Ｉ断面図。

【図６３】本発明の第３０の実施例に係る横型パワーＭ
ＯＳＦＥＴの素子構造を示す平面図。

【図６４】図６３の横型パワーＭＯＳＦＥＴのＩ−Ｉ断
面図。

【図６５】溝の断面形状を示す図。

【図６６】溝の平面パターンを示す図。

【図６７】本発明の第３１の実施例に係る横型ＩＧＢＴ
の平面図。

【図６８】図６７の横型ＩＧＢＴのＩ−Ｉ断面図。

【図６９】図６７の横型ＩＧＢＴのII−II断面図。

【図７０】図６７の横型ＩＧＢＴのIII −III 断面図。

【図７１】本発明の第３２の実施例に係る横型ＩＧＢＴ
の平面図。

【図７２】図７１の横型ＩＧＢＴのＩ−Ｉ断面図。

【図７３】図７１の横型ＩＧＢＴのII−II断面図。

【図７４】図７１の横型ＩＧＢＴのIII −III 断面図。

【図７５】本発明の第３３の実施例に係る横型ＩＧＢＴ
の平面図。

【図７６】本発明の第３４の実施例に係る横型ＩＧＢＴ
の平面図。

【図７７】図７６の横型ＩＧＢＴの断面図。

【図７８】種々のチャンネル長のＩＧＢＴにおける電流
電圧特性を示す特性図。

【図７９】ｐ型ベ−ス層の熱工程の流れを示す図。

【図８０】本発明の第３５の実施例に係る横型ＩＧＢＴ
の平面図。

【図８１】図８０の横型ＩＧＢＴの断面図。

【図８２】図８１に示す横型ＩＧＢＴの変形例を示す断
面図。

【図８３】図８１に示す横型ＩＧＢＴの変形例を示す断
面図。

【図８４】第１の実施例に係るＩＧＢＴに、第１導電型
活性層に形成された溝および溝下の第１導電型バイパス
層を組合わせた例を示す断面図。

【符号の説明】

１…シリコン基板 ２…シリコン酸化膜 ３…ｎ型シリコン活性層（第１導電型活性層） ４…ｎ型バッファ層 ５…ｐ型ドレイン層（一導電型ドレイン層） ５ｎ…ｎ型ドレイン層（一導電型ドレイン層） ６…ドレイン電極 ７…ソース電極 ８，８ａ，８ｂ，８ｃ，８ｄ，８ｅ…ｎ型ソース層（第
１導電型ソース層） ９…ｐ型ベース層（第２導電型ベース層） １０ａ，１０ｂ…トレンチ溝（トレンチゲート溝） １１ａ，１１ｂ，１１ｃ…ゲート酸化膜 １２ａ，１２ｂ，１２ｃ…トレンチゲート電極 １３…素子分離絶縁膜 １５，１７，５０…酸化膜 ２０…ダミートレンチ溝 ５１，５１ａ，５１ｂ…コンタクト層 １０７…溝 １１２…第１導電型バイパス層。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−267649（ＪＰ，Ａ) 特開 平４−291766（ＪＰ，Ａ) 特開 平５−243561（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板と、 この半導体基板上に形成された絶縁膜と、 この絶縁膜上に接して形成された第１導電型活性領域
   と、 この活性領域の表面に形成されたドレイン領域と、 前記活性領域の表面に前記ドレイン領域と離間して形成
   された第２導電型ベース領域と、 このベース領域の表面に形成された第１導電型ソース領
   域と、 このソース領域に接するように前記ベース領域を貫通
   し、前記活性領域に達する第１の溝の内面に形成された
   第１のゲート絶縁膜と、 内面に前記第１のゲート絶縁膜が形成された前記第１の
   溝の中に埋め込み形成された第１のゲート電極と、 前記第１の溝と離間した位置において、前記ソース領域
   に接するように前記ベース領域を貫通し、前記活性領域
   に達する第２の溝の内面に形成された第２のゲート絶縁
   膜と、 内面に前記第２のゲート絶縁膜が形成された前記第２の
   溝の中に埋め込み形成された第２のゲート電極と、 前記ソース領域および前記ベース領域に電気的にコンタ
   クトするソース電極と、 前記ドレイン領域に電気的にコンタクトするドレイン電
   極とを具備してなり、 前記ゲート絶縁膜、前記ゲート電極、前記ソース領域、
   前記ベース領域および前記活性領域により構成されるＭ
   ＯＳ構造において二つ以上のチャネル領域が形成され、 前記第１および第２の溝の平面パターンの長手方向は、
   前記ドレイン領域および前記ベース領域の平面パターン
   の長手方向とほぼ平行である ことを特徴とする高耐圧半
   導体素子。
2. 【請求項２】半導体基板と、 この半導体基板上に形成された絶縁膜と、 この絶縁膜上に形成された第１導電型活性領域と、 この活性領域の表面部分に形成されたドレイン領域と、 前記活性領域の表面部分に前記ドレイン領域と離間して
   形成された第２導電型ベース領域と、 このベース領域の表面部分に形成された第１導電型の第
   １および第２のソース領域と、前記第１の ソース領域に接するように前記ベース領域を
   貫通し、前記活性領域に達する第１の溝の内面に形成さ
   れた第１のゲート絶縁膜と、 内面に前記第１のゲート絶縁膜が形成された前記第１の
   溝の中に埋め込み形成された第１のゲート電極と、 前記第１の溝と離間した位置において、前記第２のソー
   ス領域に接するように前記ベース領域を貫通し、前記活
   性領域に達する第２の溝の内面に形成された第２のゲー
   ト絶縁膜と、 内面に前記第２のゲート絶縁膜が形成された前記第２の
   溝の中に埋め込み形成された第２のゲート電極と、 前記第１および第２のソース領域および前記ベース領域
   に電気的にコンタクトするソース電極と、 前記ドレイン領域に電気的にコンタクトするドレイン電
   極とを具備してなり、 前記第１および第２のゲート絶縁膜、前記第１および第
   ２のゲート電極、前記第１および第２のソース領域、前
   記ベース領域および前記活性領域により構成されるＭＯ
   Ｓ構造において二つ以上のチャネル領域が形成され、 前記第１および第２の溝の一方の底部から前記活性領域
   の底部までの距離をｌ、前記溝間の距離をｗ、前記溝の
   うち前記活性領域に接している部分の深さをｄとする
   と、（ｌ・ｄ／ｗ）＞３．４５×１０^−６ｃｍなる条件
   を満たすことを特徴とする高耐圧半導体素子。
3. 【請求項３】前記第１および第２の溝の平面パターンの
   長手方向は、前記ドレイン領域の平面パターンの長手方
   向とほぼ平行である請求項２に記載の高耐圧半導体素
   子。
4. 【請求項４】前記第１および第２の溝は、接続されて格
   子状をなす請求項２に記載の高耐圧半導体素子。
5. 【請求項５】前記第１および第２の溝の少なくとも一方
   は、ジグザグ状をなす請求項２に記載の高耐圧半導体素
   子。
6. 【請求項６】前記第１および第２の溝は、それぞれ、前
   記ドレイン領域の延在方向に対して斜めに配置された短
   い溝からなる請求項２に記載の高耐圧半導体素子。
7. 【請求項７】前記第１の溝は前記ドレイン領域側に配置
   され、前記第１の溝の前記ドレイン側には前記ソース領
   域は存在しない請求項２に記載の高耐圧半導体素子。
8. 【請求項８】前記第１および第２の溝の側壁面の面方位
   がほぼ｛１００｝であることを特徴とする請求項２に記
   載の高耐圧半導体素子。
9. 【請求項９】前記第１の溝は前記ドレイン領域側に配置
   され、前記第１の溝の前記ドレイン側とは反対側の前記
   ベース領域に２つのチャンネル領域が形成される請求項
   ２に記載の高耐圧半導体素子。
10. 【請求項１０】前記ドレイン領域は第２導電型である請
    求項２に記載の高耐圧半導体素子。
11. 【請求項１１】前記ドレイン領域は第１導電型である請
    求項２に記載の高耐圧半導体素子。
12. 【請求項１２】前記第１または第２の溝よりも前記ドレ
    イン領域側に、絶縁膜で埋め込まれたダミーの溝が形成
    されている請求項２に記載の高耐圧半導体素子。
13. 【請求項１３】前記第１または第２の溝のそれぞれは、
    それらに接続され、それぞれ不連続な複数に区分された
    サブ溝を有し、それらの内面にはサブゲート絶縁膜が形
    成され、かつサブゲート電極が埋め込まれている請求項
    ２に記載の高耐圧半導体素子。
14. 【請求項１４】前記ベース領域の表面に溝が形成され、
    この溝に前記ソース電極が埋め込まれている請求項２に
    記載の高耐圧半導体素子。
15. 【請求項１５】前記ベース領域と前記ドレイン領域との
    間の前記活性領域に、絶縁体または半導体で埋め込まれ
    た溝が形成され、この溝の下方に、第１導電型のバイパ
    ス領域が形成されている請求項２に記載の高耐圧半導体
    素子。
16. 【請求項１６】前記活性領域の表面部分に形成された第
    １導電型バッファー領域を更に具備し、前記ドレイン領
    域は前記バッファー領域の表面部分に形成されている請
    求項２に記載の高耐圧半導体素子。