WO2021161835A1 - 半導体装置 - Google Patents

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WO2021161835A1
WO2021161835A1 PCT/JP2021/003522 JP2021003522W WO2021161835A1 WO 2021161835 A1 WO2021161835 A1 WO 2021161835A1 JP 2021003522 W JP2021003522 W JP 2021003522W WO 2021161835 A1 WO2021161835 A1 WO 2021161835A1
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resurf
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周作 藤江
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ローム株式会社
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    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device including a semiconductor layer, a first electrode, a second electrode, and a horizontal element.
  • the first electrode is formed on the surface of the semiconductor layer.
  • the second electrode is formed on the surface of the semiconductor layer at a distance from the first electrode.
  • the horizontal element is formed in a region between the first electrode and the second electrode on the surface layer portion of the surface of the semiconductor layer, and is electrically connected to the first electrode and the second electrode.
  • One embodiment of the present invention provides a semiconductor device capable of reducing on-resistance while suppressing a decrease in withstand voltage.
  • One embodiment of the present invention is formed on a semiconductor chip having a main surface, a high potential region formed on the surface layer portion of the main surface, and a surface layer portion of the main surface at intervals from the high potential region.
  • a semiconductor device including a first conductive type resurf region which is partially formed on the surface layer portion of the drift region so as to be exposed from the main surface and has an impurity concentration exceeding the drift region. According to this semiconductor device, on-resistance can be reduced while suppressing a decrease in withstand voltage.
  • a semiconductor chip having a main surface, a high potential region and a low potential region formed on the surface layer portion of the main surface at intervals from each other, and the high potential region on the surface layer portion of the main surface.
  • the surface layer of the drift region so as to expose a part of the first conductive type drift region formed in the region between the region and the low potential region and the region serving as a current path in the drift region from the main surface.
  • the portion covers the first conductive type resurf region, which is formed in a line extending in the opposite direction of the high potential region and the low potential region and has an impurity concentration exceeding the drift region, and the drift region and the resurf region.
  • a semiconductor device including a field insulating film and a field electrode formed on the field insulating film and routed in a line so as to intersect the resurf region in a plan view. According to this semiconductor device, on-resistance can be reduced while suppressing a decrease in withstand voltage.
  • FIG. 1 is a plan view showing a semiconductor chip of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is an enlarged view of region II shown in FIG.
  • FIG. 3 is an enlarged view of the region III shown in FIG.
  • FIG. 4 is a partially cutaway perspective sectional view of a region III shown in FIG.
  • FIG. 5 is a cross-sectional view taken along the line VV shown in FIG.
  • FIG. 6 is an enlarged view of a main part showing a resurf region.
  • FIG. 7 is an actual measurement graph for explaining the on-resistance.
  • FIG. 8 is an actual measurement graph for explaining the breakdown voltage.
  • FIG. 9 is an actual measurement graph for explaining the gate threshold voltage.
  • FIG. 10 is a view corresponding to FIG.
  • FIG. 5 and is a cross-sectional view for explaining the semiconductor device according to the second embodiment of the present invention.
  • FIG. 11 is a view corresponding to FIG. 5 and is a cross-sectional view for explaining the semiconductor device according to the third embodiment of the present invention.
  • FIG. 12 is a view corresponding to FIG. 4, and is a perspective sectional view for explaining a resurf region according to the first modification.
  • FIG. 13 is a view corresponding to FIG. 4, and is a perspective sectional view for explaining a resurf region according to a second modification.
  • FIG. 14 is a view corresponding to FIG. 4, and is a perspective sectional view for explaining a resurf region according to a third modification.
  • FIG. 15 is a view corresponding to FIG. 4, and is a perspective sectional view for explaining a resurf region according to a fourth modification.
  • FIG. 1 is a plan view showing a semiconductor chip 2 of the semiconductor device 1 according to the first embodiment of the present invention.
  • FIG. 2 is an enlarged view of region II shown in FIG.
  • FIG. 3 is an enlarged view of the region III shown in FIG.
  • FIG. 4 is a partially cutaway perspective sectional view of a region III shown in FIG.
  • FIG. 5 is a cross-sectional view taken along the line VV shown in FIG.
  • FIG. 6 is an enlarged view of a main part showing the resurf region 20.
  • the semiconductor device 1 includes a silicon semiconductor chip 2 formed in a rectangular parallelepiped shape.
  • the semiconductor chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. doing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape in a plan view (hereinafter, simply referred to as “plan view”) viewed from their normal direction Z.
  • the first to fourth side surfaces 5A to 5D include a first side surface 5A, a second side surface 5B, a third side surface 5C, and a fourth side surface 5D.
  • the first side surface 5A and the second side surface 5B extend in the first direction X and face the second direction Y orthogonal to the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the semiconductor chip 2 has a laminated structure including a p-type semiconductor substrate 6 and an n-type epitaxial layer 7 formed on the semiconductor substrate 6.
  • the semiconductor substrate 6 forms a part of the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the semiconductor substrate 6 may have a p-type impurity concentration of 1.0 ⁇ 10 13 cm -3 or more and 1.0 ⁇ 10 15 cm -3 or less.
  • the thickness of the semiconductor substrate 6 may be 100 ⁇ m or more and 500 ⁇ m or less.
  • the epitaxial layer 7 forms a part of the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the epitaxial layer 7 may have an n-type impurity concentration that exceeds the p-type impurity concentration of the semiconductor substrate 6.
  • the concentration of n-type impurities in the epitaxial layer 7 may be 1.0 ⁇ 10 14 cm -3 or more and 1.0 ⁇ 10 16 cm -3 or less.
  • the concentration of n-type impurities in the epitaxial layer 7 is preferably 1.0 ⁇ 10 15 cm -3 or more and 5.0 ⁇ 10 15 cm -3 or less.
  • the thickness of the epitaxial layer 7 may be 5 ⁇ m or more and 20 ⁇ m or less.
  • the semiconductor device 1 includes a plurality of device regions 8 partitioned on the first main surface 3.
  • the number and arrangement of the plurality of device areas 8 is arbitrary.
  • the plurality of device regions 8 include functional devices formed by utilizing the surface layer portion of the first main surface 3 and / or the first main surface 3, respectively.
  • the functional device may include at least one of a semiconductor switching device, a semiconductor rectifying device and a passive device.
  • the functional device may include a network in which at least two of a semiconductor switching device, a semiconductor rectifying device and a passive device are combined.
  • the semiconductor switching device may include at least one of MISFET (Metal Insulator Semiconductor Field Effect Transistor), BJT (Bipolar Junction Transistor), IGBT (Insulated Gate Bipolar Junction Transistor), and JFET (Junction Field Effect Transistor). ..
  • the semiconductor rectifying device may include at least one of a pn junction diode, a pin junction diode, a Zener diode, a Schottky barrier diode and a fast recovery diode.
  • the passive device may include at least one of a resistor, a capacitor and an inductor.
  • the plurality of device regions 8 include an LDMIS region 9 in which an MPLSFET (Lateral Double diffused MISFET) is formed as an example of the MISFET (see region II in FIG. 1).
  • MPLSFET Layer Double diffused MISFET
  • the semiconductor device 1 includes an n-type impurity region 10 formed on the surface layer portion of the first main surface 3 in the LDMIS region 9.
  • the impurity region 10 is formed by utilizing a part of the epitaxial layer 7. Therefore, the impurity region 10 has an n-type impurity concentration equal to the n-type impurity concentration of the epitaxial layer 7.
  • the impurity region 10 is formed in an oval shape in a plan view.
  • the impurity region 10 may be formed in a circular shape, an elliptical shape, or a polygonal shape (for example, a quadrangular shape).
  • the semiconductor device 1 includes a high potential region 11, a low potential region 12, and a drift region 13 formed on the surface layer portion of the first main surface 3 in the LDMIS region 9.
  • the high potential region 11 is formed in the central portion of the impurity region 10.
  • the low-potential region 12 is formed on the surface layer portion of the first main surface 3 at intervals from the high-potential region 11, and is connected to the impurity region 10.
  • the drift region 13 is formed in the region between the high potential region 11 and the low potential region 12 in the impurity region 10.
  • the high potential region 11 includes an n-type well region 14 formed on the surface layer portion of the impurity region 10.
  • the well region 14 has an n-type impurity concentration that exceeds the n-type impurity concentration of the impurity region 10.
  • the concentration of n-type impurities in the well region 14 may be 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • the well region 14 is formed in an oval shape extending along the impurity region 10 in a plan view.
  • the well region 14 may be formed in a circular shape, an elliptical shape, or a polygonal shape (for example, a quadrangular shape).
  • the high potential region 11 includes an n-type drain region 15 formed on the surface layer portion of the well region 14.
  • the drain region 15 has an n-type impurity concentration that exceeds the n-type impurity concentration of the well region 14.
  • the concentration of n-type impurities in the drain region 15 may be 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the drain region 15 is formed in the inner portion of the well region 14 at a distance from the peripheral edge of the well region 14. In this form, the drain region 15 is formed in an oval shape extending along the well region 14 in a plan view.
  • the drain region 15 may be formed in a circular shape, an elliptical shape, or a polygonal shape (for example, a quadrangular shape).
  • the low potential region 12 includes a p-type body region 16 formed on the surface layer portion of the first main surface 3 adjacent to the impurity region 10.
  • the body region 16 may have a p-type impurity concentration of 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • the body region 16 has a bottom portion connected to the semiconductor substrate 6, and the semiconductor substrate 6 is fixed at the same potential.
  • the body region 16 is formed in a band shape extending along the impurity region 10.
  • the body region 16 is formed in an annular shape (an oval ring shape in this form) surrounding the impurity region 10, and the impurity region 10 is divided into a predetermined shape (an oval shape in this form).
  • the body region 16 includes a first straight line portion 16A, a second straight line portion 16B, a first curved line portion 16C, and a second curved line portion 16D in a plan view.
  • the first straight line portion 16A is formed in a region on one side of the impurity region 10 with respect to the second direction Y, and extends in the first direction X.
  • the second straight line portion 16B is formed in the region on the other side of the impurity region 10 so as to face the first straight line portion 16A with the impurity region 10 sandwiched in the second direction Y, and is parallel to the first straight line portion 16A. It is extending.
  • the lengths of the first straight line portion 16A and the second straight line portion 16B are preferably equal to or less than the length of the drain region 15.
  • the first curved portion 16C is formed in a band shape extending in an arc shape between one end of the first straight line portion 16A and one end of the second straight line portion 16B.
  • the second curved portion 16D faces the first curved portion 16C with the impurity region 10 interposed therebetween, and is formed in a band shape extending in an arc shape between the other end of the first straight line portion 16A and the other end of the second straight line portion 16B. ing.
  • the low potential region 12 includes an n-type source region 17 formed on the surface layer portion of the body region 16 at intervals from the impurity region 10.
  • the source region 17 is formed on the inner edge side (impurity region 10 side) of the body region 16 and defines the channel region 18 of the LDMISFET with the impurity region 10 (drift region 13).
  • the source region 17 has an n-type impurity concentration that exceeds the n-type impurity concentration of the well region 14.
  • the concentration of n-type impurities in the source region 17 may be 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the n-type impurity concentration in the source region 17 is preferably equal to the n-type impurity concentration in the drain region 15.
  • the source region 17 is formed in a band shape in a part of the body region 16 in a plan view. Specifically, the source region 17 is formed in the first straight line portion 16A and the second straight line portion 16B at intervals from the first curved line portion 16C and the second curved line portion 16D, respectively. That is, the source region 17 is not formed in the first curved portion 16C and the second curved portion 16D of the body region 16.
  • the source region 17 is formed in an endd strip shape extending along the first straight line portion 16A and the second straight line portion 16B in a plan view.
  • the source region 17 faces the drain region 15 in the second direction Y, and forms a current path extending in the second direction Y with the drain region 15 in the drift region 13.
  • the length of the source region 17 is preferably less than or equal to the length of the drain region 15.
  • the source region 17 may be formed in an annular shape (specifically, an oval ring) surrounding the impurity region 10. That is, the source region 17 may also be formed in the first curved portion 16C and the second curved portion 16D of the body region 16.
  • the low potential region 12 includes a p-shaped contact region 19 formed in a region different from the source region 17 in the surface layer portion of the body region 16.
  • the contact region 19 is formed on the outer edge side of the body region 16 (the side opposite to the impurity region 10), and faces the channel region 18 with the source region 17 interposed therebetween.
  • the contact region 19 has a p-type impurity concentration that exceeds the p-type impurity concentration of the body region 16.
  • the p-type impurity concentration in the contact region 19 may be 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the contact region 19 is formed in a band shape in a part of the body region 16 in a plan view. Specifically, the contact region 19 is formed in the first straight line portion 16A and the second straight line portion 16B at intervals from the first curved portion 16C and the second curved portion 16D of the body region 16. That is, the contact region 19 is not formed in the first curved portion 16C and the second curved portion 16D of the body region 16.
  • the contact region 19 is formed in an endd strip shape extending along the first straight line portion 16A and the second straight line portion 16B in a plan view.
  • the contact region 19 faces the drain region 15 in the second direction Y.
  • the length of the contact region 19 is preferably equal to or less than the length of the drain region 15.
  • the contact region 19 may be formed in an annular shape (specifically, an oval ring) surrounding the impurity region 10. That is, the contact region 19 may also be formed in the first curved portion 16C and the second curved portion 16D of the body region 16.
  • the drift region 13 is composed of a part of the impurity region 10.
  • the drift region 13 forms a current path connecting the high potential region 11 and the low potential region 12.
  • the drift region 13 is defined in the impurity region 10 as a region between the drain region 15 (well region 14) and the source region 17 (body region 16). As a result, the drift region 13 forms a current path connecting the drain region 15 and the source region 17.
  • the drift region 13 is formed in an annular shape (an oval ring in this form) surrounding the drain region 15.
  • the drift region 13 is a straight line portion defined by the first straight line portion 16A (second straight line portion 16B) of the body region 16 and the first curved portion 16C (second curved portion 16D) of the body region 16. It has a curved section partitioned by.
  • the distance of the drift region 13 may be 50 ⁇ m or more and 200 ⁇ m or less.
  • the distance of the drift region 13 is preferably formed at a constant distance along an annular shape (an oval ring in this form).
  • the semiconductor device 1 has an n-type resurf region partially formed on the surface layer portion of the drift region 13 so as to expose a part of the drift region 13 from the first main surface 3. Includes 20.
  • the resurf region 20 has an n-type impurity concentration exceeding the drift region 13.
  • the concentration of n-type impurities in the resurf region 20 may be 1.0 ⁇ 10 15 cm -3 or more and 5.0 ⁇ 10 16 cm -3 or less.
  • the resurf region 20 preferably has a value 20 times the n-type impurity concentration of the drift region 13 as an upper limit value.
  • the concentration of n-type impurities in the resurf region 20 is preferably more than 2.25 ⁇ 10 15 cm -3 and not more than 3.25 ⁇ 10 16 cm -3.
  • the concentration of n-type impurities in the resurf region 20 is particularly preferably 1.25 ⁇ 10 15 cm -3 or more and 2.5 ⁇ 10 16 cm -3 or less.
  • the n-type impurity concentration in the resurf region 20 is preferably less than the n-type impurity concentration in the well region 14.
  • a plurality of resurf regions 20 are formed at intervals on the surface layer portion of the drift region 13.
  • the plurality of resurf regions 20 are formed at intervals from the bottom of the drift region 13 to the first main surface 3 side.
  • the plurality of resurf regions 20 are formed shallower than the well region 14 and deeper than the drain region 15.
  • the plurality of resurf regions 20 face the semiconductor substrate 6 with a part of the drift region 13 interposed therebetween.
  • the plurality of resurf regions 20 extend in a line shape in the opposite direction of the high potential region 11 and the low potential region 12 in a plan view, and are formed in a stripe shape at intervals in the orthogonal direction of the facing direction. As a result, the plurality of resurf regions 20 expose a part of the drift region 13 from the first main surface 3 in a striped manner in a plan view.
  • the plurality of resurf regions 20 are formed in the region between the drain region 15 and the body region 16 in the surface layer portion of the drift region 13.
  • the resurf region 20 is specifically formed in the region between the well region 14 and the body region 16.
  • the resurf region 20 has, in this form, one end connected to the well region 14 and the other end connected to the body region 16. As a result, the resurf region 20 forms a current path that continuously extends the region between the well region 14 and the body region 16.
  • the plurality of resurf regions 20 are formed in the straight portion of the drift region 13 at intervals from the curved portion of the drift region 13. That is, the plurality of resurf regions 20 are not formed in the region between the drain region 15 and the first curved portion 16C (second curved portion 16D) of the body region 16. The plurality of resurf regions 20 are formed in a region between the drain region 15 and the first straight line portion 16A (second straight line portion 16B) of the body region 16.
  • the resurf region 20 is partially formed on the surface layer portion of the drift region 13 so as to expose a part of the region serving as the current path in the drift region 13 from the first main surface 3. That is, it is preferable that the plurality of resurf regions 20 are formed only in the region sandwiched between the drain region 15 and the source region 17 in the surface layer portion of the drift region 13. As a result, the resurf region 20 forms a current path that continuously extends the region between the drain region 15 and the source region 17.
  • the source region 17 contact region 19
  • the plurality of resurf regions 20 may be formed in the curved portion of the drift region 13.
  • the semiconductor device 1 includes a plurality of drift line regions 13A (drift exposed regions) respectively partitioned into regions between a plurality of resurf regions 20 adjacent to each other in the surface layer portion of the drift region 13.
  • the plurality of drift line regions 13A are composed of a part of the drift region 13.
  • the plurality of drift line regions 13A extend in a line shape in the opposite direction of the high potential region 11 and the low potential region 12 in a plan view, and are alternately formed with the plurality of resurf regions 20 in the direction orthogonal to the facing direction.
  • the n-type impurity concentration in the drift line region 13A is less than the n-type impurity concentration in the resurf region 20. Therefore, the current density flowing through the drift line region 13A is less than the current density flowing through the resurf region 20.
  • the depletion layer extending from the drift line region 13A as the starting point is larger than the depletion layer extending from the resurf region 20 as the starting point. Therefore, in the LDMIS region 9, the decrease in withstand voltage is suppressed by the drift line region 13A, and the on-resistance Ron is reduced by the resurf region 20.
  • the plurality of resurf regions 20 each have a first width W1.
  • the first width W1 is a width in a direction orthogonal to the direction in which the resurf region 20 extends.
  • Each of the plurality of drift line regions 13A has a second width W2.
  • the second width W2 is a width in a direction orthogonal to the direction in which the drift line region 13A extends.
  • the ratio W1 / W2 of the first width W1 of the resurf region 20 to the second width W2 of the drift line region 13A is 0.5 or more and 2.0 or less (0.5 ⁇ W1 / W2 ⁇ 2.0). good.
  • the ratio W1 / W2 is preferably 1.0 or less (0.5 ⁇ W1 / W2 ⁇ 1.0).
  • the ratio W1 / W2 is more preferably less than 1.0 (0.5 ⁇ W1 / W2 ⁇ 1.0). That is, it is preferable that the resurf region 20 having a width narrower than the drift line region 13A is formed.
  • the first width W1 may be 1 ⁇ m or more and 5 ⁇ m or less.
  • the second width W2 may be 1 ⁇ m or more and 5 ⁇ m or less.
  • the first width W1 and the second width W2 are preferably 3 ⁇ m or less, respectively.
  • the total value W1 + W2 of the first width W1 and the second width W2 is preferably 3 ⁇ m or more and 6 ⁇ m or less.
  • the plurality of resurf regions 20 are formed in the opposite regions between the drain region 15 and the source region 17 with a first exclusive ratio R1.
  • the first exclusive ratio R1 is the ratio of the plurality of resurf regions 20 occupying the facing region when the facing region is set to “1”.
  • the plurality of drift line regions 13A are formed in the facing region with a second exclusive ratio R2.
  • the second exclusive ratio R2 is the ratio of the plurality of drift line regions 13A occupying the facing region when the facing region is set to “1”.
  • the second exclusive ratio R2 may be 0.5 times or more of the first exclusive ratio R1 and 2.0 times or less of the first exclusive ratio R1 (0.5 ⁇ R1 ⁇ R2 ⁇ 2 ⁇ R1). ..
  • the second exclusive ratio R2 is preferably the first exclusive ratio R1 or more (R1 ⁇ R2 ⁇ 2 ⁇ R1). It is more preferable that the second exclusive ratio R2 exceeds the first exclusive ratio R1 (R1 ⁇ R2 ⁇ 2 ⁇ R1).
  • the semiconductor device 1 includes a field insulating film 21 formed on the first main surface 3 so as to cover the drift region 13 and the plurality of resurf regions 20 in the LDMIS region 9.
  • the field insulating film 21 contains silicon oxide.
  • the field insulating film 21 is composed of a LOCOS film formed by selective oxidation of the first main surface 3.
  • the field insulating film 21 may have a thickness of 0.1 ⁇ m or more and 2 ⁇ m or less.
  • the field insulating film 21 is formed in an annular shape (an oval ring in this form) that covers the region between the drain region 15 and the body region 16 in a plan view.
  • the field insulating film 21 includes an inner edge portion 22 and an outer edge portion 23.
  • the outer edge 23 of the field insulating film 21 is indicated by a broken line.
  • the inner edge portion 22 of the field insulating film 21 covers the well region 14 and exposes the drain region 15.
  • the outer edge portion 23 of the field insulating film 21 is formed at intervals from the inner edge of the body region 16 to the high potential region 11 side, and exposes the body region 16, the source region 17, and the contact region 19.
  • the outer edge portion 23 of the field insulating film 21 exposes a part of the drift region 13 and a part of the resurf region 20 from the inner edge of the body region 16.
  • the semiconductor device 1 includes an outer field insulating film 24 formed on the first main surface 3 so as to cover a region outside the LDMIS region 9.
  • the outer field insulating film 24 has the same thickness as the field insulating film 21 and contains the same material as the field insulating film 21. That is, the outer field insulating film 24 is made of a LOCOS film in this form.
  • the outer field insulating film 24 covers the outer edge of the body region 16 and exposes the body region 16, the source region 17, and the contact region 19.
  • the semiconductor device 1 includes a field electrode 31 routed in a line on the field insulating film 21.
  • the field electrode 31 contains conductive polysilicon in this form.
  • the field electrode 31 is composed of a field resistance film electrically connected to the high potential region 11 and the low potential region 12.
  • the field electrode 31 is electrically connected to the drain region 15 and the body region 16 (source region 17 and contact region 19).
  • the field electrode 31 forms a voltage drop from the high potential region 11 to the low potential region 12 and suppresses the bias of the electric field distribution in the drift region 13.
  • the field electrode 31 extends in a line shape intersecting the plurality of resurf regions 20 in a plan view, and crosses the plurality of resurf regions 20 a plurality of times. Specifically, the field electrode 31 includes a portion extending linearly and a portion extending linearly. The field electrode 31 crosses the plurality of resurf regions 20 a plurality of times at a portion extending linearly. That is, when one straight line connecting the high potential region 11 and the low potential region 12 is set in the plan view, the field electrode 31 crosses the straight line a plurality of times. The field electrode 31 faces the drift region 13 with the field insulating film 21 interposed therebetween at a portion extending in a curved shape.
  • the field electrode 31 surrounds the high potential region 11 a plurality of times in a plan view. More specifically, the field electrode 31 is a spiral extending between the inner end portion 32 on the drain region 15 side, the outer end portion 33 on the body region 16 side, and the inner end portion 32 and the outer end portion 33 in a plan view. It is formed in a spiral shape having a portion 34. The arrangement of the inner end portion 32 and the outer end portion 33 is arbitrary.
  • the inner end portion 32 is formed at a position facing the drain region 15 in the second direction Y.
  • the inner end portion 32 may face the well region 14 with the field insulating film 21 interposed therebetween.
  • the outer end portion 33 is formed at a position facing the source region 17 in the second direction Y.
  • the outer end portion 33 may face the drift line region 13A and the resurf region 20 with the field insulating film 21 interposed therebetween.
  • the spiral portion 34 is wound outward from the inner end portion 32 toward the outer end portion 33 so as to surround the drain region 15 in a plan view, and is formed in an oval spiral shape.
  • the spiral portion 34 faces the drift line region 13A and the resurf region 20 with the field insulating film 21 interposed therebetween.
  • the field electrode 31 has a structure that causes a voltage drop in the spiral direction from the inner end portion 32 to the outer end portion 33. That is, the field electrode 31 forms a potential gradient that gradually decreases from the high potential region 11 to the low potential region 12 due to the potential corresponding to the voltage drop in the direction orthogonal to the spiral direction.
  • the bias of the electric field distribution in the drift region 13 is suppressed by utilizing such electrical properties of the field electrode 31.
  • the field electrode 31 has a line width W3.
  • the line width W3 is defined by the width in the direction orthogonal to the extending direction (that is, the spiral direction) of the field electrode 31.
  • the line width W3 may be 1 ⁇ m or more and 5 ⁇ m or less.
  • the line width W3 is preferably 3 ⁇ m or less.
  • the line width W3 may be the first width W1 or more (W1 ⁇ W3) of the resurf region 20.
  • the line width W3 may be the second width W2 or more (W2 ⁇ W3) of the drift line region 13A.
  • the resistance value of the field electrode 31 may be 10 M ⁇ or more and 100 M ⁇ or less.
  • the pitch of the field electrodes 31 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the pitch of the field electrodes 31 is preferably 2 ⁇ m or more.
  • the pitch of the field electrodes 31 is defined by the distance between adjacent portions (that is, the winding pitch of the spiral portion 34).
  • the number of turns of the field electrode 31 may be 5 or more and 20 or less.
  • the line width W3, resistance value, pitch and number of turns of the field electrode 31 are arbitrary and are adjusted according to the electric field to be relaxed.
  • the semiconductor device 1 includes an inner field electrode 36 formed in a region between the field electrode 31 and the high potential region 11 (drain region 15) on the field insulating film 21.
  • the inner field electrode 36 is formed in a region surrounded by the field electrode 31, and is fixed at the same potential as the high potential region 11 (drain region 15).
  • the inner field electrode 36 has a thickness equal to that of the field electrode 31 and contains the same material as the field electrode 31 (that is, conductive polysilicon).
  • the inner field electrode 36 is formed in an annular shape (specifically, an oval ring) surrounding the drain region 15 at intervals from the drain region 15 and the field electrode 31.
  • the inner field electrode 36 may face the well region 14 with the field insulating film 21 interposed therebetween. It is preferable that the inner field electrodes 36 are formed at intervals from the plurality of resurf regions 20 to the drain region 15 side in a plan view.
  • the inner field electrode 36 includes an inner edge portion 37 and an outer edge portion 38.
  • the inner edge 37 of the inner field electrode 36 surrounds the drain region 15 at intervals from the drain region 15.
  • the inner edge portion 37 of the inner field electrode 36 is preferably formed at a substantially constant distance from the drain region 15.
  • the outer edge 38 of the inner field electrode 36 is formed at a distance from the field electrode 31.
  • the outer edge 38 of the inner field electrode 36 is preferably formed at a substantially constant distance from the field electrode 31.
  • the distance between the inner field electrode 36 and the field electrode 31 is preferably equal to the pitch of the field electrode 31.
  • the inner field electrode 36 is formed with a non-uniform width along the circumferential direction.
  • the inner field electrode 36 has a field overhanging portion 39 at the outer edge portion 38.
  • the field overhanging portion 39 is pulled out toward the field electrode 31 so as to face the tip of the inner end portion 32 in the spiral direction of the field electrode 31.
  • the field overhanging portion 39 keeps the distance between the inner field electrode 36 and the field electrode 31 substantially constant, and suppresses the bias of the electric field caused by the inner end portion 32 of the field electrode 31.
  • the inner field electrode 36 is connected to the inner end portion 32 of the field electrode 31 and is fixed at the same potential as the inner end portion 32. Specifically, the field overhanging portion 39 is connected to the inner end portion 32. If the inner field electrode 36 and the inner end portion 32 can be fixed at the same potential, the inner field electrode 36 does not necessarily have to be connected to the inner end portion 32. The presence or absence of the inner field electrode 36 is optional, and may be removed if necessary.
  • the line width of the inner field electrode 36 may be 1 ⁇ m or more and 15 ⁇ m or less.
  • the inner field electrode 36 is preferably formed wider than the field electrode 31.
  • the line width of the inner field electrode 36 is preferably 1.5 times or more and 5 times or less of the line width W3 of the field electrode 31.
  • the inner field electrode 36 having a line width of W3 or less may be formed.
  • the semiconductor device 1 includes a gate insulating film 40 that covers the channel region 18 on the first main surface 3.
  • the gate insulating film 40 is made of silicon oxide in this form.
  • the gate insulating film 40 is formed in a strip shape extending along the field insulating film 21 in a plan view, and exposes the body region 16, the source region 17, and the contact region 19.
  • the gate insulating film 40 is formed in an annular shape (specifically, an oval ring) surrounding the field insulating film 21 in a plan view.
  • the gate insulating film 40 has a thickness less than the thickness of the field insulating film 21, and is connected to the field insulating film 21 (outer edge portion 23).
  • the gate insulating film 40 covers the portion exposed from between the inner edge of the body region 16 and the outer edge portion 23 of the field insulating film 21 in the drift region 13 (drift line region 13A) and the resurf region 20.
  • the thickness of the gate insulating film 40 may be 10 nm or more and 200 nm or less.
  • the semiconductor device 1 includes a gate electrode 41 formed on the gate insulating film 40.
  • the gate electrode 41 has the same thickness as the field electrode 31 and contains the same material as the field electrode 31 (that is, conductive polysilicon).
  • the gate electrode 41 faces the channel region 18 with the gate insulating film 40 interposed therebetween. In this form, the gate electrode 41 also faces the drift region 13 (drift line region 13A) and the resurf region 20 with the gate insulating film 40 interposed therebetween.
  • the gate electrode 41 is formed in a strip shape extending along the field insulating film 21 in a plan view. In this form, the gate electrode 41 is formed in an annular shape (specifically, an oval ring shape) surrounding the field insulating film 21 in a plan view.
  • the gate electrode 41 has a covering portion 42 drawn from above the gate insulating film 40 onto the field insulating film 21.
  • the covering portion 42 is formed in an annular shape (specifically, an oval ring) surrounding the field electrode 31 at intervals from the field electrode 31.
  • the covering portion 42 faces the drift region 13 and the resurf region 20 with the field insulating film 21 interposed therebetween.
  • the gate electrode 41 includes an inner edge portion 43 and an outer edge portion 44.
  • the inner edge portion 43 of the gate electrode 41 is formed by the covering portion 42 and crosses the drift line region 13A and the resurf region 20 in a plan view.
  • the inner edge portion 43 of the gate electrode 41 is preferably formed at a substantially constant interval from the field electrode 31.
  • the distance between the gate electrode 41 and the field electrode 31 is preferably equal to the pitch of the field electrode 31.
  • the outer edge portion 44 of the gate electrode 41 is formed in a region overlapping the body region 16 in a plan view.
  • the outer edge portion 44 of the gate electrode 41 is preferably formed at a substantially constant distance from the outer edge portion 23 of the field insulating film 21.
  • the gate electrode 41 is formed with a non-uniform width along the circumferential direction.
  • the gate electrode 41 has a gate overhanging portion 45 at the inner edge portion 43.
  • the gate overhanging portion 45 is pulled out toward the field electrode 31 side so as to face the tip of the outer end portion 33 in the spiral direction of the field electrode 31.
  • the gate overhanging portion 45 keeps the distance between the gate electrode 41 and the field electrode 31 substantially constant, and suppresses the bias of the electric field caused by the outer end portion 33 of the field electrode 31.
  • the semiconductor device 1 includes an insulating layer 71 laminated on the first main surface 3 and covering the LDMIS region 9.
  • the insulating layer 71 is composed of a multilayer wiring structure 74 having a laminated structure in which a plurality of interlayer insulating layers 72 and a plurality of wiring layers 73 are alternately laminated.
  • the interlayer insulating layer 72 means an insulating layer interposed between two wiring layers 73 adjacent to each other in the vertical direction.
  • the lowest interlayer insulating layer 72 among the plurality of interlayer insulating layers 72 means an insulating layer interposed between the semiconductor chip 2 and the first wiring layer 73.
  • FIG. 4 shows a portion of the multilayer wiring structure 74 in which the first and second interlayer insulating layers 72A to 72B and the first and second wiring layers 73A to 73B are alternately laminated.
  • the number of layers of the interlayer insulating layer 72 and the wiring layer 73 is arbitrary and is not limited to a specific numerical value.
  • the multilayer wiring structure 74 may have a laminated structure in which three or more interlayer insulating layers 72 and three or more wiring layers 73 are alternately laminated.
  • Each interlayer insulating layer 72 includes at least one of a SiO 2 film and a SiN film.
  • Each interlayer insulating layer 72 may have a single-layer structure made of a SiO 2 film or a SiN film.
  • Each interlayer insulating layer 72 may have a laminated structure in which one or more SiO 2 films and / or one or more SiN films are laminated in any order.
  • Each wiring layer 73 may include at least one of an Al film, a Cu film, an AlSiCu alloy film, an AlSi alloy film, and an AlCu alloy film.
  • a plurality of first wiring layers 73A are formed on the first interlayer insulating layer 72A.
  • the plurality of first wiring layers 73A are electrically connected to the corresponding connection objects via one or a plurality of first via electrodes 75 penetrating the first interlayer insulating layer 72A.
  • the first via electrode 75 may be a tungsten plug electrode.
  • the plurality of first wiring layers 73A include a first drain wiring 76, a first source wiring 77, a first gate wiring 78, an inner field wiring 79, and an outer field wiring 80.
  • the first drain wiring 76 is electrically connected to the drain region 15 via one or a plurality of first via electrodes 75.
  • the first source wiring 77 is electrically connected to the source region 17 (body region 16 and contact region 19) via one or more first via electrodes 75.
  • the first gate wiring 78 is electrically connected to the gate electrode 41 via one or more first via electrodes 75.
  • the inner field wiring 79 is electrically connected to the inner end portion 32 of the field electrode 31 via one or more first via electrodes 75.
  • the inner field wiring 79 may be electrically connected to the inner field electrode 36 via one or more first via electrodes 75.
  • the inner field wiring 79 may be integrally formed with the first drain wiring 76.
  • the outer field wiring 80 is electrically connected to the outer end 33 of the field electrode 31 via one or more first via electrodes 75.
  • the outer field wiring 80 may be integrally formed with the first source wiring 77.
  • a plurality of second wiring layers 73B are formed on the second interlayer insulating layer 72B.
  • the plurality of second wiring layers 73B are electrically connected to the corresponding connection objects via one or a plurality of second via electrodes 81 penetrating the second interlayer insulating layer 72B.
  • the second via electrode 81 may be a tungsten plug electrode.
  • the plurality of second wiring layers 73B include a second drain wiring 82, a second source wiring 83, and a second gate wiring (not shown).
  • the second drain wiring 82 is electrically connected to the first drain wiring 76 and the inner field wiring 79 via a plurality of second via electrodes 81.
  • the second drain wiring 82 covers the drain region 15 and the inner field wiring 79 in a plan view.
  • the second drain wiring 82 preferably covers the entire area of the drain region 15 and the entire area of the inner field wiring 79 in a plan view.
  • the second drain wiring 82 is preferably pulled out to a position facing the inner field electrode 36 in a plan view. It is preferable that the second drain wiring 82 is further pulled out to a position facing the portion forming the innermost peripheral portion of the field electrode 31 in a plan view.
  • the second source wiring 83 is electrically connected to the first source wiring 77 and the outer field wiring 80 via a plurality of second via electrodes 81.
  • the second source wiring 83 is formed in an annular shape extending along the body region 16 in a plan view.
  • the second source wiring 83 preferably covers the gate electrode 41 and the outer field wiring 80 in a plan view.
  • the second drain wiring 82 covers the entire body region 16, the entire gate electrode 41, and the entire outer field wiring 80 in a plan view. It is preferable that the second source wiring 83 is further pulled out to a position facing the portion forming the outermost peripheral portion of the field electrode 31 in a plan view.
  • the electrical characteristics of the semiconductor device 1 will be described with reference to FIGS. 7 to 9.
  • the on-resistance Ron, the breakdown voltage VB, and the gate threshold voltage Vth were investigated as the electrical characteristics of the semiconductor device 1.
  • the breakdown voltage VB is the withstand voltage of the semiconductor device 1.
  • a first device, a second device, a third device, and a fourth device were prepared.
  • the first device is a semiconductor device 1 having a structure in which the ratio W1 / W2 of the first width W1 of the resurf region 20 to the second width W2 of the drift line region 13A is set to "0.5".
  • the second device is a semiconductor device 1 having a structure in which the ratio W1 / W2 is set to "1.0".
  • the third device is a semiconductor device 1 having a structure in which the ratio W1 / W2 is set to "2.0".
  • the first width W1 and the second width W2 are adjusted in a range of 1 ⁇ m or more and 3 ⁇ m or less, respectively.
  • the total value W1 + W2 of the first width W1 and the second width W2 is adjusted in the range of 3 ⁇ m or more and 6 ⁇ m or less, respectively.
  • the fourth device is a semiconductor device according to a comparative example.
  • the resurf region 20 is formed in the entire region serving as the current path in the drift region 13, and the drift line region 13A is not formed. That is, in the semiconductor device according to the comparative example, the resurf region 20 is formed in the entire surface layer portion of the drift region 13 in the entire facing region between the drain region 15 and the source region 17.
  • the n-type impurity concentrations in the resurf region 20 in each of the first to fourth devices are 1.25 ⁇ 10 16 cm -3 , 2.5 ⁇ 10 16 cm -3 , and 3.25 ⁇ . It was adjusted to 10 16 cm -3 and their electrical properties were examined respectively.
  • the concentration of n-type impurities in the drift region 13 (drift line region 13A) was 2.25 ⁇ 10 15 cm -3 .
  • FIG. 7 is an actual measurement graph for explaining the on-resistance Ron.
  • the vertical axis shows the on-resistance Ron [ ⁇ ].
  • FIG. 7 shows the first to fourth polygonal lines LA1 to LA4.
  • the fourth polygonal line LA4 is composed of four plot points in the shape of a black circle, and shows the characteristics of the on-resistance Ron of the fourth device (comparative example).
  • the on-resistance Ron decreased with the formation of the resurf region 20, and further decreased with the increase in the n-type impurity concentration in the resurf region 20. Further, the reduction rate of the on-resistance Ron when the n-type impurity concentration was increased increased in the order of the first to fourth devices. That is, the decrease rate of the on-resistance Ron increases with the increase of the ratio W1 / W2, and is the largest when the resurf region 20 is formed in the entire facing region between the drain region 15 and the source region 17. rice field.
  • the n-type impurity concentration in the resurf region 20 is set to a relatively high value. Further, the ratio W1 / W2 is preferably set to a relatively large value. That is, in order to reduce the on-resistance Ron, it is preferable that the resurf region 20 having a relatively high concentration and a relatively wide width is formed under the condition that the concentration of n-type impurities in the drift region 13 is exceeded.
  • FIG. 8 is an actual measurement graph for explaining the breakdown voltage VB.
  • the vertical axis shows the breakdown voltage VB [V].
  • FIG. 8 shows the first to fourth polygonal lines LB1 to LB4.
  • the fourth polygonal line LB4 is composed of four plot points in the shape of a black circle, and shows the characteristics of the breakdown voltage VB of the fourth device (comparative example).
  • the breakdown voltage VB tends to decrease with the formation of the resurf region 20. Further, the breakdown voltage VB decreased as the n-type impurity concentration in the resurf region 20 increased. The rate of decrease in the breakdown voltage VB when the n-type impurity concentration was increased increased in the order of the first to fourth devices. That is, the rate of decrease in the breakdown voltage VB increases as the ratio W1 / W2 increases, and is greatest when the resurf region 20 is formed in the entire facing region between the drain region 15 and the source region 17. became.
  • the breakdown voltage VB dropped significantly.
  • the breakdown voltage VB related to the first to third devices exceeded the breakdown voltage VB related to the fourth device at any n-type impurity concentration. Therefore, it is preferable that the resurf region 20 is partially formed on the surface layer portion of the drift region 13 so as to expose a part of the region serving as the current path in the drift region 13 from the first main surface 3. Further, it is preferable that the resurf region 20 is not formed in the entire region serving as a current path in the drift region 13.
  • the n-type impurity concentration in the resurf region 20 is set to a relatively low value. Further, the ratio W1 / W2 is preferably set to a relatively small value. That is, in order to improve the breakdown voltage VB, it is preferable that the resurf region 20 having a relatively low concentration and a relatively narrow width is formed under the condition that the concentration of n-type impurities in the drift region 13 is exceeded.
  • the on-resistance Ron and the breakdown voltage VB have a contradictory relationship with each other regarding the concentration of n-type impurities in the resurf region 20. Specifically, when the n-type impurity concentration in the resurf region 20 is increased, the on-resistance Ron can be reduced, but the breakdown voltage VB is lowered. On the other hand, when the n-type impurity concentration in the resurf region 20 is reduced, the on-resistance Ron increases, but the breakdown voltage VB can be improved.
  • the n-type impurity concentration in the resurf region 20 can be set to an arbitrary value in a range exceeding the n-type impurity concentration in the drift region 13 (drift line region 13A), but is adjusted in consideration of the on-resistance Ron and the breakdown voltage VB. Need to be done.
  • the on-resistance Ron and the breakdown voltage VB have a contradictory relationship with each other with respect to the ratio W1 / W2. Specifically, when the ratio W1 / W2 is increased, the on-resistance Ron can be reduced, but the breakdown voltage VB is lowered. On the other hand, when the ratio W1 / W2 is reduced, the on-resistance Ron increases, but the breakdown voltage VB can be improved.
  • the ratio W1 / W2 can be set to any value, but needs to be adjusted in view of the on-resistance Ron and the breakdown voltage VB.
  • the drift line region 13A has the property of improving the breakdown voltage VB and increasing the on-resistance Ron, while the resurf region 20 has the property of reducing the on-resistance Ron and lowering the breakdown voltage VB. have. Therefore, by bringing the n-type impurity concentration in the resurf region 20 close to the n-type impurity concentration in the drift region 13 (drift line region 13A), the on-resistance Ron can be reduced while suppressing the decrease in the breakdown voltage VB.
  • the concentration of n-type impurities in the resurf region 20 is adjusted to be more than 2.25 ⁇ 10 15 cm -3 and not more than 3.25 ⁇ 10 16 cm -3. Further, the ratio W1 / W2 is preferably adjusted to 0.5 or more and 2.0 or less. As a result, the on-resistance Ron can be reduced while suppressing the decrease in the breakdown voltage VB.
  • the breakdown voltage VB related to the first to third devices sharply decreases when the n-type impurity concentration in the resurf region 20 exceeds 2.5 ⁇ 10 16 cm -3. do. Therefore, it is particularly preferable that the n-type impurity concentration in the resurf region 20 is adjusted to 1.25 ⁇ 10 15 cm -3 or more and 2.5 ⁇ 10 16 cm -3 or less. Thereby, the decrease of the breakdown voltage VB can be appropriately suppressed.
  • the rate of decrease in the breakdown voltage VB increases as the ratio W1 / W2 increases. Therefore, the ratio W1 / W2 is preferably 0.5 or more and less than 2.0. The ratio W1 / W2 is particularly preferably 0.5 or more and 1.0 or less. As a result, the on-resistance Ron can be appropriately reduced while appropriately suppressing the decrease in the breakdown voltage VB.
  • FIG. 9 is an actual measurement graph for explaining the gate threshold voltage Vth.
  • the vertical axis indicates the gate threshold voltage Vth [V].
  • the horizontal axis shows the n-type impurity concentration [cm -3 ] of the resurf region 20 based on the n-type impurity concentration (2.25 ⁇ 10 15 cm -3 ) of the drift region 13 (drift line region 13A). ..
  • FIG. 9 shows the first to fourth polygonal lines LC1 to LC4.
  • the fourth polygonal line LC4 is composed of four plot points in the shape of a black circle, and shows the characteristics of the gate threshold voltage Vth of the fourth device (comparative example).
  • the gate threshold voltage Vth of the first to fourth devices is substantially constant regardless of the n-type impurity concentration in the resurf region 20 and the ratio W1 / W2. rice field. Therefore, according to the first to third devices, the on-resistance Ron can be reduced while suppressing the fluctuation of the gate threshold voltage Vth and the decrease of the breakdown voltage VB.
  • the semiconductor device 1 includes the semiconductor chip 2, the high potential region 11, the low potential region 12, the n-type drift region 13, and the n-type resurf region 20.
  • the high potential region 11 is formed on the surface layer portion of the first main surface 3 of the semiconductor chip 2.
  • the low-potential region 12 is formed on the surface layer portion of the first main surface 3 at intervals from the high-potential region 11.
  • the drift region 13 is formed in a region between the high potential region 11 and the low potential region 12 on the surface layer portion of the first main surface 3.
  • the resurf region 20 is partially formed on the surface layer portion of the drift region 13 so as to expose a part of the drift region 13 from the first main surface 3. Specifically, the resurf region 20 is formed so as to expose a part of the region serving as the current path in the drift region 13 from the first main surface 3.
  • the resurf region 20 has an n-type impurity concentration exceeding the drift region 13.
  • the current density flowing through the resurf region 20 exceeds the current density flowing through the drift region 13.
  • the depletion layer extending from the drift region 13 as the starting point is larger than the depletion layer extending from the resurf region 20 as the starting point.
  • the drift region 13 can suppress a decrease in the breakdown voltage VB (withstand voltage), and the resurf region 20 can reduce the on-resistance Ron.
  • the on-resistance Ron can be reduced by the plurality of resurf regions 20.
  • the resurf region 20 preferably extends in a line in the opposite direction of the high potential region 11 and the low potential region 12. According to this structure, the on-resistance Ron can be reduced in the current path connecting the high potential region 11 and the low potential region 12 in a line shape.
  • the plurality of resurf regions 20 are formed in a striped shape extending in the opposite direction, and a part of the drift region 13 is exposed in a striped shape from the first main surface 3.
  • a plurality of drift line regions 13A extending in a striped manner in the opposite direction are partitioned between the plurality of resurf regions 20 adjacent to each other.
  • the plurality of drift line regions 13A are formed alternately with the plurality of resurf regions 20.
  • a region for suppressing the decrease in withstand voltage and a region for reducing the on-resistance Ron are alternately formed on the surface layer portion of the drift region 13. Therefore, the decrease in withstand voltage can be appropriately suppressed, and the on-resistance Ron can be appropriately reduced.
  • the semiconductor device 1 further includes an n-type impurity region 10 formed on the surface layer portion of the first main surface 3.
  • the high potential region 11 includes an n-type drain region 15 formed on the surface layer portion of the impurity region 10.
  • the low potential region 12 is formed on the p-type body region 16 formed on the surface layer portion of the first main surface 3 adjacent to the impurity region 10 and on the surface layer portion of the body region 16 at intervals from the impurity region 10.
  • the n-type source region 17 is included.
  • the drift region 13 is formed in the region between the drain region 15 and the source region 17 in the impurity region 10.
  • the resurf region 20 is formed in a region between the drain region 15 and the source region 17 in the surface layer portion of the drift region 13. According to this structure, the on-resistance Ron can be reduced in the current path connecting the drain region 15 and the source region 17.
  • the resurf region 20 is preferably formed only in the region sandwiched between the drain region 15 and the source region 17 in the drift region 13. According to this structure, the resurf region 20 having a relatively low resistance is not formed outside the region sandwiched by the drain region 15 and the source region 17. Therefore, it is possible to appropriately suppress the flow of an undesired current outside the region sandwiched by the drain region 15 and the source region 17.
  • the high potential region 11 includes an n-type well region 14 formed on the surface layer portion of the impurity region 10 and a drain region 15 formed on the surface layer portion of the well region 14 at intervals from the peripheral edge of the well region 14. You may be.
  • the resurf region 20 may be formed in the region between the well region 14 and the source region 17 in the surface layer portion of the drift region 13. According to this structure, it is possible to appropriately suppress the undesired current from flowing outside the region sandwiched by the well region 14 and the source region 17.
  • the resurf region 20 is preferably connected to either or both (preferably both) of the well region 14 and the body region 16.
  • the semiconductor device 1 further includes a field insulating film 21 and a field electrode 31.
  • the field insulating film 21 covers the drift region 13 and the resurf region 20 on the first main surface 3.
  • the field electrode 31 is routed in a line on the field insulating film 21 and crosses the resurf region 20 in a plan view. According to this structure, the field electrode 31 can suppress the electric field concentration in the drift region 13 and the resurf region 20. Therefore, the withstand voltage can be improved.
  • the field electrode 31 crosses the resurf region 20 a plurality of times in a plan view. It is more preferable that the field electrode 31 surrounds the high potential region 11 a plurality of times. According to these structures, the electric field concentration in the drift region 13 and the resurf region 20 can be appropriately suppressed.
  • the field electrode 31 is preferably made of a field resistance film electrically connected to the high potential region 11 and the low potential region 12. According to this structure, the electric field can be appropriately distributed in the drift region 13 by utilizing the voltage drop in the field electrode 31. Therefore, the electric field concentration in the drift region 13 and the resurf region 20 can be appropriately suppressed.
  • FIG. 10 is a view corresponding to FIG. 5, and is a cross-sectional view for explaining the semiconductor device 91 according to the second embodiment of the present invention.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the high potential region 11 related to the semiconductor device 91 includes a p-type collector region 92 instead of the drain region 15.
  • the IGBT can be provided instead of the LDMISFET.
  • the "source” of the LDMISFET is read as the "emitter” of the IGBT.
  • the “drain” of the IGBT is read as the "collector” of the IGBT. Even when the IGBT is adopted instead of the LDMISFET, the same effect as described for the semiconductor device 1 can be obtained.
  • FIG. 11 is a view corresponding to FIG. 5, and is a cross-sectional view for explaining the semiconductor device 101 according to the third embodiment of the present invention.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the high potential region 11 according to the semiconductor device 101 includes an n-type cathode well region 102 instead of the well region 14, and includes an n-type cathode region 103 instead of the drain region 15.
  • the low potential region 12 according to the semiconductor device 101 includes a p-type anode well region 104 instead of the body region 16, and includes a p-type anode region 105 instead of the source region 17 and the contact region 19.
  • the drift region 13 according to the semiconductor device 101 is formed in a region between the cathode well region 102 (cathode region 103) and the anode well region 104 (anode region 105).
  • the semiconductor device 101 does not have the gate insulating film 40 and the gate electrode 41.
  • the cathode well region 102 and the cathode region 103 are formed in the same manner as the well region 14 and the drain region 15 according to the first embodiment, respectively.
  • the anode well region 104 is formed in the same manner as the body region 16 according to the first embodiment.
  • the anode region 105 is formed on the surface layer portion of the anode well region 104.
  • the anode region 105 has a p-type impurity concentration that exceeds the p-type impurity concentration of the anode well region 104.
  • the p-type impurity concentration in the anode region 105 may be 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the anode region 105 is formed in the first straight line portion 16A and the second straight line portion 16B at intervals from the first curved portion 16C and the second curved portion 16D of the anode well region 104 (FIG. 2). See also). That is, the anode region 105 is not formed in the first curved portion 16C and the second curved portion 16D of the anode well region 104.
  • the anode region 105 is formed in an endped band shape extending along the first straight line portion 16A and the second straight line portion 16B in a plan view.
  • the anode region 105 faces the cathode region 103 in the second direction Y, and forms a current path along the second direction Y with the cathode region 103 in the drift region 13.
  • the length of the anode region 105 is preferably less than the length of the cathode region 103.
  • the anode region 105 may be formed in an annular shape (specifically, an oval ring) surrounding the impurity region 10. That is, the anode region 105 may also be formed in the first curved portion 16C and the second curved portion 16D of the anode well region 104.
  • the semiconductor device 101 includes a resurf region 20 formed on the surface layer portion of the drift region 13.
  • the resurf region 20 according to the semiconductor device 101 is formed in the same manner as the resurf region 20 according to the first embodiment. That is, in this form, a plurality of resurf regions 20 are formed at intervals in the surface layer portion of the drift region 13.
  • the plurality of resurf regions 20 are formed at intervals from the bottom of the drift region 13 to the first main surface 3 side. Specifically, the plurality of resurf regions 20 are formed shallower than the cathode well region 102 and deeper than the cathode region 103. The plurality of resurf regions 20 face the semiconductor substrate 6 with a part of the drift region 13 interposed therebetween.
  • the plurality of resurf regions 20 extend in a line shape in the opposite direction of the high potential region 11 and the low potential region 12 in a plan view, and are formed in a stripe shape at intervals in the orthogonal direction of the facing direction. As a result, the plurality of resurf regions 20 expose a part of the drift region 13 from the first main surface 3 in a striped manner in a plan view.
  • the plurality of resurf regions 20 are formed in a region between the cathode region 103 and the anode well region 104 in the surface layer portion of the drift region 13.
  • the plurality of resurf regions 20 are specifically formed in a region between the cathode well region 102 and the anode well region 104.
  • the resurf region 20 has one end connected to the cathode well region 102 and the other end connected to the anode well region 104.
  • the resurf region 20 forms a current path that continuously extends the region between the cathode well region 102 and the anode well region 104.
  • the plurality of resurf regions 20 are formed in the straight portion of the drift region 13 at intervals from the curved portion of the drift region 13. That is, the plurality of resurf regions 20 are not formed in the region between the cathode region 103 and the anode well region 104 between the first curved portion 16C (second curved portion 16D). The plurality of resurf regions 20 are formed in a region between the cathode region 103 and the anode well region 104 between the first straight line portion 16A (second straight line portion 16B).
  • the plurality of resurf regions 20 are formed only in the region sandwiched between the cathode region 103 and the anode region 105 in the surface layer portion of the drift region 13. As a result, the resurf region 20 forms a current path that continuously extends the region between the cathode region 103 and the anode region 105.
  • the anode region 105 is formed in an annular shape surrounding the impurity region 10
  • the plurality of resurf regions 20 may be formed in the curved portion of the drift region 13. Since the other configurations of the plurality of resurf regions 20 are the same as in the case of the first embodiment, specific description thereof will be omitted.
  • the semiconductor device 101 includes a plurality of drift line regions 13A (drift exposed regions) respectively partitioned into regions between a plurality of resurf regions 20 adjacent to each other in the surface layer portion of the drift region 13. Since the configuration of the plurality of drift line regions 13A is the same as that of the first embodiment, specific description thereof will be omitted.
  • drift line regions 13A drift exposed regions
  • the first wiring layer 73A according to the semiconductor device 101 includes a first cathode wiring 106 and a first anode wiring 107 in place of the first drain wiring 76, the first source wiring 77, and the first gate wiring 78.
  • the first cathode wiring 106 and the first anode wiring 107 are formed in the same manner as the first drain wiring 76 and the first source wiring 77 according to the first embodiment, respectively.
  • the second wiring layer 73B according to the semiconductor device 101 includes a second cathode wiring 108 and a second anode wiring 109 in place of the second drain wiring 82, the second source wiring 83, and the second gate wiring (not shown). ..
  • the second cathode wiring 108 and the second anode wiring 109 are formed in the same manner as the second drain wiring 82 and the second source wiring 83 according to the first embodiment, respectively.
  • a diode can be provided instead of the LDMISFET. Even when a diode is used instead of the LDMISFET, the same effect as described for the semiconductor device 1 can be obtained.
  • the diode according to the semiconductor device 101 can be used as a freewheeling diode connected in antiparallel to a semiconductor switching device such as a MISFET (for example, an LDMISFET according to the first embodiment) or an IGBT (for example, an IGBT according to the second embodiment).
  • the field electrode 31 made of the field resistance film is formed.
  • the field electrode 31 in an electrically floating state may be formed.
  • a plurality of field electrodes 31 may be formed so as to concentrically surround the high potential region 11 a plurality of times.
  • the inner field electrode 36 may be removed.
  • the diode may be formed on the same semiconductor chip 2 (first main surface 3) as the LDMISFET according to the first embodiment.
  • the LDMISFET according to the first embodiment is formed in one device region 8 (LDMIS region 9), and the diode according to the third embodiment is formed in the other device region 8.
  • the diode may be connected in antiparallel to the LDMISFET as a freewheeling diode.
  • the diode may be formed on the same semiconductor chip 2 (first main surface 3) as the IGBT according to the second embodiment.
  • the IGBT according to the second embodiment is formed in one device region 8
  • the diode according to the third embodiment is formed in the other device region 8.
  • the diode may be connected in antiparallel to the IGBT as a freewheeling diode.
  • the resistant field electrode 31 may be used as a current monitor for detecting the current flowing between the high potential region 11 and the low potential region 12.
  • the current flowing between the high potential region 11 and the low potential region 12 is detected, for example, from the voltage drop of the field electrode 31 or the current flowing through the field electrode 31.
  • the electric field can be appropriately distributed by the field electrode 31, and at the same time, the convenience of the semiconductor devices 1, 91, 101 can be enhanced by the current monitoring function.
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • FIG. 12 is a view corresponding to FIG. 4, and is a perspective cross-sectional view for explaining the resurf region 20 according to the first modification.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the resurf region 20 is formed in a grid pattern having a plurality of crossroads in a plan view.
  • the resurf region 20 includes a plurality of first regions 111 and a plurality of second regions 112.
  • the plurality of first regions 111 extend in a stripe shape in the opposite direction (second direction Y) of the high potential region 11 and the low potential region 12.
  • the plurality of second regions 112 extend in a stripe shape in the direction orthogonal to the opposite direction (first direction X), and intersect the plurality of first regions 111 in a cross shape.
  • a plurality of divided regions 113 including a part of the drift region 13 are partitioned by the resurf region 20 on the surface layer portion of the drift region 13.
  • the plurality of divided regions 113 correspond to a structure in which the drift line region 13A according to the first embodiment is divided into a plurality of portions by a plurality of second regions 112.
  • the plurality of divided regions 113 are arranged in a matrix with an interval in the first direction X and the second direction Y in a plan view.
  • the plurality of divided regions 113 are formed in a strip shape extending in the second direction Y in a plan view.
  • the planar shape of the plurality of divided regions 113 is arbitrary, and may be formed into a quadrangular shape, a circular shape, an elliptical shape, or an oval shape.
  • the resurf region 20 according to the first modification can also be applied to the above-mentioned second to third embodiments.
  • FIG. 13 is a view corresponding to FIG. 4, and is a perspective cross-sectional view for explaining the resurf region 20 according to the second modification.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the resurf region 20 is formed in a grid pattern having a plurality of T-junctions in a plan view.
  • the resurf region 20 includes a plurality of first regions 111 and a plurality of second regions 112.
  • the plurality of first regions 111 extend in a stripe shape in the opposite direction (second direction Y) of the high potential region 11 and the low potential region 12.
  • the plurality of second regions 112 are formed in regions between the plurality of adjacent first regions 111 at intervals in the opposite direction, and the plurality of adjacent first regions 111 are connected in a T shape, respectively. ..
  • a plurality of divided regions 113 including a part of the drift region 13 are partitioned by the resurf region 20 on the surface layer portion of the drift region 13.
  • the plurality of divided regions 113 correspond to a structure in which the drift line region 13A according to the first embodiment is divided into a plurality of portions by a plurality of second regions 112.
  • the plurality of divided regions 113 are arranged in a staggered manner at intervals in the first direction X and the second direction Y in a plan view.
  • the plurality of divided regions 113 are formed in a strip shape extending in the second direction Y in a plan view.
  • the planar shape of the plurality of divided regions 113 is arbitrary, and may be formed into a quadrangular shape, a circular shape, an elliptical shape, or an oval shape.
  • the resurf region 20 according to the second modification can also be applied to the above-mentioned second to third embodiments.
  • FIG. 14 is a view corresponding to FIG. 4, and is a perspective cross-sectional view for explaining the resurf region 20 according to the third modification.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the plurality of resurf regions 20 are spaced apart from each other in the opposite direction (second direction Y) and the orthogonal direction (first direction X) of the high potential region 11 and the low potential region 12 in a plan view. It is formed in a matrix with spaces.
  • the plurality of resurf regions 20 are formed in a strip shape extending in the second direction Y in a plan view.
  • the planar shape of the plurality of resurf regions 20 is arbitrary, and may be formed into a quadrangular shape, a circular shape, an elliptical shape, or an oval shape.
  • a drift line region 13A composed of a part of the drift region 13 is partitioned by a plurality of resurf regions 20 on the surface layer portion of the drift region 13.
  • the drift line region 13A is partitioned in a grid pattern having a plurality of crossroads. That is, the drift line region 13A includes a plurality of first line regions 114 and a plurality of second line regions 115 forming a crossroads.
  • the plurality of first line regions 114 extend in a striped manner in the opposite direction (second direction Y).
  • the plurality of second line regions 115 extend in a stripe shape in an orthogonal direction (first direction X) and intersect the plurality of first line regions 114 in a cross shape.
  • the resurf region 20 according to the third modification can also be applied to the above-mentioned second to third embodiments.
  • FIG. 15 is a view corresponding to FIG. 4, and is a perspective cross-sectional view for explaining the resurf region 20 according to the fourth modification.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the plurality of resurf regions 20 are spaced apart from each other in the opposite direction (second direction Y) and the orthogonal direction (first direction X) of the high potential region 11 and the low potential region 12 in a plan view. It is vacant and formed in a staggered pattern.
  • the plurality of resurf regions 20 are formed in a strip shape extending in the second direction Y in a plan view.
  • the planar shape of the plurality of resurf regions 20 is arbitrary, and may be formed into a quadrangular shape, a circular shape, an elliptical shape, or an oval shape.
  • a drift line region 13A composed of a part of the drift region 13 is partitioned by a plurality of resurf regions 20 on the surface layer portion of the drift region 13.
  • the drift line region 13A is partitioned in a grid pattern having a plurality of T-junctions. That is, the drift line region 13A includes a plurality of first line regions 114 and a plurality of second line regions 115 forming a T-junction.
  • the plurality of first line regions 114 extend in a stripe shape in the facing direction (second direction Y).
  • the plurality of second line regions 115 are formed in the region between the plurality of adjacent first line regions 114 at intervals in the opposite direction, and the plurality of adjacent first line regions 114 are connected in a T shape. doing.
  • the resurf region 20 according to the fourth modification can also be applied to the above-mentioned second to third embodiments.
  • the above-mentioned semiconductor devices 1, 91, 101 are used as power sources for, for example, automobiles (including electric vehicles), trains, industrial robots, air conditioners, air compressors, electric fans, vacuum cleaners, dryers, refrigerators, and the like. It can be incorporated into a power module used in an inverter circuit that drives an electric motor. Further, the above-mentioned semiconductor devices 1, 91 and 101 can also be incorporated into a power module used in an inverter circuit of a solar cell, a wind power generator or other power generation device. Further, the above-mentioned semiconductor devices 1, 91, 101 can be incorporated into a circuit module used for an analog control power supply, a digital control power supply, or the like.
  • a semiconductor chip (2) having a main surface (3), a high potential region (11) formed on the surface layer portion of the main surface (3), and a high potential region (11) at intervals.
  • the first conductive type drift region (13) (13) formed in the above drift region (13) and the drift region (3) so as to expose a part of the region serving as a current path in the drift region (13) from the main surface (3).
  • a semiconductor device (1, 91, 101) including a first conductive type resurf region (20) partially formed on the surface layer portion of 13) and having an impurity concentration exceeding the drift region (13). According to this semiconductor device (1, 91, 101), the on-resistance (Ron) can be reduced while suppressing the decrease in the withstand voltage (VB).
  • the plurality of resurf regions (20) are formed in a stripe shape extending in the opposite direction of the high potential region (11) and the low potential region (12), and the drift region (3) extends from the main surface (3). 13.
  • the semiconductor device (1, 91, 101) according to any one of A1 to A4, further comprising a field electrode (31) that is rotated and traverses the resurf region (20) in plan view.
  • the field electrode (31) is described in any one of A5 to A7, which comprises a field resistance film electrically connected to the high potential region (11) and the low potential region (12). Semiconductor devices (1, 91, 101).
  • the high potential region (11) includes a first conductive type drain region (15) formed on the surface layer portion of the main surface (3), and the low potential region (12) is the main surface.
  • the second conductive type body region (16) formed on the surface layer portion of (3) and the first conductive type source region (17) formed on the surface layer portion of the body region (16) are included.
  • the drift region (13) is formed in a region between the drain region (15) and the body region (16) on the surface layer portion of the main surface (3), and the resurf region (20) is the drift region (20). 13.
  • the semiconductor device (1) according to any one of A1 to A8, which is formed in a region between the drain region (15) and the source region (17) on the surface layer portion of 13).
  • the high potential region (11) is formed in the first conductive type well region (14) formed on the surface layer portion of the main surface (3) and the surface layer portion of the well region (14).
  • the resurf region (20) includes the drain region (15) and is formed in a region between the well region (14) and the source region (17) in the surface layer portion of the drift region (13). , A9 or A10.
  • the semiconductor device (1) is formed in the first conductive type well region (14) formed on the surface layer portion of the main surface (3) and the surface layer portion of the well region (14).
  • the resurf region (20) includes the drain region (15) and is formed in a region between the well region (14) and the source region (17) in the surface layer portion of the drift region (13). , A9 or A10.
  • the semiconductor device (1) is formed in the first conductive type well region (14) formed on the surface layer portion of the main surface (3) and the surface layer portion of the well region (14).
  • the resurf region (20) includes the drain region (15) and is formed in a region
  • the resurf region (20) is any one of A9 to A12 formed only in the region sandwiched between the source region (17) and the drift region (13) in the drift region (13).
  • the semiconductor device (1) according to 1.
  • the body region (16) surrounds the drain region (15), and the source region (17) is formed in an end form on the surface layer portion of the body region (16), A9 to A13.
  • the semiconductor device (1) according to any one of the above.
  • a semiconductor chip (2) having a main surface (3), a high potential region (11) and a low potential region (12) formed on the surface layer portion of the main surface (3) at intervals from each other.
  • a first conductive type drift region (13) formed in a region between the high potential region (11) and the low potential region (12) on the surface layer portion of the main surface (3), and the drift region (13). ),
  • the high potential region (11) and the low potential region (12) face each other in the surface layer portion of the drift region (13) so that a part of the region serving as the current path is exposed from the main surface (3).
  • [B1] The distance between the semiconductor chip (2) having the main surface (3), the first conductive type cathode region (103) formed on the surface layer portion of the main surface (3), and the cathode region (103).
  • a second conductive type anode region (105) formed on the surface layer portion of the main surface (3), and the cathode region (103) and the anode region (105) on the surface layer portion of the main surface (3).
  • the first conductive type drift region (13) formed in the region between the above and the drift region (13) so as to expose a part of the region serving as the current path from the main surface (3).
  • the plurality of resurf regions (20) are formed in a stripe shape extending in a direction opposite to the cathode region (103) and the anode region (105), and the drift region (13) is formed from the main surface (3).
  • the semiconductor device (101) according to any one of B1 to B7, further comprising a field electrode (31) that is rotated and traverses the resurf region (20) in plan view.
  • the resurf region (20) is any one of B1 to B11 formed only in the region sandwiched between the cathode region (103) and the anode region (105) in the drift region (13).
  • the semiconductor device (101) according to 1.
  • the resurf region (20) is the cathode well region (102) and the anode well region (102) in the surface layer portion of the drift region (13).
  • the semiconductor device (101) according to any one of B1 to B12, which is formed in the region between 104).
  • the cathode region (103) has an impurity concentration exceeding the cathode well region (102), and the anode region (105) has an impurity concentration exceeding the anode well region (104). , B13.
  • the anode well region (104) surrounds the impurity region (11), and the anode region (105) is formed in an endped band shape extending along the impurity region (11).
  • the semiconductor device (101) according to any one of B16.
  • the semiconductor chip (2) having the main surface (3) and the cathode region (103) of the first conductive type and the second conductive type formed on the surface layer portion of the main surface (3) at intervals from each other. And the first conductive type drift region (13) formed in the region between the cathode region (103) and the anode region (105) in the surface layer portion of the main surface (3).
  • the surface layer portion of the drift region (13) extends in a direction opposite to the cathode region (103) and the anode region (105) so as to expose a part of the drift region (13) from the main surface (3).

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Abstract

主面を有する半導体チップと、前記主面の表層部に形成された高電位領域と、前記高電位領域から間隔を空けて前記主面の表層部に形成された低電位領域と、前記主面の表層部において前記高電位領域および前記低電位領域の間の領域に形成された第１導電型のドリフト領域と、前記ドリフト領域において電流経路となる領域の一部を前記主面から露出させるように前記ドリフト領域の表層部に部分的に形成され、前記ドリフト領域を超える不純物濃度を有する第１導電型のリサーフ領域と、を含む、半導体装置を提供する。

Description

半導体装置
　本出願は、２０２０年２月１４日に日本国特許庁に提出された特願２０２０－０２３７４７号に対応しており、この出願の全開示はここに引用により組み込まれる。
　本発明は、半導体装置に関する。
　特許文献１は、半導体層、第１電極、第２電極および横型素子を含む半導体装置を開示している。第１電極は、半導体層の表面の上に形成されている。第２電極は、第１電極から間隔を空けて半導体層の表面の上に形成されている。横型素子は、半導体層の表面の表層部において第１電極および第２電極の間の領域に形成され、第１電極および第２電極に電気的に接続されている。
米国特許出願公開第２０１３／０７５８７７号明細書
　本発明の一実施形態は、耐圧の低下を抑制しながら、オン抵抗を削減できる半導体装置を提供する。
　本発明の一実施形態は、主面を有する半導体チップと、前記主面の表層部に形成された高電位領域と、前記高電位領域から間隔を空けて前記主面の表層部に形成された低電位領域と、前記主面の表層部において前記高電位領域および前記低電位領域の間の領域に形成された第１導電型のドリフト領域と、前記ドリフト領域において電流経路となる領域の一部を前記主面から露出させるように前記ドリフト領域の表層部に部分的に形成され、前記ドリフト領域を超える不純物濃度を有する第１導電型のリサーフ領域と、を含む、半導体装置を提供する。この半導体装置によれば、耐圧の低下を抑制しながら、オン抵抗を削減できる。
　本発明の一実施形態は、主面を有する半導体チップと、前記主面の表層部に互いに間隔を空けて形成された高電位領域および低電位領域と、前記主面の表層部において前記高電位領域および前記低電位領域の間の領域に形成された第１導電型のドリフト領域と、前記ドリフト領域において電流経路となる領域の一部を前記主面から露出させるように、前記ドリフト領域の表層部において前記高電位領域および前記低電位領域の対向方向に延びるライン状に形成され、前記ドリフト領域を超える不純物濃度を有する第１導電型のリサーフ領域と、前記ドリフト領域および前記リサーフ領域を被覆するフィールド絶縁膜と、前記フィールド絶縁膜の上に形成され、平面視において前記リサーフ領域に交差するようにライン状に引き回されたフィールド電極と、を含む、半導体装置を提供する。この半導体装置によれば、耐圧の低下を抑制しながら、オン抵抗を削減できる。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置の半導体チップを示す平面図である。 図２は、図１に示す領域IIの拡大図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図２に示す領域IIIの一部切り欠き斜視断面図である。 図５は、図３に示すV-V線に沿う断面図である。 図６は、リサーフ領域を示す要部拡大図である。 図７は、オン抵抗を説明するための実測グラフである。 図８は、ブレークダウン電圧を説明するための実測グラフである。 図９は、ゲート閾電圧を説明するための実測グラフである。 図１０は、図５に対応する図であって、本発明の第２実施形態に係る半導体装置を説明するための断面図である。 図１１は、図５に対応する図であって、本発明の第３実施形態に係る半導体装置を説明するための断面図である。 図１２は、図４に対応する図であって、第１変形例に係るリサーフ領域を説明するための斜視断面図である。 図１３は、図４に対応する図であって、第２変形例に係るリサーフ領域を説明するための斜視断面図である。 図１４は、図４に対応する図であって、第３変形例に係るリサーフ領域を説明するための斜視断面図である。 図１５は、図４に対応する図であって、第４変形例に係るリサーフ領域を説明するための斜視断面図である。
　図１は、本発明の第１実施形態に係る半導体装置１の半導体チップ２を示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IIIの一部切り欠き斜視断面図である。図５は、図３に示すV-V線に沿う断面図である。図６は、リサーフ領域２０を示す要部拡大図である。
　図１～図６を参照して、半導体装置１は、直方体形状に形成されたシリコン製の半導体チップ２を含む。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。
　第１～第４側面５Ａ～５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１側面５Ａおよび第２側面５Ｂは、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。半導体チップ２は、この形態（this embodiment）では、ｐ型の半導体基板６、および、半導体基板６の上に形成されたｎ型のエピタキシャル層７を含む積層構造を有している。
　半導体基板６は、第２主面４および第１～第４側面５Ａ～５Ｄの一部を形成している。半導体基板６は、１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下のｐ型不純物濃度を有していてもよい。半導体基板６の厚さは、１００μｍ以上５００μｍ以下であってもよい。エピタキシャル層７は、第１主面３および第１～第４側面５Ａ～５Ｄの一部を形成している。
　エピタキシャル層７は、半導体基板６のｐ型不純物濃度を超えるｎ型不純物濃度を有していてもよい。エピタキシャル層７のｎ型不純物濃度は、１．０×１０１４ｃｍ－３以上１．０×１０１６ｃｍ－３以下であってもよい。エピタキシャル層７のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上５．０×１０１５ｃｍ－３以下であることが好ましい。エピタキシャル層７の厚さは、５μｍ以上２０μｍ以下であってもよい。
　半導体装置１は、第１主面３に区画された複数のデバイス領域８を含む。複数のデバイス領域８の個数および配置は任意である。複数のデバイス領域８は、第１主面３および／または第１主面３の表層部を利用して形成された機能デバイスをそれぞれ含む。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。
　半導体スイッチングデバイスは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサおよびインダクタのうちの少なくとも１つを含んでいてもよい。
　複数のデバイス領域８は、ＭＩＳＦＥＴの一例としてのＬＤＭＩＳＦＥＴ（Lateral Double diffused MISFET）が形成されたＬＤＭＩＳ領域９を含む（図１の領域II参照）。以下、ＬＤＭＩＳ領域９の構造について具体的に説明する。
　図２～図５を参照して、半導体装置１は、ＬＤＭＩＳ領域９において第１主面３の表層部に形成されたｎ型の不純物領域１０を含む。不純物領域１０は、この形態では、エピタキシャル層７の一部を利用して形成されている。したがって、不純物領域１０は、エピタキシャル層７のｎ型不純物濃度と等しいｎ型不純物濃度を有している。不純物領域１０は、この形態では、平面視において長円形状に形成されている。不純物領域１０は、円形状、楕円形状または多角形状（たとえば四角形状）に形成されていてもよい。
　半導体装置１は、ＬＤＭＩＳ領域９において第１主面３の表層部に形成された高電位領域１１、低電位領域１２およびドリフト領域１３を含む。高電位領域１１は、不純物領域１０の中央部に形成されている。低電位領域１２は、高電位領域１１から間隔を空けて第１主面３の表層部に形成され、不純物領域１０に接続されている。ドリフト領域１３は、不純物領域１０において高電位領域１１および低電位領域１２の間の領域に形成されている。
　高電位領域１１は、具体的には、不純物領域１０の表層部に形成されたｎ型のウェル領域１４を含む。ウェル領域１４は、不純物領域１０のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ウェル領域１４のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。ウェル領域１４は、この形態では、平面視において不純物領域１０に沿って延びる長円形状に形成されている。ウェル領域１４は、円形状、楕円形状または多角形状（たとえば四角形状）に形成されていてもよい。
　高電位領域１１は、ウェル領域１４の表層部に形成されたｎ型のドレイン領域１５を含む。ドレイン領域１５は、ウェル領域１４のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ドレイン領域１５のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ドレイン領域１５は、ウェル領域１４の周縁から間隔を空けてウェル領域１４の内方部に形成されている。ドレイン領域１５は、この形態では、平面視においてウェル領域１４に沿って延びる長円形状に形成されている。ドレイン領域１５は、円形状、楕円形状または多角形状（たとえば四角形状）に形成されていてもよい。
　低電位領域１２は、具体的には、不純物領域１０に隣接して第１主面３の表層部に形成されたｐ型のボディ領域１６を含む。ボディ領域１６は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下のｐ型不純物濃度を有していてもよい。ボディ領域１６は、半導体基板６に接続された底部を有し、当該半導体基板６を同電位に固定している。ボディ領域１６は、不純物領域１０に沿って延びる帯状に形成されている。ボディ領域１６は、具体的には、不純物領域１０を取り囲む環状（この形態では長円環状）に形成され、不純物領域１０を所定の形状（この形態では長円形状）に区画している。
　ボディ領域１６は、平面視において第１直線部１６Ａ、第２直線部１６Ｂ、第１曲線部１６Ｃおよび第２曲線部１６Ｄを含む。第１直線部１６Ａは、第２方向Ｙに関して不純物領域１０の一方側の領域に形成され、第１方向Ｘに延びている。第２直線部１６Ｂは、第２方向Ｙに関して不純物領域１０を挟んで第１直線部１６Ａに対向するように不純物領域１０の他方側の領域に形成され、第１直線部１６Ａに対して平行に延びている。第１方向Ｘに関して、第１直線部１６Ａおよび第２直線部１６Ｂの長さは、ドレイン領域１５の長さ以下であることが好ましい。
　第１曲線部１６Ｃは、第１直線部１６Ａの一端および第２直線部１６Ｂの一端の間を円弧状に延びる帯状に形成されている。第２曲線部１６Ｄは、不純物領域１０を挟んで第１曲線部１６Ｃに対向し、第１直線部１６Ａの他端および第２直線部１６Ｂの他端の間を円弧状に延びる帯状に形成されている。
　低電位領域１２は、不純物領域１０から間隔を空けてボディ領域１６の表層部に形成されたｎ型のソース領域１７を含む。ソース領域１７は、ボディ領域１６の内縁側（不純物領域１０側）に形成され、不純物領域１０（ドリフト領域１３）との間でＬＤＭＩＳＦＥＴのチャネル領域１８を画定している。ソース領域１７は、ウェル領域１４のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ソース領域１７のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ソース領域１７のｎ型不純物濃度は、ドレイン領域１５のｎ型不純物濃度と等しいことが好ましい。
　ソース領域１７は、この形態では、平面視においてボディ領域１６の一部の領域に有端帯状に形成されている。ソース領域１７は、具体的には、第１曲線部１６Ｃおよび第２曲線部１６Ｄから間隔を空けて第１直線部１６Ａおよび第２直線部１６Ｂにそれぞれ形成されている。つまり、ソース領域１７は、ボディ領域１６の第１曲線部１６Ｃおよび第２曲線部１６Ｄには形成されていない。ソース領域１７は、平面視において第１直線部１６Ａおよび第２直線部１６Ｂに沿って延びる有端帯状に形成されている。
　ソース領域１７は、第２方向Ｙにドレイン領域１５に対向し、ドレイン領域１５との間で第２方向Ｙに延びる電流経路をドリフト領域１３に形成する。第１方向Ｘに関して、ソース領域１７の長さは、ドレイン領域１５の長さ以下であることが好ましい。むろん、ソース領域１７は、不純物領域１０を取り囲む環状（具体的には長円環状）に形成されていてもよい。つまり、ソース領域１７は、ボディ領域１６の第１曲線部１６Ｃおよび第２曲線部１６Ｄにも形成されていてもよい。
　低電位領域１２は、ボディ領域１６の表層部においてソース領域１７とは異なる領域に形成されたｐ型のコンタクト領域１９を含む。コンタクト領域１９は、ボディ領域１６の外縁側（不純物領域１０とは反対側）に形成され、ソース領域１７を挟んでチャネル領域１８に対向している。コンタクト領域１９は、ボディ領域１６のｐ型不純物濃度を超えるｐ型不純物濃度を有している。コンタクト領域１９のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
　コンタクト領域１９は、この形態では、平面視においてボディ領域１６の一部の領域に有端帯状に形成されている。コンタクト領域１９は、具体的には、ボディ領域１６の第１曲線部１６Ｃおよび第２曲線部１６Ｄから間隔を空けて第１直線部１６Ａおよび第２直線部１６Ｂにそれぞれ形成されている。つまり、コンタクト領域１９は、ボディ領域１６の第１曲線部１６Ｃおよび第２曲線部１６Ｄには形成されていない。コンタクト領域１９は、平面視において第１直線部１６Ａおよび第２直線部１６Ｂに沿って延びる有端帯状に形成されている。
　コンタクト領域１９は、第２方向Ｙにドレイン領域１５に対向している。第１方向Ｘに関して、コンタクト領域１９の長さは、ドレイン領域１５の長さ以下であることが好ましい。むろん、コンタクト領域１９は、不純物領域１０を取り囲む環状（具体的には長円環状）に形成されていてもよい。つまり、コンタクト領域１９は、ボディ領域１６の第１曲線部１６Ｃおよび第２曲線部１６Ｄにも形成されていてもよい。
　ドリフト領域１３は、不純物領域１０の一部からなる。ドリフト領域１３は、高電位領域１１および低電位領域１２を結ぶ電流経路を形成する。ドリフト領域１３は、具体的には、不純物領域１０においてドレイン領域１５（ウェル領域１４）およびソース領域１７（ボディ領域１６）の間の領域に画定されている。これにより、ドリフト領域１３は、ドレイン領域１５およびソース領域１７を結ぶ電流経路を形成する。
　ドリフト領域１３は、ドレイン領域１５を取り囲む環状（この形態では長円環状）に形成されている。ドリフト領域１３は、この形態では、ボディ領域１６の第１直線部１６Ａ（第２直線部１６Ｂ）によって区画された直線部、および、ボディ領域１６の第１曲線部１６Ｃ（第２曲線部１６Ｄ）によって区画された曲線部を有している。ドリフト領域１３の距離は、５０μｍ以上２００μｍ以下であってもよい。ドリフト領域１３の距離は、環状（この形態では長円環状）に沿って一定の距離で形成されていることが好ましい。
　図４～図６を参照して、半導体装置１は、第１主面３からドリフト領域１３の一部を露出させるようにドリフト領域１３の表層部に部分的に形成されたｎ型のリサーフ領域２０を含む。リサーフ領域２０は、ドリフト領域１３を超えるｎ型不純物濃度を有している。リサーフ領域２０のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上５．０×１０１６ｃｍ－３以下であってもよい。
　リサーフ領域２０は、ドリフト領域１３のｎ型不純物濃度の２０倍の値を上限値として有していることが好ましい。リサーフ領域２０のｎ型不純物濃度は、２．２５×１０１５ｃｍ－３を超えて３．２５×１０１６ｃｍ－３以下であることが好ましい。リサーフ領域２０のｎ型不純物濃度は、１．２５×１０１５ｃｍ－３以上２．５×１０１６ｃｍ－３以下であることが特に好ましい。リサーフ領域２０のｎ型不純物濃度は、ウェル領域１４のｎ型不純物濃度未満であることが好ましい。
　この形態では、複数のリサーフ領域２０が、ドリフト領域１３の表層部に間隔を空けて形成されている。複数のリサーフ領域２０は、ドリフト領域１３の底部から第１主面３側に間隔を空けて形成されている。複数のリサーフ領域２０は、具体的には、ウェル領域１４よりも浅く形成され、ドレイン領域１５よりも深く形成されている。複数のリサーフ領域２０は、ドリフト領域１３の一部を挟んで半導体基板６に対向している。
　複数のリサーフ領域２０は、平面視において高電位領域１１および低電位領域１２の対向方向にライン状に延び、当該対向方向の直交方向に間隔を空けてストライプ状に形成されている。これにより、複数のリサーフ領域２０は、平面視において第１主面３からドリフト領域１３の一部をストライプ状に露出させている。
　複数のリサーフ領域２０は、ドリフト領域１３の表層部においてドレイン領域１５およびボディ領域１６の間の領域に形成されている。リサーフ領域２０は、具体的には、ウェル領域１４およびボディ領域１６の間の領域に形成されている。リサーフ領域２０は、この形態では、ウェル領域１４に接続された一端部およびボディ領域１６に接続された他端部を有している。これにより、リサーフ領域２０は、ウェル領域１４およびボディ領域１６の間の領域を連続的に延びる電流経路を形成する。
　複数のリサーフ領域２０は、ドリフト領域１３の曲線部から間隔を空けてドリフト領域１３の直線部に形成されている。つまり、複数のリサーフ領域２０は、ドレイン領域１５およびボディ領域１６の第１曲線部１６Ｃ（第２曲線部１６Ｄ）の間の領域には形成されていない。複数のリサーフ領域２０は、ドレイン領域１５およびボディ領域１６の第１直線部１６Ａ（第２直線部１６Ｂ）の間の領域に形成されている。
　リサーフ領域２０は、ドリフト領域１３において電流経路となる領域の一部を第１主面３から露出させるようにドリフト領域１３の表層部に部分的に形成されていることが好ましい。つまり、複数のリサーフ領域２０は、ドリフト領域１３の表層部においてドレイン領域１５およびソース領域１７によって挟まれた領域のみに形成されていることが好ましい。これにより、リサーフ領域２０は、ドレイン領域１５およびソース領域１７の間の領域を連続的に延びる電流経路を形成する。ソース領域１７（コンタクト領域１９）が不純物領域１０を取り囲む環状に形成されている場合、複数のリサーフ領域２０は、ドリフト領域１３の曲線部に形成されていてもよい。
　半導体装置１は、ドリフト領域１３の表層部において互いに隣り合う複数のリサーフ領域２０の間の領域にそれぞれ区画された複数のドリフトライン領域１３Ａ（ドリフト露出領域）を含む。複数のドリフトライン領域１３Ａは、ドリフト領域１３の一部からなる。複数のドリフトライン領域１３Ａは、平面視において高電位領域１１および低電位領域１２の対向方向にライン状に延び、当該対向方向の直交方向に複数のリサーフ領域２０と交互に形成されている。
　ドリフトライン領域１３Ａのｎ型不純物濃度は、リサーフ領域２０のｎ型不純物濃度未満である。したがって、ドリフトライン領域１３Ａを流れる電流密度は、リサーフ領域２０を流れる電流密度未満である。一方、ドリフトライン領域１３Ａを起点に拡がる空乏層は、リサーフ領域２０を起点に拡がる空乏層よりも大きい。したがって、ＬＤＭＩＳ領域９では、ドリフトライン領域１３Ａによって耐圧の低下が抑制され、リサーフ領域２０によってオン抵抗Ｒｏｎが低減される。
　図６を参照して、複数のリサーフ領域２０は、第１幅Ｗ１をそれぞれ有している。第１幅Ｗ１は、リサーフ領域２０が延びる方向に直交する方向の幅である。複数のドリフトライン領域１３Ａは、第２幅Ｗ２をそれぞれ有している。第２幅Ｗ２は、ドリフトライン領域１３Ａが延びる方向に直交する方向の幅である。
　ドリフトライン領域１３Ａの第２幅Ｗ２に対するリサーフ領域２０の第１幅Ｗ１の比Ｗ１／Ｗ２は、０．５以上２．０以下（０．５≦Ｗ１／Ｗ２≦２．０）であってもよい。比Ｗ１／Ｗ２は、１．０以下（０．５≦Ｗ１／Ｗ２≦１．０）であることが好ましい。比Ｗ１／Ｗ２は、１．０未満であることがさらに好ましい（０．５≦Ｗ１／Ｗ２＜１．０）。つまり、ドリフトライン領域１３Ａよりも幅狭のリサーフ領域２０が形成されていることが好ましい。
　第１幅Ｗ１は、１μｍ以上５μｍ以下であってもよい。第２幅Ｗ２は、１μｍ以上５μｍ以下であってもよい。第１幅Ｗ１および第２幅Ｗ２は、それぞれ、３μｍ以下であることが好ましい。第１幅Ｗ１および第２幅Ｗ２の合計値Ｗ１＋Ｗ２は、３μｍ以上６μｍ以下であることが好ましい。
　複数のリサーフ領域２０は、ドレイン領域１５およびソース領域１７の間の対向領域に第１専有割合Ｒ１で形成されている。第１専有割合Ｒ１は、前記対向領域を「１」としたときの前記対向領域に占める複数のリサーフ領域２０の割合である。複数のドリフトライン領域１３Ａは、前記対向領域に第２専有割合Ｒ２で形成されている。第２専有割合Ｒ２は、前記対向領域を「１」としたときの前記対向領域に占める複数のドリフトライン領域１３Ａの割合である。
　第２専有割合Ｒ２は、第１専有割合Ｒ１の０．５倍以上、および、第１専有割合Ｒ１の２．０倍以下であってもよい（０．５×Ｒ１≦Ｒ２≦２×Ｒ１）。第２専有割合Ｒ２は、第１専有割合Ｒ１以上（Ｒ１≦Ｒ２≦２×Ｒ１）であることが好ましい。第２専有割合Ｒ２は、第１専有割合Ｒ１を超えていることがさらに好ましい（Ｒ１＜Ｒ２≦２×Ｒ１）。
　半導体装置１は、ＬＤＭＩＳ領域９においてドリフト領域１３および複数のリサーフ領域２０を被覆するように第１主面３の上に形成されたフィールド絶縁膜２１を含む。フィールド絶縁膜２１は、酸化シリコンを含む。フィールド絶縁膜２１は、この形態では、第１主面３の選択酸化によって形成されたＬＯＣＯＳ膜からなる。フィールド絶縁膜２１は、０．１μｍ以上２μｍ以下の厚さを有していてもよい。
　フィールド絶縁膜２１は、具体的には、平面視においてドレイン領域１５およびボディ領域１６の間の領域を被覆する環状（この形態では長円環状）に形成されている。フィールド絶縁膜２１は、内縁部２２および外縁部２３を含む。図２および図３では、フィールド絶縁膜２１の外縁部２３が破線によって示されている。フィールド絶縁膜２１の内縁部２２は、ウェル領域１４を被覆し、ドレイン領域１５を露出させている。
　フィールド絶縁膜２１の外縁部２３は、ボディ領域１６の内縁から高電位領域１１側に間隔を空けて形成され、ボディ領域１６、ソース領域１７およびコンタクト領域１９を露出させている。フィールド絶縁膜２１の外縁部２３は、ボディ領域１６の内縁との間からドリフト領域１３の一部およびリサーフ領域２０の一部を露出させている。
　半導体装置１は、ＬＤＭＩＳ領域９外の領域を被覆するように第１主面３の上に形成された外側フィールド絶縁膜２４を含む。外側フィールド絶縁膜２４は、フィールド絶縁膜２１と等しい厚さを有し、フィールド絶縁膜２１と同一の材料を含む。つまり、外側フィールド絶縁膜２４は、この形態では、ＬＯＣＯＳ膜からなる。外側フィールド絶縁膜２４は、ボディ領域１６の外縁を被覆し、ボディ領域１６、ソース領域１７およびコンタクト領域１９を露出させている。
　図４および図５を参照して、半導体装置１は、フィールド絶縁膜２１の上にライン状に引き回されたフィールド電極３１を含む。フィールド電極３１は、この形態では、導電性ポリシリコンを含む。フィールド電極３１は、この形態では、高電位領域１１および低電位領域１２に電気的に接続されたフィールド抵抗膜からなる。フィールド電極３１は、具体的には、ドレイン領域１５およびボディ領域１６（ソース領域１７およびコンタクト領域１９）に電気的に接続されている。フィールド電極３１は、高電位領域１１から低電位領域１２に向かう電圧降下を形成し、ドリフト領域１３における電界分布の偏りを抑制する。
　フィールド電極３１は、平面視において複数のリサーフ領域２０に交差するライン状に延び、複数のリサーフ領域２０を複数回横切っている。フィールド電極３１は、具体的には、直線状に延びる部分および曲線状に延びる部分を含む。フィールド電極３１は、直線状に延びる部分において複数のリサーフ領域２０を複数回横切っている。つまり、フィールド電極３１は、平面視において高電位領域１１および低電位領域１２を結ぶ１つの直線を設定したとき、当該直線を複数回横切っている。フィールド電極３１は、曲線状に延びる部分においてフィールド絶縁膜２１を挟んでドリフト領域１３に対向している。
　フィールド電極３１は、具体的には、平面視において高電位領域１１を複数回取り囲んでいる。フィールド電極３１は、さらに具体的には、平面視においてドレイン領域１５側の内側エンド部３２、ボディ領域１６側の外側エンド部３３、ならびに、内側エンド部３２および外側エンド部３３の間を延びる螺旋部３４を有する螺旋状に形成されている。内側エンド部３２および外側エンド部３３の配置は任意である。
　内側エンド部３２は、この形態では、第２方向Ｙにドレイン領域１５に対向する位置に形成されている。内側エンド部３２は、フィールド絶縁膜２１を挟んでウェル領域１４に対向していてもよい。外側エンド部３３は、この形態では、第２方向Ｙにソース領域１７に対向する位置に形成されている。外側エンド部３３は、フィールド絶縁膜２１を挟んでドリフトライン領域１３Ａおよびリサーフ領域２０に対向していてもよい。
　螺旋部３４は、平面視においてドレイン領域１５を取り囲むように内側エンド部３２から外側エンド部３３に向けて外巻きに巻回され、長円の螺旋状に形成されている。螺旋部３４は、フィールド絶縁膜２１を挟んでドリフトライン領域１３Ａおよびリサーフ領域２０に対向している。
　フィールド電極３１は、内側エンド部３２から外側エンド部３３に向かう螺旋方向に電圧降下を生じる構造を有している。つまり、フィールド電極３１は、螺旋方向に直交する方向に関しては、電圧降下に応じた電位によって高電位領域１１から低電位領域１２に向かって漸減する電位勾配を形成する。ドリフト領域１３における電界分布の偏りは、フィールド電極３１のこのような電気的性質を利用して抑制される。
　図６を参照して、フィールド電極３１は、ライン幅Ｗ３を有している。ライン幅Ｗ３は、フィールド電極３１の延在方向（つまり、螺旋方向）に直交する方向の幅によって定義される。ライン幅Ｗ３は、１μｍ以上５μｍ以下であってもよい。ライン幅Ｗ３は、３μｍ以下であることが好ましい。ライン幅Ｗ３は、リサーフ領域２０の第１幅Ｗ１以上（Ｗ１≦Ｗ３）であってもよい。ライン幅Ｗ３は、ドリフトライン領域１３Ａの第２幅Ｗ２以上（Ｗ２≦Ｗ３）であってもよい。
　フィールド電極３１の抵抗値は、１０ＭΩ以上１００ＭΩ以下であってもよい。フィールド電極３１のピッチは、１μｍ以上１０μｍ以下であってもよい。フィールド電極３１のピッチは、２μｍ以上であることが好ましい。フィールド電極３１のピッチは、互いに隣り合う部分の間の距離（つまり、螺旋部３４の巻回ピッチ）によって定義される。フィールド電極３１の巻回数は、５以上２０以下であってもよい。フィールド電極３１のライン幅Ｗ３、抵抗値、ピッチおよび巻回数は任意であり、緩和すべき電界に応じて調整される。
　半導体装置１は、フィールド絶縁膜２１の上においてフィールド電極３１および高電位領域１１（ドレイン領域１５）の間の領域に形成された内側フィールド電極３６を含む。内側フィールド電極３６は、この形態では、フィールド電極３１によって取り囲まれた領域に形成され、高電位領域１１（ドレイン領域１５）と同電位に固定されている。内側フィールド電極３６は、フィールド電極３１と等しい厚さを有し、フィールド電極３１と同一の材料（つまり、導電性ポリシリコン）を含む。
　内側フィールド電極３６は、ドレイン領域１５およびフィールド電極３１から間隔を空けてドレイン領域１５を取り囲む環状（具体的には長円環状）に形成されている。内側フィールド電極３６は、フィールド絶縁膜２１を挟んでウェル領域１４に対向していてもよい。内側フィールド電極３６は、平面視において複数のリサーフ領域２０からドレイン領域１５側に間隔を空けて形成されていることが好ましい。
　内側フィールド電極３６は、内縁部３７および外縁部３８を含む。内側フィールド電極３６の内縁部３７は、ドレイン領域１５から間隔を空けてドレイン領域１５を取り囲んでいる。内側フィールド電極３６の内縁部３７は、ドレイン領域１５から略一定の間隔を空けて形成されていることが好ましい。
　内側フィールド電極３６の外縁部３８は、フィールド電極３１から間隔を空けて形成されている。内側フィールド電極３６の外縁部３８は、フィールド電極３１から略一定の間隔を空けて形成されていることが好ましい。内側フィールド電極３６およびフィールド電極３１の間の距離は、フィールド電極３１のピッチと等しいことが好ましい。
　内側フィールド電極３６は、この形態では、周方向に沿って不均一な幅で形成されている。内側フィールド電極３６は、具体的には、外縁部３８においてフィールド張り出し部３９を有している。フィールド張り出し部３９は、フィールド電極３１の螺旋方向に内側エンド部３２の先端に対向するようにフィールド電極３１に向けて引き出されている。フィールド張り出し部３９は、内側フィールド電極３６およびフィールド電極３１の間の距離を略一定に保持し、フィールド電極３１の内側エンド部３２に起因する電界の偏りを抑制する。
　内側フィールド電極３６は、この形態では、フィールド電極３１の内側エンド部３２に接続され、当該内側エンド部３２と同電位に固定されている。具体的には、フィールド張り出し部３９が、内側エンド部３２に接続されている。内側フィールド電極３６および内側エンド部３２を同電位に固定できるのであれば、内側フィールド電極３６は、必ずしも内側エンド部３２に接続されている必要はない。また、内側フィールド電極３６の有無は任意であり、必要に応じて取り除かれてもよい。
　内側フィールド電極３６のライン幅は、１μｍ以上１５μｍ以下であってもよい。内側フィールド電極３６は、フィールド電極３１よりも幅広に形成されていることが好ましい。内側フィールド電極３６のライン幅は、フィールド電極３１のライン幅Ｗ３の１．５倍以上５倍以下であることが好ましい。むろん、ライン幅Ｗ３以下のライン幅を有する内側フィールド電極３６が形成されてもよい。
　図４および図５を参照して、半導体装置１は、第１主面３の上においてチャネル領域１８を被覆するゲート絶縁膜４０を含む。ゲート絶縁膜４０は、この形態では、酸化シリコンからなる。ゲート絶縁膜４０は、平面視においてフィールド絶縁膜２１に沿って延びる帯状に形成され、ボディ領域１６、ソース領域１７およびコンタクト領域１９を露出させている。
　ゲート絶縁膜４０は、この形態では、平面視においてフィールド絶縁膜２１を取り囲む環状（具体的には長円環状）に形成されている。ゲート絶縁膜４０は、フィールド絶縁膜２１の厚さ未満の厚さを有し、フィールド絶縁膜２１（外縁部２３）に接続されている。これにより、ゲート絶縁膜４０は、ドリフト領域１３（ドリフトライン領域１３Ａ）およびリサーフ領域２０においてボディ領域１６の内縁およびフィールド絶縁膜２１の外縁部２３の間から露出する部分を被覆している。ゲート絶縁膜４０の厚さは、１０ｎｍ以上２００ｎｍ以下であってもよい。
　半導体装置１は、ゲート絶縁膜４０の上に形成されたゲート電極４１を含む。ゲート電極４１は、フィールド電極３１と等しい厚さを有し、フィールド電極３１と同一の材料（つまり、導電性ポリシリコン）を含む。ゲート電極４１は、ゲート絶縁膜４０を挟んでチャネル領域１８に対向している。ゲート電極４１は、この形態では、ゲート絶縁膜４０を挟んで、ドリフト領域１３（ドリフトライン領域１３Ａ）およびリサーフ領域２０にも対向している。ゲート電極４１は、平面視においてフィールド絶縁膜２１に沿って延びる帯状に形成されている。ゲート電極４１は、この形態では、平面視においてフィールド絶縁膜２１を取り囲む環状（具体的には長円環状）に形成されている。
　ゲート電極４１は、ゲート絶縁膜４０の上からフィールド絶縁膜２１の上に引き出された被覆部４２を有している。被覆部４２は、フィールド電極３１から間隔を空けてフィールド電極３１を取り囲む環状（具体的には長円環状）に形成されている。被覆部４２は、フィールド絶縁膜２１を挟んでドリフト領域１３およびリサーフ領域２０に対向している。
　ゲート電極４１は、内縁部４３および外縁部４４を含む。ゲート電極４１の内縁部４３は、被覆部４２によって形成され、平面視においてドリフトライン領域１３Ａおよびリサーフ領域２０を横切っている。ゲート電極４１の内縁部４３は、フィールド電極３１から略一定の間隔を空けて形成されていることが好ましい。ゲート電極４１およびフィールド電極３１の間の距離は、フィールド電極３１のピッチと等しいことが好ましい。ゲート電極４１の外縁部４４は、平面視においてボディ領域１６に重なる領域に形成されている。ゲート電極４１の外縁部４４は、フィールド絶縁膜２１の外縁部２３から略一定の間隔を空けて形成されていることが好ましい。
　ゲート電極４１は、この形態では、周方向に沿って不均一な幅で形成されている。ゲート電極４１は、この形態では、内縁部４３においてゲート張り出し部４５を有している。ゲート張り出し部４５は、フィールド電極３１の螺旋方向に外側エンド部３３の先端に対向するようにフィールド電極３１側に向けて引き出されている。ゲート張り出し部４５は、ゲート電極４１およびフィールド電極３１の間の距離を略一定に保持し、フィールド電極３１の外側エンド部３３に起因する電界の偏りを抑制する。
　図４を参照して、半導体装置１は、第１主面３の上に積層され、ＬＤＭＩＳ領域９を被覆する絶縁層７１を含む。絶縁層７１は、複数の層間絶縁層７２および複数の配線層７３が交互に積層された積層構造を有する多層配線構造７４からなる。層間絶縁層７２は、上下方向に隣り合う２つの配線層７３の間に介在する絶縁層を意味する。ただし、複数の層間絶縁層７２のうちの最下の層間絶縁層７２は、半導体チップ２および最初の配線層７３の間に介在する絶縁層を意味する。
　図４では、多層配線構造７４のうち第１～第２層間絶縁層７２Ａ～７２Ｂおよび第１～第２配線層７３Ａ～７３Ｂが交互に積層された部分を示している。層間絶縁層７２および配線層７３の積層数は任意であり、特定の数値に限定されない。多層配線構造７４は、３層以上の層間絶縁層７２および３層以上の配線層７３が交互に積層された積層構造を有していてもよい。
　各層間絶縁層７２は、ＳｉＯ２膜およびＳｉＮ膜のうちの少なくとも１つを含む。各層間絶縁層７２は、ＳｉＯ２膜またはＳｉＮ膜からなる単層構造を有していてもよい。各層間絶縁層７２は、１つまたは複数のＳｉＯ２膜、および／または、１つまたは複数のＳｉＮ膜が任意の順序で積層された積層構造を有していてもよい。各配線層７３は、Ａｌ膜、Ｃｕ膜、ＡｌＳｉＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　第１層間絶縁層７２Ａの上には、複数の第１配線層７３Ａが形成されている。複数の第１配線層７３Ａは、第１層間絶縁層７２Ａを貫通する１つまたは複数の第１ビア電極７５を介して対応する接続対象にそれぞれ電気的に接続されている。第１ビア電極７５は、タングステンプラグ電極であってもよい。複数の第１配線層７３Ａは、具体的には、第１ドレイン配線７６、第１ソース配線７７、第１ゲート配線７８、内側フィールド配線７９および外側フィールド配線８０を含む。
　第１ドレイン配線７６は、１つまたは複数の第１ビア電極７５を介してドレイン領域１５に電気的に接続されている。第１ソース配線７７は、１つまたは複数の第１ビア電極７５を介してソース領域１７（ボディ領域１６およびコンタクト領域１９）に電気的に接続されている。第１ゲート配線７８は、１つまたは複数の第１ビア電極７５を介してゲート電極４１に電気的に接続されている。
　内側フィールド配線７９は、１つまたは複数の第１ビア電極７５を介してフィールド電極３１の内側エンド部３２に電気的に接続されている。内側フィールド配線７９は、１つまたは複数の第１ビア電極７５を介して内側フィールド電極３６に電気的に接続されていてもよい。内側フィールド配線７９は、第１ドレイン配線７６と一体的に形成されていてもよい。外側フィールド配線８０は、１つまたは複数の第１ビア電極７５を介してフィールド電極３１の外側エンド部３３に電気的に接続されている。外側フィールド配線８０は、第１ソース配線７７と一体的に形成されていてもよい。
　第２層間絶縁層７２Ｂの上には、複数の第２配線層７３Ｂが形成されている。複数の第２配線層７３Ｂは、第２層間絶縁層７２Ｂを貫通する１つまたは複数の第２ビア電極８１を介して対応する接続対象にそれぞれ電気的に接続されている。第２ビア電極８１は、タングステンプラグ電極であってもよい。複数の第２配線層７３Ｂは、具体的には、第２ドレイン配線８２、第２ソース配線８３および第２ゲート配線（図示せず）を含む。
　第２ドレイン配線８２は、複数の第２ビア電極８１を介して第１ドレイン配線７６および内側フィールド配線７９に電気的に接続されている。第２ドレイン配線８２は、平面視においてドレイン領域１５および内側フィールド配線７９を被覆している。第２ドレイン配線８２は、平面視においてドレイン領域１５の全域および内側フィールド配線７９の全域を被覆していることが好ましい。第２ドレイン配線８２は、平面視において内側フィールド電極３６に対向する位置まで引き出されていることが好ましい。第２ドレイン配線８２は、さらに、平面視においてフィールド電極３１において最内周部を形成する部分に対向する位置まで引き出されていることが好ましい。
　第２ソース配線８３は、複数の第２ビア電極８１を介して第１ソース配線７７および外側フィールド配線８０に電気的に接続されている。第２ソース配線８３は、平面視においてボディ領域１６に沿って延びる環状に形成されている。第２ソース配線８３は、平面視においてゲート電極４１および外側フィールド配線８０を被覆していることが好ましい。
　第２ドレイン配線８２は、平面視においてボディ領域１６の全域、ゲート電極４１の全域および外側フィールド配線８０の全域を被覆していることが好ましい。第２ソース配線８３は、さらに、平面視においてフィールド電極３１において最外周部を形成する部分に対向する位置まで引き出されていることが好ましい。
　以下では、図７～図９を参照して、半導体装置１の電気的特性について説明する。ここでは、半導体装置１の電気的特性として、オン抵抗Ｒｏｎ、ブレークダウン電圧ＶＢおよびゲート閾電圧Ｖｔｈが調べられた。ブレークダウン電圧ＶＢは、半導体装置１の耐圧である。半導体装置１の電気的特性を調べるにあたり、第１デバイス、第２デバイス、第３デバイスおよび第４デバイスが用意された。
　第１デバイスは、ドリフトライン領域１３Ａの第２幅Ｗ２に対するリサーフ領域２０の第１幅Ｗ１の比Ｗ１／Ｗ２が「０．５」に設定された構造を有する半導体装置１である。第２デバイスは、比Ｗ１／Ｗ２が「１．０」に設定された構造を有する半導体装置１である。第３デバイスは、比Ｗ１／Ｗ２が「２．０」に設定された構造を有する半導体装置１である。第１幅Ｗ１および第２幅Ｗ２は、ここでは、１μｍ以上３μｍ以下の範囲でそれぞれ調整されている。また、第１幅Ｗ１および第２幅Ｗ２の合計値Ｗ１＋Ｗ２は、３μｍ以上６μｍ以下の範囲でそれぞれ調整されている。
　第４デバイスは、比較例に係る半導体装置である。比較例に係る半導体装置では、ドリフト領域１３において電流経路となる領域の全域にリサーフ領域２０が形成され、ドリフトライン領域１３Ａが形成されていない。つまり、比較例に係る半導体装置では、リサーフ領域２０が、ドリフト領域１３の表層部においてドレイン領域１５およびソース領域１７の間の対向領域の全域に形成されている。
　また、ここでは、第１～第４デバイスのそれぞれにおいてリサーフ領域２０のｎ型不純物濃度が、１．２５×１０１６ｃｍ－３、２．５×１０１６ｃｍ－３、および、３．２５×１０１６ｃｍ－３に調整され、それらの電気的特性がそれぞれ調べられた。ドリフト領域１３（ドリフトライン領域１３Ａ）のｎ型不純物濃度は、２．２５×１０１５ｃｍ－３であった。
　図７は、オン抵抗Ｒｏｎを説明するための実測グラフである。縦軸は、オン抵抗Ｒｏｎ［Ω］を示している。横軸は、ドリフト領域１３（ドリフトライン領域１３Ａ）のｎ型不純物濃度（＝２．２５×１０１５ｃｍ－３）を基準としたリサーフ領域２０のｎ型不純物濃度［ｃｍ－３］を示している。
　図７には、第１～第４折れ線ＬＡ１～ＬＡ４が示されている。第１折れ線ＬＡ１は、四角状の４つのプロット点によって構成され、第１デバイス（Ｗ１／Ｗ２＝０．５）のオン抵抗Ｒｏｎの特性を示している。第２折れ線ＬＡ２は、三角形状の４つのプロット点によって構成され、第２デバイス（Ｗ１／Ｗ２＝１．０）のオン抵抗Ｒｏｎの特性を示している。第３折れ線ＬＡ３は、円形状の４つのプロット点によって構成され、第２デバイス（Ｗ１／Ｗ２＝２．０）のオン抵抗Ｒｏｎの特性を示している。第４折れ線ＬＡ４は、黒円形状の４つのプロット点によって構成され、第４デバイス（比較例）のオン抵抗Ｒｏｎの特性を示している。
　第１～第４折れ線ＬＡ１～ＬＡ４を参照して、オン抵抗Ｒｏｎは、リサーフ領域２０の形成に伴って減少し、リサーフ領域２０のｎ型不純物濃度の増加に応じてさらに減少した。また、ｎ型不純物濃度を増加させた時のオン抵抗Ｒｏｎの減少割合は、第１～第４デバイスの順に増加した。つまり、オン抵抗Ｒｏｎの減少割合は、比Ｗ１／Ｗ２の増加に応じて増加し、ドレイン領域１５およびソース領域１７の間の対向領域の全域にリサーフ領域２０が形成されている場合が最も大きくなった。
　したがって、リサーフ領域２０のｎ型不純物濃度は、比較的高い値に設定されることが好ましい。また、比Ｗ１／Ｗ２は、比較的大きい値に設定されることが好ましい。つまり、オン抵抗Ｒｏｎを削減する上では、ドリフト領域１３のｎ型不純物濃を超えているという条件において、比較的高濃度かつ比較的幅広のリサーフ領域２０が形成されることが好ましい。
　図８は、ブレークダウン電圧ＶＢを説明するための実測グラフである。縦軸は、ブレークダウン電圧ＶＢ［Ｖ］を示している。横軸は、ドリフト領域１３（ドリフトライン領域１３Ａ）のｎ型不純物濃度（＝２．２５×１０１５ｃｍ－３）を基準としたリサーフ領域２０のｎ型不純物濃度［ｃｍ－３］を示している。
　図８には、第１～第４折れ線ＬＢ１～ＬＢ４が示されている。第１折れ線ＬＢ１は、四角状の４つのプロット点によって構成され、第１デバイス（Ｗ１／Ｗ２＝０．５）のブレークダウン電圧ＶＢの特性を示している。第２折れ線ＬＢ２は、三角形状の４つのプロット点によって構成され、第２デバイス（Ｗ１／Ｗ２＝１．０）のブレークダウン電圧ＶＢの特性を示している。第３折れ線ＬＢ３は、円形状の４つのプロット点によって構成され、第２デバイス（Ｗ１／Ｗ２＝２．０）のブレークダウン電圧ＶＢの特性を示している。第４折れ線ＬＢ４は、黒円形状の４つのプロット点によって構成され、第４デバイス（比較例）のブレークダウン電圧ＶＢの特性を示している。
　第１～第４折れ線ＬＢ１～ＬＢ４を参照して、ブレークダウン電圧ＶＢは、リサーフ領域２０の形成に伴って減少する傾向にあることが分かった。また、ブレークダウン電圧ＶＢは、リサーフ領域２０のｎ型不純物濃度の増加に応じて減少した。ｎ型不純物濃度を増加させた時のブレークダウン電圧ＶＢの減少割合は、第１～第４デバイスの順に増加した。つまり、ブレークダウン電圧ＶＢの減少割合は、比Ｗ１／Ｗ２の増加に応じて増加し、ドレイン領域１５およびソース領域１７の間の対向領域の全域にリサーフ領域２０が形成されている場合が最も大きくなった。
　特に、第４デバイスでは、ブレークダウン電圧ＶＢが著しく低下した。この点、第１～第３デバイスに係るブレークダウン電圧ＶＢは、いずれのｎ型不純物濃度においても、第４デバイスに係るブレークダウン電圧ＶＢを上回っていた。したがって、リサーフ領域２０は、ドリフト領域１３において電流経路となる領域の一部を第１主面３から露出させるようにドリフト領域１３の表層部に部分的に形成されていることが好ましい。また、リサーフ領域２０は、ドリフト領域１３において電流経路となる領域の全域に形成されていないことが好ましい。
　また、リサーフ領域２０のｎ型不純物濃度は、比較的低い値に設定されることが好ましい。また、比Ｗ１／Ｗ２は、比較的小さい値に設定されることが好ましい。つまり、ブレークダウン電圧ＶＢを向上する上では、ドリフト領域１３のｎ型不純物濃を超えているという条件において、比較的低濃度かつ比較的幅狭のリサーフ領域２０が形成されることが好ましい。
　図７および図８を参照して、オン抵抗Ｒｏｎおよびブレークダウン電圧ＶＢは、リサーフ領域２０のｎ型不純物濃度に関して互いに背反の関係を有している。具体的には、リサーフ領域２０のｎ型不純物濃度を増加させた場合、オン抵抗Ｒｏｎを削減できるが、ブレークダウン電圧ＶＢが低下する。一方、リサーフ領域２０のｎ型不純物濃度を減少させた場合、オン抵抗Ｒｏｎが上昇するが、ブレークダウン電圧ＶＢを向上できる。リサーフ領域２０のｎ型不純物濃度は、ドリフト領域１３（ドリフトライン領域１３Ａ）のｎ型不純物濃度を超えた範囲において任意の値に設定され得るが、オン抵抗Ｒｏｎおよびブレークダウン電圧ＶＢを鑑みて調整される必要がある。
　同様に、オン抵抗Ｒｏｎおよびブレークダウン電圧ＶＢは、比Ｗ１／Ｗ２に関して互いに背反の関係を有している。具体的には、比Ｗ１／Ｗ２を増加させた場合、オン抵抗Ｒｏｎを削減できるが、ブレークダウン電圧ＶＢが低下する。一方、比Ｗ１／Ｗ２を減少させた場合、オン抵抗Ｒｏｎが上昇するが、ブレークダウン電圧ＶＢを向上できる。比Ｗ１／Ｗ２は任意の値に設定され得るが、オン抵抗Ｒｏｎおよびブレークダウン電圧ＶＢを鑑みて調整される必要がある。
　ドリフトライン領域１３Ａはブレークダウン電圧ＶＢを向上し、かつ、オン抵抗Ｒｏｎを上昇させる性質を有している一方、リサーフ領域２０はオン抵抗Ｒｏｎを削減し、かつ、ブレークダウン電圧ＶＢを低下させる性質を有している。したがって、リサーフ領域２０のｎ型不純物濃度をドリフト領域１３（ドリフトライン領域１３Ａ）のｎ型不純物濃度に近づけることにより、ブレークダウン電圧ＶＢの低下を抑制しながら、オン抵抗Ｒｏｎを削減できる。
　第１～第３デバイスの結果から、リサーフ領域２０のｎ型不純物濃度が２．２５×１０１５ｃｍ－３を超えて３．２５×１０１６ｃｍ－３以下に調整されることが好ましい。また、比Ｗ１／Ｗ２は、０．５以上２．０以下に調整されることが好ましい。これにより、ブレークダウン電圧ＶＢの低下を抑制しながら、オン抵抗Ｒｏｎを削減できる。
　図８のグラフからも理解されるように、第１～第３デバイスに係るブレークダウン電圧ＶＢは、リサーフ領域２０のｎ型不純物濃度が２．５×１０１６ｃｍ－３を超えると急激に減少する。したがって、リサーフ領域２０のｎ型不純物濃度は、１．２５×１０１５ｃｍ－３以上２．５×１０１６ｃｍ－３以下に調整されることが特に好ましい。これにより、ブレークダウン電圧ＶＢの低下を適切に抑制できる。
　また、ブレークダウン電圧ＶＢの減少割合は、比Ｗ１／Ｗ２が大きくなるほど増加する。したがって、比Ｗ１／Ｗ２は、０．５以上２．０未満であることが好ましい。比Ｗ１／Ｗ２は、０．５以上１．０以下であることが特に好ましい。これにより、ブレークダウン電圧ＶＢの低下を適切に抑制しながら、オン抵抗Ｒｏｎを適切に削減できる。
　図９は、ゲート閾電圧Ｖｔｈを説明するための実測グラフである。縦軸は、ゲート閾電圧Ｖｔｈ［Ｖ］を示している。横軸は、ドリフト領域１３（ドリフトライン領域１３Ａ）のｎ型不純物濃度（２．２５×１０１５ｃｍ－３）を基準としたリサーフ領域２０のｎ型不純物濃度［ｃｍ－３］を示している。
　図９には、第１～第４折れ線ＬＣ１～ＬＣ４が示されている。第１折れ線ＬＣ１は、四角状の４つのプロット点によって構成され、第１デバイス（Ｗ１／Ｗ２＝０．５）のゲート閾電圧Ｖｔｈの特性を示している。第２折れ線ＬＣ２は、三角形状の４つのプロット点によって構成され、第２デバイス（Ｗ１／Ｗ２＝１．０）のゲート閾電圧Ｖｔｈの特性を示している。第３折れ線ＬＣ３は、円形状の４つのプロット点によって構成され、第２デバイス（Ｗ１／Ｗ２＝２．０）のゲート閾電圧Ｖｔｈの特性を示している。第４折れ線ＬＣ４は、黒円形状の４つのプロット点によって構成され、第４デバイス（比較例）のゲート閾電圧Ｖｔｈの特性を示している。
　第１～第４折れ線ＬＣ１～ＬＣ４を参照して、第１～第４デバイスのゲート閾電圧Ｖｔｈは、リサーフ領域２０のｎ型不純物濃度、および、比Ｗ１／Ｗ２に依らずに略一定であった。したがって、第１～第３デバイスによれば、ゲート閾電圧Ｖｔｈの変動およびブレークダウン電圧ＶＢの低下を抑制しながら、オン抵抗Ｒｏｎを削減できる。
　以上、半導体装置１は、半導体チップ２、高電位領域１１、低電位領域１２、ｎ型のドリフト領域１３およびｎ型のリサーフ領域２０を含む。高電位領域１１は、半導体チップ２の第１主面３の表層部に形成されている。低電位領域１２は、高電位領域１１から間隔を空けて第１主面３の表層部に形成されている。ドリフト領域１３は、第１主面３の表層部において高電位領域１１および低電位領域１２の間の領域に形成されている。
　リサーフ領域２０は、第１主面３からドリフト領域１３の一部を露出させるようにドリフト領域１３の表層部に部分的に形成されている。リサーフ領域２０は、具体的には、ドリフト領域１３において電流経路となる領域の一部を第１主面３から露出させるように形成されている。リサーフ領域２０は、ドリフト領域１３を超えるｎ型不純物濃度を有している。
　リサーフ領域２０を流れる電流密度は、ドリフト領域１３を流れる電流密度を超えている。一方、ドリフト領域１３を起点に拡がる空乏層は、リサーフ領域２０を起点に拡がる空乏層よりも大きい。これにより、ドリフト領域１３によってブレークダウン電圧ＶＢ（耐圧）の低下を抑制し、リサーフ領域２０によってオン抵抗Ｒｏｎを削減できる。
　ドリフト領域１３の表層部には、複数のリサーフ領域２０が、間隔を空けて形成されていることが好ましい。この構造によれば、複数のリサーフ領域２０によってオン抵抗Ｒｏｎを削減できる。リサーフ領域２０は、高電位領域１１および低電位領域１２の対向方向にライン状に延びていることが好ましい。この構造によれば、高電位領域１１および低電位領域１２をライン状に結ぶ電流経路において、オン抵抗Ｒｏｎを削減できる。
　複数のリサーフ領域２０は、前記対向方向に延びるストライプ状に形成され、第１主面３からドリフト領域１３の一部をストライプ状に露出させていることが特に好ましい。この場合、互いに隣り合う複数のリサーフ領域２０の間に、前記対向方向にストライプ状に延びる複数のドリフトライン領域１３Ａが区画される。複数のドリフトライン領域１３Ａは、複数のリサーフ領域２０と交互に形成される。この構造によれば、耐圧の低下を抑制する領域およびオン抵抗Ｒｏｎを削減する領域が、ドリフト領域１３の表層部に交互に形成される。よって、耐圧の低下を適切に抑制し、オン抵抗Ｒｏｎを適切に削減できる。
　半導体装置１は、第１主面３の表層部に形成されたｎ型の不純物領域１０をさらに含む。高電位領域１１は、不純物領域１０の表層部に形成されたｎ型のドレイン領域１５を含む。低電位領域１２は、不純物領域１０に隣接して第１主面３の表層部に形成されたｐ型のボディ領域１６、および、不純物領域１０から間隔を空けてボディ領域１６の表層部に形成されたｎ型のソース領域１７を含む。
　ドリフト領域１３は、不純物領域１０においてドレイン領域１５およびソース領域１７の間の領域に形成されている。リサーフ領域２０は、ドリフト領域１３の表層部においてドレイン領域１５およびソース領域１７の間の領域に形成されている。この構造によれば、ドレイン領域１５およびソース領域１７を結ぶ電流経路において、オン抵抗Ｒｏｎを削減できる。
　リサーフ領域２０は、ドリフト領域１３においてドレイン領域１５およびソース領域１７によって挟まれた領域のみに形成されていることが好ましい。この構造によれば、ドレイン領域１５およびソース領域１７によって挟まれた領域外に比較的低抵抗なリサーフ領域２０は形成されない。したがって、ドレイン領域１５およびソース領域１７によって挟まれた領域外に不所望な電流が流れることを適切に抑制できる。
　高電位領域１１は、不純物領域１０の表層部に形成されたｎ型のウェル領域１４、および、ウェル領域１４の周縁から間隔を空けてウェル領域１４の表層部に形成されたドレイン領域１５を含んでいてもよい。この場合、リサーフ領域２０は、ドリフト領域１３の表層部においてウェル領域１４およびソース領域１７の間の領域に形成されていてもよい。この構造によれば、ウェル領域１４およびソース領域１７によって挟まれた領域外に不所望な電流が流れることを適切に抑制できる。この場合、リサーフ領域２０は、ウェル領域１４およびボディ領域１６のいずれか一方または双方（好ましくは双方）に接続されていることが好ましい。
　半導体装置１は、フィールド絶縁膜２１およびフィールド電極３１をさらに含む。フィールド絶縁膜２１は、第１主面３の上においてドリフト領域１３およびリサーフ領域２０を被覆している。フィールド電極３１は、フィールド絶縁膜２１の上にライン状に引き回され、平面視においてリサーフ領域２０を横切っている。この構造によれば、フィールド電極３１によってドリフト領域１３およびリサーフ領域２０における電界集中を抑制できる。よって、耐圧を向上できる。
　この場合、フィールド電極３１は、平面視においてリサーフ領域２０を複数回横切っていることが好ましい。フィールド電極３１は、高電位領域１１を複数回取り囲んでいることがさらに好ましい。これらの構造によれば、ドリフト領域１３およびリサーフ領域２０における電界集中を適切に抑制できる。
　フィールド電極３１は、高電位領域１１および低電位領域１２に電気的に接続されたフィールド抵抗膜からなることが好ましい。この構造によれば、フィールド電極３１における電圧降下を利用して、ドリフト領域１３に電界を適切に分布させることができる。よって、ドリフト領域１３およびリサーフ領域２０における電界集中を適切に抑制できる。
　図１０は、図５に対応する図であって、本発明の第２実施形態に係る半導体装置９１を説明するための断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　半導体装置９１に係る高電位領域１１は、ドレイン領域１５に代えてｐ型のコレクタ領域９２を含む。以上、半導体装置９１によれば、ＬＤＭＩＳＦＥＴに代えてＩＧＢＴを提供できる。この場合、ＬＤＭＩＳＦＥＴの「ソース」が、ＩＧＢＴの「エミッタ」に読み替えられる。また、ＬＤＭＩＳＦＥＴの「ドレイン」が、ＩＧＢＴの「コレクタ」に読み替えられる。ＬＤＭＩＳＦＥＴに代えてＩＧＢＴが採用された場合であっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
　図１１は、図５に対応する図であって、本発明の第３実施形態に係る半導体装置１０１を説明するための断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　半導体装置１０１に係る高電位領域１１は、ウェル領域１４に代えてｎ型のカソードウェル領域１０２を含み、ドレイン領域１５に代えてｎ型のカソード領域１０３を含む。また、半導体装置１０１に係る低電位領域１２は、ボディ領域１６に代えてｐ型のアノードウェル領域１０４を含み、ソース領域１７およびコンタクト領域１９に代えてｐ型のアノード領域１０５を含む。半導体装置１０１に係るドリフト領域１３は、カソードウェル領域１０２（カソード領域１０３）およびアノードウェル領域１０４（アノード領域１０５）の間の領域に形成されている。
　半導体装置１０１は、ゲート絶縁膜４０およびゲート電極４１を有していない。カソードウェル領域１０２およびカソード領域１０３は、第１実施形態に係るウェル領域１４およびドレイン領域１５と同様の態様でそれぞれ形成されている。アノードウェル領域１０４は、第１実施形態に係るボディ領域１６と同様の態様で形成されている。
　アノード領域１０５は、アノードウェル領域１０４の表層部に形成されている。アノード領域１０５は、アノードウェル領域１０４のｐ型不純物濃度を超えるｐ型不純物濃度を有している。アノード領域１０５のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
　アノード領域１０５は、この形態では、アノードウェル領域１０４の第１曲線部１６Ｃおよび第２曲線部１６Ｄから間隔を空けて第１直線部１６Ａおよび第２直線部１６Ｂにそれぞれ形成されている（図２も併せて参照）。つまり、アノード領域１０５は、アノードウェル領域１０４の第１曲線部１６Ｃおよび第２曲線部１６Ｄには形成されていない。アノード領域１０５は、平面視において第１直線部１６Ａおよび第２直線部１６Ｂに沿って延びる有端帯状に形成されている。
　これにより、アノード領域１０５は、第２方向Ｙにカソード領域１０３に対向し、カソード領域１０３との間で第２方向Ｙに沿う電流経路をドリフト領域１３に形成する。第１方向Ｘに関して、アノード領域１０５の長さは、カソード領域１０３の長さ未満であることが好ましい。むろん、アノード領域１０５は、不純物領域１０を取り囲む環状（具体的には長円環状）に形成されていてもよい。つまり、アノード領域１０５は、アノードウェル領域１０４の第１曲線部１６Ｃおよび第２曲線部１６Ｄにも形成されていてもよい。
　半導体装置１０１は、ドリフト領域１３の表層部に形成されたリサーフ領域２０を含む。半導体装置１０１に係るリサーフ領域２０は、第１実施形態に係るリサーフ領域２０と同様の態様で形成されている。すなわち、この形態では、複数のリサーフ領域２０が、ドリフト領域１３の表層部に間隔を空けて形成されている。
　複数のリサーフ領域２０は、ドリフト領域１３の底部から第１主面３側に間隔を空けて形成されている。複数のリサーフ領域２０は、具体的には、カソードウェル領域１０２よりも浅く形成され、カソード領域１０３よりも深く形成されている。複数のリサーフ領域２０は、ドリフト領域１３の一部を挟んで半導体基板６に対向している。
　複数のリサーフ領域２０は、平面視において高電位領域１１および低電位領域１２の対向方向にライン状に延び、当該対向方向の直交方向に間隔を空けてストライプ状に形成されている。これにより、複数のリサーフ領域２０は、平面視において第１主面３からドリフト領域１３の一部をストライプ状に露出させている。
　複数のリサーフ領域２０は、ドリフト領域１３の表層部においてカソード領域１０３およびアノードウェル領域１０４の間の領域に形成されている。複数のリサーフ領域２０は、具体的には、カソードウェル領域１０２およびアノードウェル領域１０４の間の領域に形成されている。リサーフ領域２０は、この形態では、カソードウェル領域１０２に接続された一端部およびアノードウェル領域１０４に接続された他端部を有している。これにより、リサーフ領域２０は、カソードウェル領域１０２およびアノードウェル領域１０４の間の領域を連続的に延びる電流経路を形成する。
　複数のリサーフ領域２０は、ドリフト領域１３の曲線部から間隔を空けてドリフト領域１３の直線部に形成されている。つまり、複数のリサーフ領域２０は、カソード領域１０３およびアノードウェル領域１０４の第１曲線部１６Ｃ（第２曲線部１６Ｄ）の間の領域には形成されていない。複数のリサーフ領域２０は、カソード領域１０３およびアノードウェル領域１０４の第１直線部１６Ａ（第２直線部１６Ｂ）の間の領域に形成されている。
　複数のリサーフ領域２０は、ドリフト領域１３の表層部においてカソード領域１０３およびアノード領域１０５によって挟まれた領域のみに形成されている。これにより、リサーフ領域２０は、カソード領域１０３およびアノード領域１０５の間の領域を連続的に延びる電流経路を形成する。アノード領域１０５が不純物領域１０を取り囲む環状に形成されている場合、複数のリサーフ領域２０は、ドリフト領域１３の曲線部に形成されていてもよい。複数のリサーフ領域２０の他の構成は第１実施形態の場合と同様であるので、具体的な説明は省略される。
　半導体装置１０１は、ドリフト領域１３の表層部において互いに隣り合う複数のリサーフ領域２０の間の領域にそれぞれ区画された複数のドリフトライン領域１３Ａ（ドリフト露出領域）を含む。複数のドリフトライン領域１３Ａの構成は第１実施形態の場合と同様であるので、具体的な説明は省略される。
　半導体装置１０１に係る第１配線層７３Ａは、第１ドレイン配線７６、第１ソース配線７７および第１ゲート配線７８に代えて、第１カソード配線１０６および第１アノード配線１０７を含む。第１カソード配線１０６および第１アノード配線１０７は、第１実施形態に係る第１ドレイン配線７６および第１ソース配線７７と同様の態様でそれぞれ形成されている。
　半導体装置１０１に係る第２配線層７３Ｂは、第２ドレイン配線８２、第２ソース配線８３および第２ゲート配線（図示せず）に代えて、第２カソード配線１０８および第２アノード配線１０９を含む。第２カソード配線１０８および第２アノード配線１０９は、第１実施形態に係る第２ドレイン配線８２および第２ソース配線８３と同様の態様でそれぞれ形成されている。
　以上、半導体装置１０１によれば、ＬＤＭＩＳＦＥＴに代えてダイオードを提供できる。ＬＤＭＩＳＦＥＴに代えてダイオードが採用された場合であっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置１０１に係るダイオードは、ＭＩＳＦＥＴ（たとえば第１実施形態に係るＬＤＭＩＳＦＥＴ）やＩＧＢＴ（たとえば第２実施形態に係るＩＧＢＴ）等の半導体スイッチングデバイスに逆並列接続される還流ダイオードとして利用できる。
　本発明の実施形態は、他の形態で実施できる。
　前述の各実施形態では、フィールド抵抗膜からなるフィールド電極３１が形成された例について説明した。しかし、電気的に浮遊状態のフィールド電極３１が形成されてもよい。この場合、高電位領域１１を同心円状に複数回取り囲む複数のフィールド電極３１が形成されていてもよい。この場合、内側フィールド電極３６は取り除かれてもよい。
　前述の第３実施形態にダイオードは、第１実施形態に係るＬＤＭＩＳＦＥＴと同一の半導体チップ２（第１主面３）に形成されていてもよい。この場合、１つのデバイス領域８（ＬＤＭＩＳ領域９）に第１実施形態に係るＬＤＭＩＳＦＥＴが形成され、他のデバイス領域８に第３実施形態に係るダイオードが形成される。さらにこの場合、ダイオードは、還流ダイオードとして、ＬＤＭＩＳＦＥＴに逆並列接続されていてもよい。
　前述の第３実施形態にダイオードは、第２実施形態に係るＩＧＢＴと同一の半導体チップ２（第１主面３）に形成されていてもよい。この場合、１つのデバイス領域８に第２実施形態に係るＩＧＢＴが形成され、他のデバイス領域８に第３実施形態に係るダイオードが形成される。さらにこの場合、ダイオードは、還流ダイオードとして、ＩＧＢＴに逆並列接続されていてもよい。
　前述の各実施形態において、抵抗性のフィールド電極３１は、高電位領域１１および低電位領域１２の間を流れる電流を検出する電流モニタとして利用されてもよい。高電位領域１１および低電位領域１２の間を流れる電流は、たとえば、フィールド電極３１の電圧降下や、フィールド電極３１を流れる電流から検出される。この構造によれば、フィールド電極３１によって電界を適切に分布させることができると同時に、電流モニタ機能によって半導体装置１、９１、１０１の利便性を高めることができる。
　前述の各実施形態において各種半導体領域の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
　前述の各実施形態では、ストライプ状に延びる複数のリサーフ領域２０が形成された例について説明した。しかし、図１２～図１５に示されるリサーフ領域２０が形成されてもよい。
　図１２は、図４に対応する図であって、第１変形例に係るリサーフ領域２０を説明するための斜視断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　第１形態例に係るリサーフ領域２０は、平面視において複数の十字路を有する格子状に形成されている。リサーフ領域２０は、具体的には、複数の第１領域１１１および複数の第２領域１１２を含む。複数の第１領域１１１は、高電位領域１１および低電位領域１２の対向方向（第２方向Ｙ）にストライプ状に延びている。複数の第２領域１１２は、前記対向方向の直交方向（第１方向Ｘ）にストライプ状に延び、複数の第１領域１１１に十字状にそれぞれ交差している。
　ドリフト領域１３の表層部には、リサーフ領域２０によって当該ドリフト領域１３の一部からなる複数の分割領域１１３が区画されている。複数の分割領域１１３は、第１実施形態に係るドリフトライン領域１３Ａが複数の第２領域１１２によって複数の部分に分割された構造に対応している。
　複数の分割領域１１３は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数の分割領域１１３は、この例では、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の分割領域１１３の平面形状は任意であり、四角形状、円形状、楕円形状または長円形状に形成されていてもよい。
　以上、第１変形例に係るリサーフ領域２０が形成された場合であっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。第１変形例に係るリサーフ領域２０は、前述の第２～第３実施形態にも適用できる。
　図１３は、図４に対応する図であって、第２変形例に係るリサーフ領域２０を説明するための斜視断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　第２形態例に係るリサーフ領域２０は、平面視において複数のＴ字路を有する格子状に形成されている。リサーフ領域２０は、具体的には、複数の第１領域１１１および複数の第２領域１１２を含む。複数の第１領域１１１は、高電位領域１１および低電位領域１２の対向方向（第２方向Ｙ）にストライプ状に延びている。複数の第２領域１１２は、隣り合う複数の第１領域１１１の間の領域に前記対向方向に間隔を空けて形成され、隣り合う複数の第１領域１１１をＴ字状にそれぞれ接続している。
　ドリフト領域１３の表層部には、リサーフ領域２０によって当該ドリフト領域１３の一部からなる複数の分割領域１１３が区画されている。複数の分割領域１１３は、第１実施形態に係るドリフトライン領域１３Ａが複数の第２領域１１２によって複数の部分に分割された構造に対応している。
　複数の分割領域１１３は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されている。複数の分割領域１１３は、この例では、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の分割領域１１３の平面形状は任意であり、四角形状、円形状、楕円形状または長円形状に形成されていてもよい。
　以上、第２変形例に係るリサーフ領域２０が形成された場合であっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。第２変形例に係るリサーフ領域２０は、前述の第２～第３実施形態にも適用できる。
　図１４は、図４に対応する図であって、第３変形例に係るリサーフ領域２０を説明するための斜視断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　第３変形例では、複数のリサーフ領域２０が、平面視において高電位領域１１および低電位領域１２の対向方向（第２方向Ｙ）および当該対向方向の直交方向（第１方向Ｘ）に間隔を空けて行列状に形成されている。複数のリサーフ領域２０は、この例では、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のリサーフ領域２０の平面形状は任意であり、四角形状、円形状、楕円形状または長円形状に形成されていてもよい。
　ドリフト領域１３の表層部には、複数のリサーフ領域２０によってドリフト領域１３の一部からなるドリフトライン領域１３Ａが区画されている。ドリフトライン領域１３Ａは、複数の十字路を有する格子状に区画されている。つまり、ドリフトライン領域１３Ａは、十字路を形成する複数の第１ライン領域１１４および複数の第２ライン領域１１５を含む。複数の第１ライン領域１１４は、対向方向（第２方向Ｙ）にストライプ状に延びている。複数の第２ライン領域１１５は、直交方向（第１方向Ｘ）にストライプ状に延び、複数の第１ライン領域１１４に十字状にそれぞれ交差している。
　以上、第３変形例に係るリサーフ領域２０が形成された場合であっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。ただし、第３変形例では、複数のリサーフ領域２０がドリフト領域１３の一部を挟んで互いに間隔を空けて形成されているため、オン抵抗Ｒｏｎを削減する上では半導体装置１の構造が好ましい。第３変形例に係るリサーフ領域２０は、前述の第２～第３実施形態にも適用できる。
　図１５は、図４に対応する図であって、第４変形例に係るリサーフ領域２０を説明するための斜視断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　第４変形例では、複数のリサーフ領域２０が、平面視において高電位領域１１および低電位領域１２の対向方向（第２方向Ｙ）および当該対向方向の直交方向（第１方向Ｘ）に間隔を空けて千鳥状に形成されている。複数のリサーフ領域２０は、この例では、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のリサーフ領域２０の平面形状は任意であり、四角形状、円形状、楕円形状または長円形状に形成されていてもよい。
　ドリフト領域１３の表層部には、複数のリサーフ領域２０によってドリフト領域１３の一部からなるドリフトライン領域１３Ａが区画されている。ドリフトライン領域１３Ａは、複数のＴ字路を有する格子状に区画されている。つまり、ドリフトライン領域１３Ａは、Ｔ字路を形成する複数の第１ライン領域１１４および複数の第２ライン領域１１５を含む。複数の第１ライン領域１１４は、前記対向方向（第２方向Ｙ）にストライプ状に延びている。複数の第２ライン領域１１５は、隣り合う複数の第１ライン領域１１４の間の領域に前記対向方向に間隔を空けて形成され、隣り合う複数の第１ライン領域１１４をＴ字状にそれぞれ接続している。
　以上、第４変形例に係るリサーフ領域２０が形成された場合であっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。ただし、第４変形例では、複数のリサーフ領域２０がドリフト領域１３の一部を挟んで互いに間隔を空けて形成されているため、オン抵抗Ｒｏｎを削減する上では半導体装置１の構造が好ましい。第４変形例に係るリサーフ領域２０は、前述の第２～第３実施形態にも適用できる。
　前述の半導体装置１、９１、１０１は、たとえば、自動車（電気自動車を含む）、電車、産業用ロボット、空気調節装置、空気圧縮機、扇風機、掃除機、乾燥機、冷蔵庫等の動力源として利用される電動モータを駆動するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、前述の半導体装置１、９１、１０１は、太陽電池、風力発電機その他の発電装置等のインバータ回路に用いられるパワーモジュールにも組み込むことができる。また、前述の半導体装置１、９１、１０１は、アナログ制御電源やデジタル制御電源等に使用される回路モジュールにも組み込むことができる。
　この明細書および図面から抽出される特徴の例を以下に示す。以下の［Ａ１］～［Ａ１９］および［Ｂ１］～［Ｂ２０］は、耐圧の低下を抑制しながら、オン抵抗を削減できる半導体装置を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。
　［Ａ１］主面（３）を有する半導体チップ（２）と、前記主面（３）の表層部に形成された高電位領域（１１）と、前記高電位領域（１１）から間隔を空けて前記主面（３）の表層部に形成された低電位領域（１２）と、前記主面（３）の表層部において前記高電位領域（１１）および前記低電位領域（１２）の間の領域に形成された第１導電型のドリフト領域（１３）（１３）と、前記ドリフト領域（１３）において電流経路となる領域の一部を前記主面（３）から露出させるように前記ドリフト領域（１３）の表層部に部分的に形成され、前記ドリフト領域（１３）を超える不純物濃度を有する第１導電型のリサーフ領域（２０）と、を含む、半導体装置（１、９１、１０１）。この半導体装置（１、９１、１０１）によれば、耐圧（ＶＢ）の低下を抑制しながら、オン抵抗（Ｒｏｎ）を削減できる。
　［Ａ２］前記リサーフ領域（２０）は、前記高電位領域（１１）および前記低電位領域（１２）の対向方向に延びるライン状に形成されている、Ａ１に記載の半導体装置（１、９１、１０１）。
　［Ａ３］複数の前記リサーフ領域（２０）が、前記ドリフト領域（１３）の表層部に間隔を空けて形成されている、Ａ１またはＡ２に記載の半導体装置（１、９１、１０１）。
　［Ａ４］複数の前記リサーフ領域（２０）は、前記高電位領域（１１）および前記低電位領域（１２）の対向方向に延びるストライプ状に形成され、前記主面（３）から前記ドリフト領域（１３）の一部をストライプ状に露出させている、Ａ３に記載の半導体装置（１、９１、１０１）。
　［Ａ５］前記主面（３）の上で前記ドリフト領域（１３）および前記リサーフ領域（２０）を被覆するフィールド絶縁膜（２１）と、前記フィールド絶縁膜（２１）の上にライン状に引き回され、平面視において前記リサーフ領域（２０）を横切るフィールド電極（３１）と、をさらに含む、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１、９１、１０１）。
　［Ａ６］前記フィールド電極（３１）は、平面視において前記リサーフ領域（２０）を複数回横切っている、Ａ５に記載の半導体装置（１、９１、１０１）。
　［Ａ７］前記フィールド電極（３１）は、前記高電位領域（１１）を複数回取り囲んでいる、Ａ５またはＡ６に記載の半導体装置（１、９１、１０１）。
　［Ａ８］前記フィールド電極（３１）は、前記高電位領域（１１）および前記低電位領域（１２）に電気的に接続されたフィールド抵抗膜からなる、Ａ５～Ａ７のいずれか一つに記載の半導体装置（１、９１、１０１）。
　［Ａ９］前記高電位領域（１１）は、前記主面（３）の表層部に形成された第１導電型のドレイン領域（１５）を含み、前記低電位領域（１２）は、前記主面（３）の表層部に形成された第２導電型のボディ領域（１６）、および、前記ボディ領域（１６）の表層部に形成された第１導電型のソース領域（１７）を含み、前記ドリフト領域（１３）は、前記主面（３）の表層部において前記ドレイン領域（１５）および前記ボディ領域（１６）の間の領域に形成され、前記リサーフ領域（２０）は、前記ドリフト領域（１３）の表層部において前記ドレイン領域（１５）および前記ソース領域（１７）の間の領域に形成されている、Ａ１～Ａ８のいずれか一つに記載の半導体装置（１）。
　［Ａ１０］前記リサーフ領域（２０）は、前記ボディ領域（１６）に接続されている、Ａ９に記載の半導体装置（１）。
　［Ａ１１］前記高電位領域（１１）は、前記主面（３）の表層部に形成された第１導電型のウェル領域（１４）、および、前記ウェル領域（１４）の表層部に形成された前記ドレイン領域（１５）を含み、前記リサーフ領域（２０）は、前記ドリフト領域（１３）の表層部において前記ウェル領域（１４）および前記ソース領域（１７）の間の領域に形成されている、Ａ９またはＡ１０に記載の半導体装置（１）。
　［Ａ１２］前記リサーフ領域（２０）は、前記ウェル領域（１４）に接続されている、Ａ１１に記載の半導体装置（１）。
　［Ａ１３］前記リサーフ領域（２０）は、前記ドリフト領域（１３）において前記ソース領域（１７）および前記ドリフト領域（１３）によって挟まれた領域のみに形成されている、Ａ９～Ａ１２のいずれか一つに記載の半導体装置（１）。
　［Ａ１４］前記ボディ領域（１６）は、前記ドレイン領域（１５）を取り囲み、前記ソース領域（１７）は、前記ボディ領域（１６）の表層部において有端状に形成されている、Ａ９～Ａ１３のいずれか一つに記載の半導体装置（１）。
　［Ａ１５］前記ボディ領域（１６）の表層部において前記ドリフト領域（１３）および前記ソース領域（１７）の間に形成されたチャネル領域（１８）と、前記主面（３）の上で前記チャネル領域（１８）を被覆するゲート絶縁膜（４０）と、前記ゲート絶縁膜（４０）の上に形成されたゲート電極（４１）と、をさらに含む、Ａ９～Ａ１４のいずれか一つに記載の半導体装置（１）。
　［Ａ１６］前記ゲート絶縁膜（４０）は、前記ドリフト領域（１３）および前記リサーフ領域（２０）を被覆している、Ａ１５に記載の半導体装置（１、９１、１０１）。
　［Ａ１７］主面（３）を有する半導体チップ（２）と、前記主面（３）の表層部に互いに間隔を空けて形成された高電位領域（１１）および低電位領域（１２）と、前記主面（３）の表層部において前記高電位領域（１１）および前記低電位領域（１２）の間の領域に形成された第１導電型のドリフト領域（１３）と、前記ドリフト領域（１３）において電流経路となる領域の一部を前記主面（３）から露出させるように、前記ドリフト領域（１３）の表層部において前記高電位領域（１１）および前記低電位領域（１２）の対向方向に延びるライン状に形成され、前記ドリフト領域（１３）を超える不純物濃度を有する第１導電型のリサーフ領域（２０）と、前記ドリフト領域（１３）および前記リサーフ領域（２０）を被覆するフィールド絶縁膜（２１）と、前記フィールド絶縁膜（２１）の上に形成され、平面視において前記リサーフ領域（２０）に交差するようにライン状に引き回されたフィールド電極（３１）と、を含む、半導体装置（１、９１、１０１）。
　［Ａ１８］前記フィールド電極（３１）は、前記高電位領域（１１）および前記低電位領域（１２）に電気的に接続されたフィールド抵抗膜からなる、Ａ１７に記載の半導体装置（１、９１、１０１）。
　［Ａ１９］前記フィールド電極（３１）は、平面視において前記リサーフ領域（２０）に直交している、Ａ１７またはＡ１８に記載の半導体装置（１、９１、１０１）。
　［Ｂ１］主面（３）を有する半導体チップ（２）と、前記主面（３）の表層部に形成された第１導電型のカソード領域（１０３）と、前記カソード領域（１０３）から間隔を空けて前記主面（３）の表層部に形成された第２導電型のアノード領域（１０５）と、前記主面（３）の表層部において前記カソード領域（１０３）および前記アノード領域（１０５）の間の領域に形成された第１導電型のドリフト領域（１３）と、前記ドリフト領域（１３）において電流経路となる領域の一部を前記主面（３）から露出させるように前記ドリフト領域（１３）の表層部に部分的に形成され、前記ドリフト領域（１３）を超える不純物濃度を有する第１導電型のリサーフ領域（２０）と、を含む、半導体装置（１０１）。この半導体装置（１０１）によれば、耐圧（ＶＢ）の低下を抑制しながら、オン抵抗（Ｒｏｎ）を削減できる。
　［Ｂ２］前記カソード領域（１０３）に高電位が印加され、前記アノード領域（１０５）に低電位が印加される、Ｂ１に記載の半導体装置（１０１）。
　［Ｂ３］前記ドリフト領域（１３）は、前記カソード領域（１０３）未満の不純物濃度を有している、Ｂ１またはＢ２に記載の半導体装置（１０１）。
　［Ｂ４］前記リサーフ領域（２０）は、前記カソード領域（１０３）および前記アノード領域（１０５）の対向方向に延びるライン状に形成されている、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ５］複数の前記リサーフ領域（２０）が、前記ドリフト領域（１３）の表層部に間隔を空けて形成されている、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ６］複数の前記リサーフ領域（２０）は、前記カソード領域（１０３）および前記アノード領域（１０５）の対向方向に延びるストライプ状に形成され、前記主面（３）から前記ドリフト領域（１３）の一部をストライプ状に露出させている、Ｂ５に記載の半導体装置（１０１）。
　［Ｂ７］複数の前記リサーフ領域（２０）は、前記主面（３）において前記対向方向にストライプ状に延びる複数のドリフト露出領域（１３Ａ）を区画している、Ｂ６に記載の半導体装置（１０１）。
　［Ｂ８］前記主面（３）の上で前記ドリフト領域（１３）および前記リサーフ領域（２０）を被覆するフィールド絶縁膜（２１）と、前記フィールド絶縁膜（２１）の上にライン状に引き回され、平面視において前記リサーフ領域（２０）を横切るフィールド電極（３１）と、をさらに含む、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ９］前記フィールド電極（３１）は、平面視において前記リサーフ領域（２０）を複数回横切っている、Ｂ８に記載の半導体装置（１０１）。
　［Ｂ１０］前記フィールド電極（３１）は、前記カソード領域（１０３）を複数回取り囲んでいる、Ｂ８またはＢ９に記載の半導体装置（１０１）。
　［Ｂ１１］前記フィールド電極（３１）は、前記カソード領域（１０３）および前記アノード領域（１０５）に電気的に接続されたフィールド抵抗膜からなる、Ｂ８～Ｂ１０のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ１２］前記リサーフ領域（２０）は、前記ドリフト領域（１３）において前記カソード領域（１０３）および前記アノード領域（１０５）によって挟まれた領域のみに形成されている、Ｂ１～Ｂ１１のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ１３］前記主面（３）の表層部に形成された第１導電型の不純物領域（１１）と、前記不純物領域（１１）の表層部に形成された第１導電型のカソードウェル領域（１０２）と、前記不純物領域（１１）に隣接して前記主面（３）の表層部に形成された第２導電型のアノードウェル領域（１０４）と、をさらに含み、前記カソード領域（１０３）は、前記カソードウェル領域（１０２）の表層部に形成され、前記アノード領域（１０５）は、前記アノードウェル領域（１０４）の表層部に形成され、前記ドリフト領域（１３）は、前記カソードウェル領域（１０２）および前記アノードウェル領域（１０４）の間の領域に形成され、前記リサーフ領域（２０）は、前記ドリフト領域（１３）の表層部において前記カソードウェル領域（１０２）および前記アノードウェル領域（１０４）の間の領域に形成されている、Ｂ１～Ｂ１２のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ１４］前記カソード領域（１０３）は、前記カソードウェル領域（１０２）を超える不純物濃度を有し、前記アノード領域（１０５）は、前記アノードウェル領域（１０４）を超える不純物濃度を有している、Ｂ１３に記載の半導体装置（１０１）。
　［Ｂ１５］前記リサーフ領域（２０）は、前記カソードウェル領域（１０２）に接続されている、Ｂ１３またはＢ１４に記載の半導体装置（１０１）。
　［Ｂ１６］前記リサーフ領域（２０）は、前記アノードウェル領域（１０４）に接続されている、Ｂ１３～Ｂ１５のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ１７］前記アノードウェル領域（１０４）は、前記不純物領域（１１）を取り囲み、前記アノード領域（１０５）は、前記不純物領域（１１）に沿って延びる有端帯状に形成されている、Ｂ１３～Ｂ１６のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ１８］主面（３）を有する半導体チップ（２）と、前記主面（３）の表層部に互いに間隔を空けて形成された第１導電型のカソード領域（１０３）および第２導電型のアノード領域（１０５）と、前記主面（３）の表層部において前記カソード領域（１０３）および前記アノード領域（１０５）の間の領域に形成された第１導電型のドリフト領域（１３）と、前記主面（３）から前記ドリフト領域（１３）の一部を露出させるように前記ドリフト領域（１３）の表層部において前記カソード領域（１０３）および前記アノード領域（１０５）の対向方向に延びるライン状に形成され、前記ドリフト領域（１３）を超える不純物濃度を有する第１導電型のリサーフ領域（２０）と、前記ドリフト領域（１３）および前記リサーフ領域（２０）を被覆するフィールド絶縁膜（２１）と、前記フィールド絶縁膜（２１）の上に形成され、平面視において前記リサーフ領域（２０）に交差するようにライン状に引き回されたフィールド電極（３１）と、を含む、半導体装置（１０１）。
　［Ｂ１９］前記フィールド電極（３１）は、前記カソード領域（１０３）および前記アノード領域（１０５）に電気的に接続されたフィールド抵抗膜からなる、Ｂ１８に記載の半導体装置（１０１）。
　［Ｂ２０］前記フィールド電極（３１）は、平面視において前記リサーフ領域（２０）に直交している、Ｂ１８またはＢ１９に記載の半導体装置（１０１）。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１　　　半導体装置
２　　　半導体チップ
３　　　第１主面
１１　　高電位領域
１２　　低電位領域
１３　　ドリフト領域
１４　　ウェル領域
１５　　ドレイン領域
１６　　ボディ領域
１７　　ソース領域
１８　　チャネル領域
２０　　リサーフ領域
２１　　フィールド絶縁膜
３１　　フィールド電極
４０　　ゲート絶縁膜
４１　　ゲート電極
９１　　半導体装置
１０１　半導体装置

Claims (19)

  1. 　主面を有する半導体チップと、
    　前記主面の表層部に形成された高電位領域と、
    　前記高電位領域から間隔を空けて前記主面の表層部に形成された低電位領域と、
    　前記主面の表層部において前記高電位領域および前記低電位領域の間の領域に形成された第１導電型のドリフト領域と、
    　前記ドリフト領域において電流経路となる領域の一部を前記主面から露出させるように前記ドリフト領域の表層部に部分的に形成され、前記ドリフト領域を超える不純物濃度を有する第１導電型のリサーフ領域と、を含む、半導体装置。
  2. 　前記リサーフ領域は、前記高電位領域および前記低電位領域の対向方向に延びるライン状に形成されている、請求項１に記載の半導体装置。
  3. 　複数の前記リサーフ領域が、前記ドリフト領域の表層部に間隔を空けて形成されている、請求項１または２に記載の半導体装置。
  4. 　複数の前記リサーフ領域は、前記高電位領域および前記低電位領域の対向方向に延びるストライプ状に形成され、前記主面から前記ドリフト領域の一部をストライプ状に露出させている、請求項３に記載の半導体装置。
  5. 　前記主面の上で前記ドリフト領域および前記リサーフ領域を被覆するフィールド絶縁膜と、
    　前記フィールド絶縁膜の上にライン状に引き回され、平面視において前記リサーフ領域を横切るフィールド電極と、をさらに含む、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記フィールド電極は、平面視において前記リサーフ領域を複数回横切っている、請求項５に記載の半導体装置。
  7. 　前記フィールド電極は、前記高電位領域を複数回取り囲んでいる、請求項５または６に記載の半導体装置。
  8. 　前記フィールド電極は、前記高電位領域および前記低電位領域に電気的に接続されたフィールド抵抗膜からなる、請求項５～７のいずれか一項に記載の半導体装置。
  9. 　前記高電位領域は、前記主面の表層部に形成された第１導電型のドレイン領域を含み、
    　前記低電位領域は、前記主面の表層部に形成された第２導電型のボディ領域、および、前記ボディ領域の表層部に形成された第１導電型のソース領域を含み、
    　前記ドリフト領域は、前記主面の表層部において前記ドレイン領域および前記ボディ領域の間の領域に形成され、
    　前記リサーフ領域は、前記ドリフト領域の表層部において前記ドレイン領域および前記ソース領域の間の領域に形成されている、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記リサーフ領域は、前記ボディ領域に接続されている、請求項９に記載の半導体装置。
  11. 　前記高電位領域は、前記主面の表層部に形成された第１導電型のウェル領域、および、前記ウェル領域の表層部に形成された前記ドレイン領域を含み、
    　前記リサーフ領域は、前記ドリフト領域の表層部において前記ウェル領域および前記ソース領域の間の領域に形成されている、請求項９または１０に記載の半導体装置。
  12. 　前記リサーフ領域は、前記ウェル領域に接続されている、請求項１１に記載の半導体装置。
  13. 　前記リサーフ領域は、前記ドリフト領域において前記ソース領域および前記ドリフト領域によって挟まれた領域のみに形成されている、請求項９～１２のいずれか一項に記載の半導体装置。
  14. 　前記ボディ領域は、前記ドレイン領域を取り囲み、
    　前記ソース領域は、前記ボディ領域の表層部において有端状に形成されている、請求項９～１３のいずれか一項に記載の半導体装置。
  15. 　前記ボディ領域の表層部において前記ドリフト領域および前記ソース領域の間に形成されるチャネル領域と、
    　前記主面の上で前記チャネル領域を被覆するゲート絶縁膜と、
    　前記ゲート絶縁膜の上に形成されたゲート電極と、をさらに含む、請求項９～１４のいずれか一項に記載の半導体装置。
  16. 　前記ゲート絶縁膜は、前記ドリフト領域および前記リサーフ領域を被覆している、請求項１５に記載の半導体装置。
  17. 　主面を有する半導体チップと、
    　前記主面の表層部に互いに間隔を空けて形成された高電位領域および低電位領域と、
    　前記主面の表層部において前記高電位領域および前記低電位領域の間の領域に形成された第１導電型のドリフト領域と、
    　前記ドリフト領域において電流経路となる領域の一部を前記主面から露出させるように、前記ドリフト領域の表層部において前記高電位領域および前記低電位領域の対向方向に延びるライン状に形成され、前記ドリフト領域を超える不純物濃度を有する第１導電型のリサーフ領域と、
    　前記ドリフト領域および前記リサーフ領域を被覆するフィールド絶縁膜と、
    　前記フィールド絶縁膜の上に形成され、平面視において前記リサーフ領域に交差するようにライン状に引き回されたフィールド電極と、を含む、半導体装置。
  18. 　前記フィールド電極は、前記高電位領域および前記低電位領域に電気的に接続されたフィールド抵抗膜からなる、請求項１７に記載の半導体装置。
  19. 　前記フィールド電極は、平面視において前記リサーフ領域に直交している、請求項１７または１８に記載の半導体装置。
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