JP2002026315A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 破壊耐量を向上することが可能な半導体装置
を提供する。 【解決手段】 埋め込み層１２、分離拡散層２３及びド
レインコンタクト領域２４からなるｎ型の拡散層で囲ま
れた高耐圧用の横形パワーＭＯＳＦＥＴにおいて、ドレ
イン部の基板１１表面から埋め込み層１２に達する深さ
まで高濃度のｎ型ディープ拡散層１９を形成することに
より、ソース−ドレイン間の容量を大きくしている。
を提供する。 【解決手段】 埋め込み層１２、分離拡散層２３及びド
レインコンタクト領域２４からなるｎ型の拡散層で囲ま
れた高耐圧用の横形パワーＭＯＳＦＥＴにおいて、ドレ
イン部の基板１１表面から埋め込み層１２に達する深さ
まで高濃度のｎ型ディープ拡散層１９を形成することに
より、ソース−ドレイン間の容量を大きくしている。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧用の半導体
装置に係わり、特に横形構造のパワーＭＯＳＦＥＴに関
する。
装置に係わり、特に横形構造のパワーＭＯＳＦＥＴに関
する。
【０００２】
【従来の技術】高耐圧用のパワーＭＯＳＦＥＴは、オン
抵抗を下げるために、電流経路の短い横形構造を採用
し、さらにデバイス長を短くして最適化を図っている。
抵抗を下げるために、電流経路の短い横形構造を採用
し、さらにデバイス長を短くして最適化を図っている。
【０００３】図４は、従来の高耐圧用の横形パワーＭＯ
ＳＦＥＴの断面図を示している。
ＳＦＥＴの断面図を示している。
【０００４】図４に示すように、ｐ型の半導体基板１１
１にｎ型の埋め込み層１１２が形成され、この埋め込み
層１１２上にｎ型のエピタキシャル層１１３がエピタキ
シャル成長により形成されている。このエピタキシャル
層１１３の表面にｐ型のウェル層１１４が選択的に形成
され、このウェル層１１４の表面に低濃度のｎ-型のド
レイン領域１１５が選択的に形成されている。このドレ
イン領域１１５と離間して、ウェル層１１４の表面に高
濃度のｎ+型のソース領域１１６が選択的に形成されて
いる。ドレイン領域１１５とソース領域１１６との間の
半導体基板１１１上、即ちチャネル１１７上には、半導
体基板１１１と絶縁してゲート電極１１８が形成されて
いる。
１にｎ型の埋め込み層１１２が形成され、この埋め込み
層１１２上にｎ型のエピタキシャル層１１３がエピタキ
シャル成長により形成されている。このエピタキシャル
層１１３の表面にｐ型のウェル層１１４が選択的に形成
され、このウェル層１１４の表面に低濃度のｎ-型のド
レイン領域１１５が選択的に形成されている。このドレ
イン領域１１５と離間して、ウェル層１１４の表面に高
濃度のｎ+型のソース領域１１６が選択的に形成されて
いる。ドレイン領域１１５とソース領域１１６との間の
半導体基板１１１上、即ちチャネル１１７上には、半導
体基板１１１と絶縁してゲート電極１１８が形成されて
いる。
【０００５】また、ドレイン領域１１５内には、ドレイ
ン領域１１５よりも高濃度のｎ+型のドレインコンタク
ト領域１２０が形成されている。このドレインコンタク
ト領域１２０とチャネル１１７との間の半導体基板１１
１にはフィールド絶縁膜１２１が形成されている。ま
た、ウェル層１１４の表面において、ソース領域１１６
と隣接してソースコンタクト領域１２２が形成されてい
る。
ン領域１１５よりも高濃度のｎ+型のドレインコンタク
ト領域１２０が形成されている。このドレインコンタク
ト領域１２０とチャネル１１７との間の半導体基板１１
１にはフィールド絶縁膜１２１が形成されている。ま
た、ウェル層１１４の表面において、ソース領域１１６
と隣接してソースコンタクト領域１２２が形成されてい
る。
【０００６】また、ウェル層１１４と離間して、ｎ型の
分離拡散層１２３がウェル層１１４を囲んで形成され、
この分離拡散層１２３は埋め込み層１１２の端部に達す
るように設けられている。分離拡散層１２３の表面に
は、この分離拡散層１２３よりも高濃度のｎ+型のドレ
インコンタクト領域１２４が形成されている。
分離拡散層１２３がウェル層１１４を囲んで形成され、
この分離拡散層１２３は埋め込み層１１２の端部に達す
るように設けられている。分離拡散層１２３の表面に
は、この分離拡散層１２３よりも高濃度のｎ+型のドレ
インコンタクト領域１２４が形成されている。
【０００７】フィールド絶縁膜１２１及び各半導体領域
が形成された半導体基板１１１上には、層間絶縁膜１２
５が形成されている。この層間絶縁膜１２５は、ドレイ
ンコンタクト領域１２０、１２４の表面を露出するコン
タクト孔１２６と、ソース領域１１６及びソースコンタ
クト領域１２２の表面を露出するコンタクト孔１２７と
を有する。
が形成された半導体基板１１１上には、層間絶縁膜１２
５が形成されている。この層間絶縁膜１２５は、ドレイ
ンコンタクト領域１２０、１２４の表面を露出するコン
タクト孔１２６と、ソース領域１１６及びソースコンタ
クト領域１２２の表面を露出するコンタクト孔１２７と
を有する。
【０００８】層間絶縁膜１２５上には、コンタクト孔１
２６を介してドレインコンタクト領域１２０、１２４に
接する第１、第２のドレイン電極１２８、１２９と、コ
ンタクト孔１２７を介してソース領域１１６及びソース
コンタクト領域１２２に接するソース電極１３０とが形
成されている。第１のドレイン電極１２８はドレインコ
ンタクト領域１２０を介してドレイン領域１１５に電気
的に接続され、ソース電極１３０はソースコンタクト領
域１２２を介してウェル層１１４にも電気的に接続され
ている。また、第２のドレイン電極１２９はドレインコ
ンタクト領域１２４、分離拡散層１２３、及び埋め込み
層１１２を介して他の第２のドレイン電極１２９と電気
的に接続されている。
２６を介してドレインコンタクト領域１２０、１２４に
接する第１、第２のドレイン電極１２８、１２９と、コ
ンタクト孔１２７を介してソース領域１１６及びソース
コンタクト領域１２２に接するソース電極１３０とが形
成されている。第１のドレイン電極１２８はドレインコ
ンタクト領域１２０を介してドレイン領域１１５に電気
的に接続され、ソース電極１３０はソースコンタクト領
域１２２を介してウェル層１１４にも電気的に接続され
ている。また、第２のドレイン電極１２９はドレインコ
ンタクト領域１２４、分離拡散層１２３、及び埋め込み
層１１２を介して他の第２のドレイン電極１２９と電気
的に接続されている。
【０００９】さらに、分離拡散層１２３と離間してｐ型
のウェル層１３１が形成され、このウェル層１３１と半
導体基板１１１とを接続するｐ型の埋め込み層１３２が
形成されている。また、ウェル層１３１上にこのウェル
層１３１よりも高濃度のｐ+型のグランドコンタクト領
域１３３が形成され、層間絶縁膜１２５内のコンタクト
孔１３４を介してグランドコンタクト領域１３３に接す
るグランド電極１３５が形成されている。
のウェル層１３１が形成され、このウェル層１３１と半
導体基板１１１とを接続するｐ型の埋め込み層１３２が
形成されている。また、ウェル層１３１上にこのウェル
層１３１よりも高濃度のｐ+型のグランドコンタクト領
域１３３が形成され、層間絶縁膜１２５内のコンタクト
孔１３４を介してグランドコンタクト領域１３３に接す
るグランド電極１３５が形成されている。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の高耐圧用の半導体装置、特にハイサイドスイッチと
しての横形構造のパワーＭＯＳＦＥＴは、縦形構造の高
耐圧デバイスに比べてドレイン部のｎ+拡散層（ドレイ
ンコンタクト領域１２０）が浅いため、ＰＮジャンクシ
ョンが浅く、ソース−ドレイン間の容量が小さくなる。
従って、ドレイン電極１２８を介してサージが印加され
たとき、サージ電荷を十分にチャージすることができな
いため、サージ電流を緩和できない。また、電流のパス
が基板１１１の界面に形成されているため、ドレインコ
ンタクト領域１２０の湾曲面１２０’に電界が集中し易
い。従って、縦形構造の高耐圧デバイスに比べて静電気
による破壊耐量（ＥＳＤ破壊耐量）が低い。
来の高耐圧用の半導体装置、特にハイサイドスイッチと
しての横形構造のパワーＭＯＳＦＥＴは、縦形構造の高
耐圧デバイスに比べてドレイン部のｎ+拡散層（ドレイ
ンコンタクト領域１２０）が浅いため、ＰＮジャンクシ
ョンが浅く、ソース−ドレイン間の容量が小さくなる。
従って、ドレイン電極１２８を介してサージが印加され
たとき、サージ電荷を十分にチャージすることができな
いため、サージ電流を緩和できない。また、電流のパス
が基板１１１の界面に形成されているため、ドレインコ
ンタクト領域１２０の湾曲面１２０’に電界が集中し易
い。従って、縦形構造の高耐圧デバイスに比べて静電気
による破壊耐量（ＥＳＤ破壊耐量）が低い。
【００１１】そこで、従来、アクティブクランプ保護回
路等の保護回路を高耐圧デバイスに設けることにより、
ＥＳＤ破壊耐量の向上を図っていた。しかし、保護回路
が取り付けられない回路構成があることや、保護回路を
設けられる場合も素子面積が大きくなるためチップ面積
の増大を招くこと等により、ＥＳＤ破壊耐量を向上させ
ることが非常に困難であった。
路等の保護回路を高耐圧デバイスに設けることにより、
ＥＳＤ破壊耐量の向上を図っていた。しかし、保護回路
が取り付けられない回路構成があることや、保護回路を
設けられる場合も素子面積が大きくなるためチップ面積
の増大を招くこと等により、ＥＳＤ破壊耐量を向上させ
ることが非常に困難であった。
【００１２】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、破壊耐量を向
上することが可能な半導体装置を提供することにある。
たものであり、その目的とするところは、破壊耐量を向
上することが可能な半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１４】本発明の第１の半導体装置は、第１導電型
の半導体基板と、前記半導体基板に形成された第２導電
型の埋め込み層と、前記埋め込み層上に形成された第２
導電型のエピタキシャル層と、前記エピタキシャル層の
表面に形成された第１導電型のウェル層と、前記ウェル
層の表面に選択的に形成された第２導電型のドレイン領
域と、前記ウェル層の表面に、前記ドレイン領域と離間
して選択的に形成された第２導電型のソース領域と、前
記ドレイン領域内に前記ドレイン領域の下面よりも深く
形成され、前記埋め込み層に接する第２導電型のディー
プ拡散層と、前記ドレイン領域と前記ソース領域との間
の前記半導体基板上に、この半導体基板と絶縁して形成
されたゲート電極と、前記ディープ拡散層上に形成さ
れ、前記ドレイン領域に電気的に接続する第１のドレイ
ン電極と、前記ソース領域に電気的に接続するソース電
極と、前記ウェル層と離間して前記ウェル層を囲んで形
成され、前記埋め込み層に接する第２導電型の分離拡散
層と、前記分離拡散層上に形成され、前記第１のドレイ
ン電極と電気的に接続する第２のドレイン電極とを具備
している。
の半導体基板と、前記半導体基板に形成された第２導電
型の埋め込み層と、前記埋め込み層上に形成された第２
導電型のエピタキシャル層と、前記エピタキシャル層の
表面に形成された第１導電型のウェル層と、前記ウェル
層の表面に選択的に形成された第２導電型のドレイン領
域と、前記ウェル層の表面に、前記ドレイン領域と離間
して選択的に形成された第２導電型のソース領域と、前
記ドレイン領域内に前記ドレイン領域の下面よりも深く
形成され、前記埋め込み層に接する第２導電型のディー
プ拡散層と、前記ドレイン領域と前記ソース領域との間
の前記半導体基板上に、この半導体基板と絶縁して形成
されたゲート電極と、前記ディープ拡散層上に形成さ
れ、前記ドレイン領域に電気的に接続する第１のドレイ
ン電極と、前記ソース領域に電気的に接続するソース電
極と、前記ウェル層と離間して前記ウェル層を囲んで形
成され、前記埋め込み層に接する第２導電型の分離拡散
層と、前記分離拡散層上に形成され、前記第１のドレイ
ン電極と電気的に接続する第２のドレイン電極とを具備
している。
【００１５】上記第１の半導体装置によれば、ドレイン
部の基板表面から埋め込み層に達する深さまで高濃度の
第２導電型ディープ拡散層が形成されている。このた
め、ソース−ドレイン間の容量を大きくできる。従っ
て、ドレイン電極を介してサージが印加されたとき、こ
の容量にてサージ電荷を十分にチャージできるため、サ
ージ電圧を抑制できる。また、基板の界面の電流パスだ
けでなく、縦方向の電流パスを形成できるため電界集中
を抑制できる。これらにより、ドレインコンタクト領域
の湾曲面における電界集中が緩和でき、ＥＳＤ破壊耐量
を向上できる。
部の基板表面から埋め込み層に達する深さまで高濃度の
第２導電型ディープ拡散層が形成されている。このた
め、ソース−ドレイン間の容量を大きくできる。従っ
て、ドレイン電極を介してサージが印加されたとき、こ
の容量にてサージ電荷を十分にチャージできるため、サ
ージ電圧を抑制できる。また、基板の界面の電流パスだ
けでなく、縦方向の電流パスを形成できるため電界集中
を抑制できる。これらにより、ドレインコンタクト領域
の湾曲面における電界集中が緩和でき、ＥＳＤ破壊耐量
を向上できる。
【００１６】本発明の第２の半導体装置は、第１導電型
の半導体基板と、前記半導体基板に形成された第２導電
型の第１の埋め込み層と、前記第１の埋め込み層上に形
成された第２導電型のエピタキシャル層と、前記エピタ
キシャル層の表面に形成された第１導電型の第１のウェ
ル層と、前記第１のウェル層の表面に選択的に形成され
た第２導電型のドレイン領域と、前記第１のウェル層の
表面に、前記ドレイン領域と離間して選択的に形成され
た第２導電型のソース領域と、前記ドレイン領域と前記
ソース領域との間の前記半導体基板上に、この半導体基
板と絶縁して形成されたゲート電極と、前記ドレイン領
域に電気的に接続する第１のドレイン電極と、前記ソー
ス領域に電気的に接続するソース電極と、前記第１のウ
ェル層と離間して前記第１のウェル層を囲んで形成さ
れ、前記第１の埋め込み層に接する第２導電型の分離拡
散層と、前記分離拡散層上に形成され、前記第１のドレ
イン電極と電気的に接続する第２のドレイン電極と、前
記分離拡散層と離間して形成された第１導電型の第２の
ウェル層と、前記第２のウェル層と前記半導体基板とを
接続する第１導電型の第２の埋め込み層と、前記第２の
ウェル層上に形成されたグランド電極と、前記分離拡散
層と前記第２のウェル層との間に、前記分離拡散層と接
して形成された第２導電型の拡散層とを具備している。
の半導体基板と、前記半導体基板に形成された第２導電
型の第１の埋め込み層と、前記第１の埋め込み層上に形
成された第２導電型のエピタキシャル層と、前記エピタ
キシャル層の表面に形成された第１導電型の第１のウェ
ル層と、前記第１のウェル層の表面に選択的に形成され
た第２導電型のドレイン領域と、前記第１のウェル層の
表面に、前記ドレイン領域と離間して選択的に形成され
た第２導電型のソース領域と、前記ドレイン領域と前記
ソース領域との間の前記半導体基板上に、この半導体基
板と絶縁して形成されたゲート電極と、前記ドレイン領
域に電気的に接続する第１のドレイン電極と、前記ソー
ス領域に電気的に接続するソース電極と、前記第１のウ
ェル層と離間して前記第１のウェル層を囲んで形成さ
れ、前記第１の埋め込み層に接する第２導電型の分離拡
散層と、前記分離拡散層上に形成され、前記第１のドレ
イン電極と電気的に接続する第２のドレイン電極と、前
記分離拡散層と離間して形成された第１導電型の第２の
ウェル層と、前記第２のウェル層と前記半導体基板とを
接続する第１導電型の第２の埋め込み層と、前記第２の
ウェル層上に形成されたグランド電極と、前記分離拡散
層と前記第２のウェル層との間に、前記分離拡散層と接
して形成された第２導電型の拡散層とを具備している。
【００１７】前記拡散層は、前記第２のウェル層に接す
るまで延在していてもよい。
るまで延在していてもよい。
【００１８】前記拡散層と前記第２のウェル層との間の
耐圧は、前記ドレイン領域と第１のウェル層との間の耐
圧よりも低く設定されていることが望ましい。
耐圧は、前記ドレイン領域と第１のウェル層との間の耐
圧よりも低く設定されていることが望ましい。
【００１９】上記第２の半導体装置によれば、分離拡散
層と第２のウェル層とに接して延在する第２導電型の拡
散層が形成されている。さらに、この拡散層と第２のウ
ェル層との間の耐圧は、デバイス内部のドレイン領域と
第１のウェル層との間の耐圧よりも低くなるように設定
している。このため、ドレイン電極を介してサージが印
加されたとき、サージ電流を深さの浅いドレイン部のＰ
Ｎジャンクション側に逃がさずに、耐圧の低い第２導電
型の拡散層を介してグランド電極（基板）側に逃がすこ
とができる。従って、ＥＳＤによるデバイスの破壊を防
ぎ、サージによる耐量を向上することができる。
層と第２のウェル層とに接して延在する第２導電型の拡
散層が形成されている。さらに、この拡散層と第２のウ
ェル層との間の耐圧は、デバイス内部のドレイン領域と
第１のウェル層との間の耐圧よりも低くなるように設定
している。このため、ドレイン電極を介してサージが印
加されたとき、サージ電流を深さの浅いドレイン部のＰ
Ｎジャンクション側に逃がさずに、耐圧の低い第２導電
型の拡散層を介してグランド電極（基板）側に逃がすこ
とができる。従って、ＥＳＤによるデバイスの破壊を防
ぎ、サージによる耐量を向上することができる。
【００２０】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２１】［第１の実施形態］第１の実施形態は、ド
レイン部の基板表面から埋め込み層に達する深さまで高
濃度のｎ型ディープ拡散層が形成されていることに特徴
がある。これにより、ソース−ドレイン間の容量を大き
くして、破壊耐量の向上を図っている。
レイン部の基板表面から埋め込み層に達する深さまで高
濃度のｎ型ディープ拡散層が形成されていることに特徴
がある。これにより、ソース−ドレイン間の容量を大き
くして、破壊耐量の向上を図っている。
【００２２】図１は、本発明の第１の実施形態に係る高
耐圧横形ＭＯＳＦＥＴの断面図を示している。
耐圧横形ＭＯＳＦＥＴの断面図を示している。
【００２３】図１に示すように、ｐ型の半導体基板１１
にｎ型の埋め込み層１２が形成され、この埋め込み層１
２上にｎ型のエピタキシャル層１３がエピタキシャル成
長により形成されている。このエピタキシャル層１３の
表面にｐ型のウェル層１４が選択的に形成され、このウ
ェル層１４の表面に低濃度のｎ-型のドレイン領域１５
が選択的に形成されている。このドレイン領域１５と離
間して、ウェル層１４の表面に高濃度のｎ+型のソース
領域１６が選択的に形成されている。ドレイン領域１５
とソース領域１６との間の半導体基板１１上、即ちチャ
ネル１７上には、半導体基板１１と絶縁してゲート電極
１８が形成されている。
にｎ型の埋め込み層１２が形成され、この埋め込み層１
２上にｎ型のエピタキシャル層１３がエピタキシャル成
長により形成されている。このエピタキシャル層１３の
表面にｐ型のウェル層１４が選択的に形成され、このウ
ェル層１４の表面に低濃度のｎ-型のドレイン領域１５
が選択的に形成されている。このドレイン領域１５と離
間して、ウェル層１４の表面に高濃度のｎ+型のソース
領域１６が選択的に形成されている。ドレイン領域１５
とソース領域１６との間の半導体基板１１上、即ちチャ
ネル１７上には、半導体基板１１と絶縁してゲート電極
１８が形成されている。
【００２４】また、ドレイン領域１５内には、このドレ
イン領域１５の下面よりも深く、基板１１表面から埋め
込み層１２に接する深さまで高濃度のｎ型のディープ拡
散層１９が形成されている。ここで、ディープ拡散層１
９は、サージ印加時に空乏化しない濃度に設定されてい
る。このディープ拡散層１９の表面にディープ拡散層１
９よりも高濃度のｎ+型のドレインコンタクト領域２０
が形成されている。ドレインコンタクト領域２０とチャ
ネル１７との間の半導体基板１１にはフィールド絶縁膜
２１が形成されている。また、ウェル層１４の表面にお
いて、ソース領域１６と隣接してソースコンタクト領域
２２が形成されている。
イン領域１５の下面よりも深く、基板１１表面から埋め
込み層１２に接する深さまで高濃度のｎ型のディープ拡
散層１９が形成されている。ここで、ディープ拡散層１
９は、サージ印加時に空乏化しない濃度に設定されてい
る。このディープ拡散層１９の表面にディープ拡散層１
９よりも高濃度のｎ+型のドレインコンタクト領域２０
が形成されている。ドレインコンタクト領域２０とチャ
ネル１７との間の半導体基板１１にはフィールド絶縁膜
２１が形成されている。また、ウェル層１４の表面にお
いて、ソース領域１６と隣接してソースコンタクト領域
２２が形成されている。
【００２５】また、ウェル層１４と離間して、ｎ型の分
離拡散層２３がウェル層１４を囲んで形成され、この分
離拡散層２３は埋め込み層１２の端部に達するように設
けられている。分離拡散層２３の表面には、この分離拡
散層２３よりも高濃度のｎ+型のドレインコンタクト領
域２４が形成されている。
離拡散層２３がウェル層１４を囲んで形成され、この分
離拡散層２３は埋め込み層１２の端部に達するように設
けられている。分離拡散層２３の表面には、この分離拡
散層２３よりも高濃度のｎ+型のドレインコンタクト領
域２４が形成されている。
【００２６】フィールド絶縁膜２１及び各半導体領域が
形成された半導体基板１１上には、層間絶縁膜２５が形
成されている。この層間絶縁膜２５は、ドレインコンタ
クト領域２０、２４の表面を露出するコンタクト孔２６
と、ソース領域１６及びソースコンタクト領域２２の表
面を露出するコンタクト孔２７とを有する。
形成された半導体基板１１上には、層間絶縁膜２５が形
成されている。この層間絶縁膜２５は、ドレインコンタ
クト領域２０、２４の表面を露出するコンタクト孔２６
と、ソース領域１６及びソースコンタクト領域２２の表
面を露出するコンタクト孔２７とを有する。
【００２７】層間絶縁膜２５上には、コンタクト孔２６
を介してドレインコンタクト領域２０、２４に接する第
１、第２のドレイン電極２８、２９と、コンタクト孔２
７を介してソース領域１６及びソースコンタクト領域２
２に接するソース電極３０とが形成されている。第１の
ドレイン電極２８はドレインコンタクト領域２０を介し
てドレイン領域１５に電気的に接続され、ソース電極３
０はソースコンタクト領域２２を介してウェル層１４に
も電気的に接続されている。また、第２のドレイン電極
２９はドレインコンタクト領域２４、２０、分離拡散層
２３、埋め込み層１２、及びディープ拡散層１９を介し
て第１のドレイン電極２８と電気的に接続されている。
これにより、第１、第２のドレイン電極２８、２９は同
電位にされている。
を介してドレインコンタクト領域２０、２４に接する第
１、第２のドレイン電極２８、２９と、コンタクト孔２
７を介してソース領域１６及びソースコンタクト領域２
２に接するソース電極３０とが形成されている。第１の
ドレイン電極２８はドレインコンタクト領域２０を介し
てドレイン領域１５に電気的に接続され、ソース電極３
０はソースコンタクト領域２２を介してウェル層１４に
も電気的に接続されている。また、第２のドレイン電極
２９はドレインコンタクト領域２４、２０、分離拡散層
２３、埋め込み層１２、及びディープ拡散層１９を介し
て第１のドレイン電極２８と電気的に接続されている。
これにより、第１、第２のドレイン電極２８、２９は同
電位にされている。
【００２８】さらに、分離拡散層２３と離間してｐ型の
ウェル層３１が形成され、このウェル層３１と半導体基
板１１とを接続するｐ型の埋め込み層３２が形成されて
いる。また、ウェル層３１上にこのウェル層３１よりも
高濃度のｐ+型のグランドコンタクト領域３３が形成さ
れ、層間絶縁膜２５内のコンタクト孔３４を介してグラ
ンドコンタクト領域３３に接するグランド電極３５が形
成されている。
ウェル層３１が形成され、このウェル層３１と半導体基
板１１とを接続するｐ型の埋め込み層３２が形成されて
いる。また、ウェル層３１上にこのウェル層３１よりも
高濃度のｐ+型のグランドコンタクト領域３３が形成さ
れ、層間絶縁膜２５内のコンタクト孔３４を介してグラ
ンドコンタクト領域３３に接するグランド電極３５が形
成されている。
【００２９】上記第１の実施形態によれば、埋め込み層
１２、分離拡散層２３及びドレインコンタクト領域２４
からなるｎ型の拡散層で囲まれた横形パワーＭＯＳＦＥ
Ｔにおいて、ドレイン部の基板１１表面から埋め込み層
１２に達する深さまで高濃度のｎ型ディープ拡散層１９
が形成されている。
１２、分離拡散層２３及びドレインコンタクト領域２４
からなるｎ型の拡散層で囲まれた横形パワーＭＯＳＦＥ
Ｔにおいて、ドレイン部の基板１１表面から埋め込み層
１２に達する深さまで高濃度のｎ型ディープ拡散層１９
が形成されている。
【００３０】このため、ソース−ドレイン間の容量を大
きくできる。従って、ドレイン電極２８を介してサージ
が印加されたとき、この容量にてサージ電荷を十分にチ
ャージできるため、サージ電圧を抑制できる。また、基
板１１の界面の電流パスだけでなく、ドレインコンタク
ト領域２０からディープ拡散層１９への縦方向の電流パ
スを形成できるため、ドレインコンタクト領域２０の湾
曲面における電界集中を抑制できる。
きくできる。従って、ドレイン電極２８を介してサージ
が印加されたとき、この容量にてサージ電荷を十分にチ
ャージできるため、サージ電圧を抑制できる。また、基
板１１の界面の電流パスだけでなく、ドレインコンタク
ト領域２０からディープ拡散層１９への縦方向の電流パ
スを形成できるため、ドレインコンタクト領域２０の湾
曲面における電界集中を抑制できる。
【００３１】これらにより、ドレインコンタクト領域２
０の湾曲面における電界集中が緩和でき、ＥＳＤ破壊耐
量を向上できる。
０の湾曲面における電界集中が緩和でき、ＥＳＤ破壊耐
量を向上できる。
【００３２】さらに、ディープ拡散層１９は、サージ印
加時に全面が空乏化しない濃度に設定されている。これ
により、サージによる電界集中をさらに緩和し、ＥＳＤ
破壊耐量をさらに向上できる。
加時に全面が空乏化しない濃度に設定されている。これ
により、サージによる電界集中をさらに緩和し、ＥＳＤ
破壊耐量をさらに向上できる。
【００３３】［第２の実施形態］第２の実施形態は、分
離拡散層とｐウェル層との間にｎ-型の拡散層が形成さ
れ、この拡散層とｐウェル層との間の耐圧は、デバイス
内部のドレイン領域とｐウェル層との間の耐圧よりも低
くなるように設定していることに特徴がある。このよう
にして、サージ電流をｎ-型の拡散層を介して基板側に
逃し、破壊耐量の向上を図っている。
離拡散層とｐウェル層との間にｎ-型の拡散層が形成さ
れ、この拡散層とｐウェル層との間の耐圧は、デバイス
内部のドレイン領域とｐウェル層との間の耐圧よりも低
くなるように設定していることに特徴がある。このよう
にして、サージ電流をｎ-型の拡散層を介して基板側に
逃し、破壊耐量の向上を図っている。
【００３４】図２は、本発明の第２の実施形態に係る高
耐圧横形ＭＯＳＦＥＴの断面図を示している。図２にお
いて、上記第１の実施形態と共通する部分には共通する
参照符号を付す。
耐圧横形ＭＯＳＦＥＴの断面図を示している。図２にお
いて、上記第１の実施形態と共通する部分には共通する
参照符号を付す。
【００３５】図２に示すように、ｐ型の半導体基板１１
にｎ型の埋め込み層１２が形成され、この埋め込み層１
２上にｎ型のエピタキシャル層１３がエピタキシャル成
長により形成されている。このエピタキシャル層１３の
表面にｐ型のウェル層１４が選択的に形成され、このウ
ェル層１４の表面に低濃度のｎ-型のドレイン領域１５
が選択的に形成されている。このドレイン領域１５と離
間して、ウェル層１４の表面に高濃度のｎ+型のソース
領域１６が選択的に形成されている。ドレイン領域１５
とソース領域１６との間の半導体基板１１上、即ちチャ
ネル１７上には、半導体基板１１と絶縁してゲート電極
１８が形成されている。
にｎ型の埋め込み層１２が形成され、この埋め込み層１
２上にｎ型のエピタキシャル層１３がエピタキシャル成
長により形成されている。このエピタキシャル層１３の
表面にｐ型のウェル層１４が選択的に形成され、このウ
ェル層１４の表面に低濃度のｎ-型のドレイン領域１５
が選択的に形成されている。このドレイン領域１５と離
間して、ウェル層１４の表面に高濃度のｎ+型のソース
領域１６が選択的に形成されている。ドレイン領域１５
とソース領域１６との間の半導体基板１１上、即ちチャ
ネル１７上には、半導体基板１１と絶縁してゲート電極
１８が形成されている。
【００３６】また、ドレイン領域１５内には、ドレイン
領域１５よりも高濃度のｎ+型のドレインコンタクト領
域２０が形成されている。ドレインコンタクト領域２０
とチャネル１７との間の半導体基板１１にはフィールド
絶縁膜２１が形成されている。また、ウェル層１４の表
面において、ソース領域１６と隣接してソースコンタク
ト領域２２が形成されている。
領域１５よりも高濃度のｎ+型のドレインコンタクト領
域２０が形成されている。ドレインコンタクト領域２０
とチャネル１７との間の半導体基板１１にはフィールド
絶縁膜２１が形成されている。また、ウェル層１４の表
面において、ソース領域１６と隣接してソースコンタク
ト領域２２が形成されている。
【００３７】また、ウェル層１４と離間して、ｎ型の分
離拡散層２３がウェル層１４を囲んで形成され、この分
離拡散層２３は埋め込み層１２の端部に達するように設
けられている。分離拡散層２３の表面には、この分離拡
散層２３よりも高濃度のｎ+型のドレインコンタクト領
域２４が形成されている。
離拡散層２３がウェル層１４を囲んで形成され、この分
離拡散層２３は埋め込み層１２の端部に達するように設
けられている。分離拡散層２３の表面には、この分離拡
散層２３よりも高濃度のｎ+型のドレインコンタクト領
域２４が形成されている。
【００３８】フィールド絶縁膜２１及び各半導体領域が
形成された半導体基板１１上には、層間絶縁膜２５が形
成されている。この層間絶縁膜２５は、ドレインコンタ
クト領域２０、２４の表面を露出するコンタクト孔２６
と、ソース領域１６及びソースコンタクト領域２２の表
面を露出するコンタクト孔２７とを有する。
形成された半導体基板１１上には、層間絶縁膜２５が形
成されている。この層間絶縁膜２５は、ドレインコンタ
クト領域２０、２４の表面を露出するコンタクト孔２６
と、ソース領域１６及びソースコンタクト領域２２の表
面を露出するコンタクト孔２７とを有する。
【００３９】層間絶縁膜２５上には、コンタクト孔２６
を介してドレインコンタクト領域２０、２４に接する第
１、第２のドレイン電極２８、２９と、コンタクト孔２
７を介してソース領域１６及びソースコンタクト領域２
２に接するソース電極３０とが形成されている。第１の
ドレイン電極２８はドレインコンタクト領域２０を介し
てドレイン領域１５に電気的に接続され、ソース電極３
０はソースコンタクト領域２２を介してウェル層１４に
も電気的に接続されている。また、第２のドレイン電極
２９はドレインコンタクト領域２４、分離拡散層２３、
及び埋め込み層１２を介して他の第２のドレイン電極２
９と電気的に接続されている。さらに、第２のドレイン
電極２９は図示せぬ配線により第１のドレイン電極２８
と電気的に接続されている。これにより、第１、第２の
ドレイン電極２８、２９は同電位にされている。
を介してドレインコンタクト領域２０、２４に接する第
１、第２のドレイン電極２８、２９と、コンタクト孔２
７を介してソース領域１６及びソースコンタクト領域２
２に接するソース電極３０とが形成されている。第１の
ドレイン電極２８はドレインコンタクト領域２０を介し
てドレイン領域１５に電気的に接続され、ソース電極３
０はソースコンタクト領域２２を介してウェル層１４に
も電気的に接続されている。また、第２のドレイン電極
２９はドレインコンタクト領域２４、分離拡散層２３、
及び埋め込み層１２を介して他の第２のドレイン電極２
９と電気的に接続されている。さらに、第２のドレイン
電極２９は図示せぬ配線により第１のドレイン電極２８
と電気的に接続されている。これにより、第１、第２の
ドレイン電極２８、２９は同電位にされている。
【００４０】また、分離拡散層２３と離間してｐ型のウ
ェル層３１が形成され、このウェル層３１と半導体基板
１１とを接続するｐ型の埋め込み層３２が形成されてい
る。また、ウェル層３１上にこのウェル層３１よりも高
濃度のｐ+型のグランドコンタクト領域３３が形成さ
れ、層間絶縁膜２５内のコンタクト孔３４を介してグラ
ンドコンタクト領域３３に接するグランド電極３５が形
成されている。
ェル層３１が形成され、このウェル層３１と半導体基板
１１とを接続するｐ型の埋め込み層３２が形成されてい
る。また、ウェル層３１上にこのウェル層３１よりも高
濃度のｐ+型のグランドコンタクト領域３３が形成さ
れ、層間絶縁膜２５内のコンタクト孔３４を介してグラ
ンドコンタクト領域３３に接するグランド電極３５が形
成されている。
【００４１】さらに、分離拡散層２３とウェル層３１と
の間のエピタキシャル層１３の表面に、分離拡散層２３
とウェル層３１とに接して延在するｎ-型の拡散層４１
が形成されている。ここで、拡散層４１とウェル層３１
との間の耐圧は、デバイス内部のドレイン領域１５とウ
ェル層１４との間の耐圧よりも低くなるように設定して
いる。
の間のエピタキシャル層１３の表面に、分離拡散層２３
とウェル層３１とに接して延在するｎ-型の拡散層４１
が形成されている。ここで、拡散層４１とウェル層３１
との間の耐圧は、デバイス内部のドレイン領域１５とウ
ェル層１４との間の耐圧よりも低くなるように設定して
いる。
【００４２】上記第２の実施形態によれば、半導体基板
１１と同電位であるｐ+型拡散層３１、３２、３３と分
離拡散層２３との間のエピタキシャル層１３の表面に、
分離拡散層２３とウェル層３１とに接して延在するｎ-
型の拡散層４１が形成されている。さらに、この拡散層
４１とウェル層３１との間の耐圧は、デバイス内部のド
レイン領域１５とウェル層１４との間の耐圧よりも低く
なるように設定している。
１１と同電位であるｐ+型拡散層３１、３２、３３と分
離拡散層２３との間のエピタキシャル層１３の表面に、
分離拡散層２３とウェル層３１とに接して延在するｎ-
型の拡散層４１が形成されている。さらに、この拡散層
４１とウェル層３１との間の耐圧は、デバイス内部のド
レイン領域１５とウェル層１４との間の耐圧よりも低く
なるように設定している。
【００４３】このため、ドレイン電極２８を介してサー
ジが印加されたとき、サージ電流を深さの浅いドレイン
部のＰＮジャンクション側に逃がさずに、耐圧の低いｎ
-型の拡散層４１を介してグランド電極３５（基板１
１）側に逃がすことができる。従って、ＥＳＤによるデ
バイスの破壊を防ぎ、サージによる耐量を向上すること
ができる。
ジが印加されたとき、サージ電流を深さの浅いドレイン
部のＰＮジャンクション側に逃がさずに、耐圧の低いｎ
-型の拡散層４１を介してグランド電極３５（基板１
１）側に逃がすことができる。従って、ＥＳＤによるデ
バイスの破壊を防ぎ、サージによる耐量を向上すること
ができる。
【００４４】尚、上記第２の実施形態において、図３に
示すように、ｎ-型の拡散層４１’は、分離拡散層２３
に接していれば、ウェル層３１とは所定間隔離間して形
成されていてもよい。この場合も、上記第２の実施形態
における効果と同様の効果を得ることができる。
示すように、ｎ-型の拡散層４１’は、分離拡散層２３
に接していれば、ウェル層３１とは所定間隔離間して形
成されていてもよい。この場合も、上記第２の実施形態
における効果と同様の効果を得ることができる。
【００４５】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００４６】
【発明の効果】以上説明したように本発明によれば、破
壊耐量を向上することが可能な半導体装置を提供でき
る。
壊耐量を向上することが可能な半導体装置を提供でき
る。
【図１】本発明の第１の実施形態に係わる半導体装置を
示す断面図。
示す断面図。
【図２】本発明の第２の実施形態に係わる半導体装置を
示す断面図。
示す断面図。
【図３】本発明の第２の実施形態に係わる他の半導体装
置を示す断面図。
置を示す断面図。
【図４】従来技術による半導体装置を示す断面図。
１１…ｐ型半導体基板、 １２…ｎ型埋め込み層、 １３…ｎ型エピタキシャル層、 １４、３１…ｐ型ウェル層、 １５…ｎ-型ドレイン領域、 １６…ｎ+型ソース領域、 １７…チャネル、 １８…ゲート電極、 １９…ｎ型ディープ拡散層、 ２０、２４…ｎ+型ドレインコンタクト領域、 ２１…フィールド絶縁膜、 ２２…ｐ+型ソースコンタクト領域、 ２３…ｎ型分離拡散層、 ２５…層間絶縁膜、 ２６、２７、３４…コンタクト孔、 ２８、２９…ドレイン電極、 ３０…ソース電極、 ３２…ｐ型埋め込み層、 ３３…グランドコンタクト領域、 ３５…グランド電極、 ４１、４１’…ｎ-型拡散層。
フロントページの続き (72)発明者 古川 博和 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 藤川 東馬 愛知県豊田市トヨタ町１番地 トヨタ自動 車株式会社内 (72)発明者 喜多 靖 愛知県豊田市トヨタ町１番地 トヨタ自動 車株式会社内 (72)発明者 西島 敏文 愛知県豊田市トヨタ町１番地 トヨタ自動 車株式会社内 Ｆターム(参考） 5F040 DA20 DA23 DA24 DB04 DC01 ED09 EF01 EF06 EF07 EF18 EM01 FC05
Claims (4)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の埋め込み層
と、 前記埋め込み層上に形成された第２導電型のエピタキシ
ャル層と、 前記エピタキシャル層の表面に形成された第１導電型の
ウェル層と、 前記ウェル層の表面に選択的に形成された第２導電型の
ドレイン領域と、 前記ウェル層の表面に、前記ドレイン領域と離間して選
択的に形成された第２導電型のソース領域と、 前記ドレイン領域内に前記ドレイン領域の下面よりも深
く形成され、前記埋め込み層に接する第２導電型のディ
ープ拡散層と、 前記ドレイン領域と前記ソース領域との間の前記半導体
基板上に、この半導体基板と絶縁して形成されたゲート
電極と、 前記ディープ拡散層上に形成され、前記ドレイン領域に
電気的に接続する第１のドレイン電極と、 前記ソース領域に電気的に接続するソース電極と、 前記ウェル層と離間して前記ウェル層を囲んで形成さ
れ、前記埋め込み層に接する第２導電型の分離拡散層
と、 前記分離拡散層上に形成され、前記第１のドレイン電極
と電気的に接続する第２のドレイン電極とを具備するこ
とを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の第１の埋め込
み層と、 前記第１の埋め込み層上に形成された第２導電型のエピ
タキシャル層と、 前記エピタキシャル層の表面に形成された第１導電型の
第１のウェル層と、 前記第１のウェル層の表面に選択的に形成された第２導
電型のドレイン領域と、 前記第１のウェル層の表面に、前記ドレイン領域と離間
して選択的に形成された第２導電型のソース領域と、 前記ドレイン領域と前記ソース領域との間の前記半導体
基板上に、この半導体基板と絶縁して形成されたゲート
電極と、 前記ドレイン領域に電気的に接続する第１のドレイン電
極と、 前記ソース領域に電気的に接続するソース電極と、 前記第１のウェル層と離間して前記第１のウェル層を囲
んで形成され、前記第１の埋め込み層に接する第２導電
型の分離拡散層と、 前記分離拡散層上に形成され、前記第１のドレイン電極
と電気的に接続する第２のドレイン電極と、 前記分離拡散層と離間して形成された第１導電型の第２
のウェル層と、 前記第２のウェル層と前記半導体基板とを接続する第１
導電型の第２の埋め込み層と、 前記第２のウェル層上に形成されたグランド電極と、 前記分離拡散層と前記第２のウェル層との間に、前記分
離拡散層と接して形成された第２導電型の拡散層とを具
備することを特徴とする半導体装置。 - 【請求項３】 前記拡散層は、前記第２のウェル層に接
するまで延在していることを特徴とする請求項２記載の
半導体装置。 - 【請求項４】 前記拡散層と前記第２のウェル層との間
の耐圧は、前記ドレイン領域と第１のウェル層との間の
耐圧よりも低いことを特徴とする請求項２又は３記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000205079A JP3875460B2 (ja) | 2000-07-06 | 2000-07-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000205079A JP3875460B2 (ja) | 2000-07-06 | 2000-07-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026315A true JP2002026315A (ja) | 2002-01-25 |
| JP3875460B2 JP3875460B2 (ja) | 2007-01-31 |
Family
ID=18702228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000205079A Expired - Lifetime JP3875460B2 (ja) | 2000-07-06 | 2000-07-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3875460B2 (ja) |
Cited By (10)
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| JP2007088334A (ja) * | 2005-09-26 | 2007-04-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2009152371A (ja) * | 2007-12-20 | 2009-07-09 | Sharp Corp | 半導体装置及びその製造方法 |
| KR100920001B1 (ko) | 2002-12-26 | 2009-10-05 | 매그나칩 반도체 유한회사 | 파워 ｍｏｓ 트랜지스터 |
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| WO2013084451A1 (ja) * | 2011-12-09 | 2013-06-13 | セイコーエプソン株式会社 | 半導体装置 |
| JP2014013909A (ja) * | 2002-09-29 | 2014-01-23 | Advanced Analogic Technologies Inc | モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術 |
| EP3144974A1 (en) * | 2015-09-18 | 2017-03-22 | Ampleon Netherlands B.V. | Semiconductor device and method of making a semiconductor device |
-
2000
- 2000-07-06 JP JP2000205079A patent/JP3875460B2/ja not_active Expired - Lifetime
Cited By (17)
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| JP2011054983A (ja) * | 2010-10-26 | 2011-03-17 | Toshiba Corp | 半導体装置 |
| JP2013122945A (ja) * | 2011-12-09 | 2013-06-20 | Seiko Epson Corp | 半導体装置 |
| WO2013084451A1 (ja) * | 2011-12-09 | 2013-06-13 | セイコーエプソン株式会社 | 半導体装置 |
| US9312329B2 (en) | 2011-12-09 | 2016-04-12 | Seiko Epson Corporation | Semiconductor device |
| US9859359B2 (en) | 2011-12-09 | 2018-01-02 | Seiko Epson Corporation | Semiconductor device |
| EP3144974A1 (en) * | 2015-09-18 | 2017-03-22 | Ampleon Netherlands B.V. | Semiconductor device and method of making a semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP3875460B2 (ja) | 2007-01-31 |
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