JP5592498B2 - 選択的ドープｊｆｅｔ領域を有するパワー半導体デバイス及びそのようなデバイスを形成する関連方法 - Google Patents

選択的ドープｊｆｅｔ領域を有するパワー半導体デバイス及びそのようなデバイスを形成する関連方法 Download PDF

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Description

本発明は、半導体デバイス、より具体的には、ＪＦＥＴ領域を有する半導体デバイスに関する。
電力金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、高電力用途でのスイッチングデバイスとして使用することができる公知の種類の半導体トランジスタである。電力ＭＯＳＦＥＴは、デバイスのゲート電極にゲートバイアス電圧を印加することにより、オン又はオフにすることができる。ＭＯＳＦＥＴがオンにされている時（すなわち、ＭＯＳＦＥＴがその「オン状態」にある時）、ＭＯＳＦＥＴのチャンネルを通って電流が伝導する。ゲート電極からバイアス電圧が解除された時（又は閾値よりも低下した時）、チャンネルを通過する電流の伝導が停止する。一例として、ｎ型ＭＯＳＦＥＴは、デバイスのｐ型チャンネル領域に導電性ｎ型反転層を生成するのに十分なゲートバイアス電圧が印加された時にオンになる。このｎ型反転層は、ＭＯＳＦＥＴのｎ型ソース及びドレイン領域を電気的に接続し、それによってそれらの間の多数キャリア伝導を可能にする。
電力ＭＯＳＦＥＴのゲート電極は、薄い酸化物ゲート絶縁層によってチャンネル領域から分離されている。ＭＯＳＦＥＴのゲートがチャンネル領域から絶縁されているので、ＭＯＳＦＥＴをそのオン状態に維持し又はＭＯＳＦＥＴをそのオン状態とそのオフ状態の間でスイッチングするのに要する電流は最小である。ゲートは、チャンネル領域を有するコンデンサを形成するので、ゲート電流はスイッチングの間小さく保たれる。すなわち、最少の充電電流及び放電電流のみがスイッチングの間に必要とされ、より複雑でないゲート駆動回路が可能になる。更に、ＭＯＳＦＥＴは、電流電導が多数キャリア輸送だけによって生じるモノポーラデバイスであるので、ＭＯＳＦＥＴは、非常に高速のスイッチング速度を示すことができる。しかし、電力ＭＯＳＦＥＴのドリフト領域は、比較的高いオン抵抗を示す場合があり、これは、少数キャリア注入のないことに起因する。この高い抵抗は、電力ＭＯＳＦＥＴで達成可能な順方向電流密度を制限する可能性がある。加えて、ＭＯＳＦＥＴのゲート絶縁層は、ＭＯＳＦＥＴの使用に伴って時間と共に劣化する場合がある。
バイポーラ接合トランジスタ（ＢＪＴ）は、高電力用途でのスイッチングデバイスとして使用することができる別の種類の公知の半導体トランジスタである。当業者に公知のように、ＢＪＴは、半導体材料内に互いに近接して形成された２つのｐ−ｎ接合を含む。作動中、電荷キャリアは、ｐ−ｎ接合の１つに隣接する半導体材料の第１の領域（エミッタと呼ばれる）に入る。大部分の電荷キャリアは、他のｐ−ｎ接合に隣接する半導体の第２の領域（コレクターと呼ばれる）からデバイスを出る。コレクター及びエミッタは、同じ導電型を有する半導体の領域に形成される。ベースと呼ばれる半導体材料の第３の比較的薄い領域は、コレクターとエミッタの間に位置決めされ、かつコレクター及びエミッタの導電型と逆の導電型を有する。すなわち、コレクターがベースに接触する所及びベースがエミッタに接触する所にＢＪＴの２つのｐ−ｎ接合が形成される。ＢＪＴのベースを通じて弱い電流を流すことにより、相応に大きい電流がエミッタからコレクターに流れる。
ＢＪＴは、ＢＪＴがトランジスタのベースを通じて電流を流すことによって「オン」になる（すなわち、電流がエミッタからコレクターに流れるようにバイアスをかけられる）という点で電流制御式デバイスである。例えば、ＮＰＮ ＢＪＴ（すなわち、ｎ型コレクター及びエミッタ領域とｐ型ベース領域とを有するＢＪＴ）においては、トランジスタは、典型的には、ベース−エミッタｐ−ｎ接合に順方向バイアスを掛けるようにベースに正電圧を印加することによってオンにされる。デバイスにこのようにバイアスを掛けると、正孔がトランジスタのベースに流入し、そこで正孔はエミッタに注入される。ベースがｐ型領域であり、かつそのような領域では正孔が「通常の」電荷キャリアであるので、正孔は、「多数キャリア」と呼ばれる。同時に、電子がエミッタからベースに注入され、そこで電子は、コレクターの方向に拡散する。ｐ型ベース領域では、電子は通常の電荷キャリアではないので、これらの電子は「少数キャリア」と呼ばれる。エミッタ−コレクター電流は、電子及び正孔電流の両方を含むので、このデバイスは、「バイポーラ」デバイスと呼ばれる。
ＢＪＴは、デバイスをそのオン状態に維持するために比較的大きいベース電流を必要とする場合がある。従って、高電力ＢＪＴによって要求される可能性がある比較的大きいベース電流を供給するために、比較的複雑な外部駆動回路が必要になる場合がある。更に、ＢＪＴのスイッチング速度は、電流電導のバイポーラ特性のために電力ＭＯＳＦＥＴのスイッチング速度よりも大幅に遅い場合がある。
ＭＯＳ制御式電流フローとのバイポーラ電流電導の組合せを具現化するデバイスも公知である。こうしたデバイスの一例は、「絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）」であり、これは、電力ＭＯＳＦＥＴの高インピーダンスゲートを電力ＢＪＴの小さいオン状態伝導損失と組み合わせたデバイスである。ＩＧＢＴは、例えば、入力での高電圧ｎチャンネルＭＯＳＦＥＴと出力でのＢＪＴとのダーリントン対として実施することができる。ＢＪＴのベース電流は、ＭＯＳＦＥＴのチャンネルを通じて供給され、それによって簡略化した外部駆動回路が可能になる。ＩＧＢＴは、ＢＪＴの高温高電流密度スイッチング特性をＭＯＳＦＥＴの最少駆動要件と組み合わせることができる。
大部分のパワー半導体デバイスは、シリコン（Ｓｉ）で形成されるが、様々な他の半導体材料も使用されている。シリコンカーバイド（ＳｉＣ）は、これらの代替材料の１つである。ＳｉＣは、例えば、広バンドギャップ、高い電界破壊強度、高い熱伝導度、高い電子移動度、高融点、及び高い飽和電子ドリフト速度を含む潜在的に有利な半導体特性を有する。すなわち、例えば、シリコンのような他の半導体材料に形成されたデバイスに対して、ＳｉＣに形成された電子デバイスは、より高温、高電力密度、より高速、より高い電力レベルでの及び／又は高放射密度の下での作動機能を有する場合がある。
本発明の実施形態により、第１の導電型を有する広バンドギャップドリフト層を含む半導体スイッチングデバイスを提供する。これらのデバイスは、広バンドギャップドリフト層上の第２の導電型を有する第１及び第２の広バンドギャップウェル領域を更に含む。第１の導電型を有する第１及び第２の広バンドギャップソース／ドレイン領域は、第１及び第２の広バンドギャップウェル領域上にそれぞれ設けられる。第１の導電型を有する広バンドギャップＪＦＥＴ領域は、第１及び第２のウェル領域の間に設けられる。ＪＦＥＴ領域の第１の局所ＪＦＥＴ領域が、第１のウェル領域の側面に隣接して設けられ、ＪＦＥＴ領域の第２の局所ＪＦＥＴ領域が、第２のウェル領域の側面に隣接して設けられる。第１及び第２の局所ＪＦＥＴ領域の各々は、第１及び第２の局所ＪＦＥＴ領域の間に在るＪＦＥＴ領域の中心部分のドーピング濃度よりも大きいドーピング濃度を各々有する。一部の実施形態では、第１及び第２の局所ＪＦＥＴ領域の各々のピークドーピング濃度は、ＪＦＥＴ領域の中心部分でのドーピング濃度を少なくとも３倍超える場合がある。
一部の実施形態では、第１及び第２の局所ＪＦＥＴ領域は、それぞれ第１及び第２の広バンドギャップウェル領域の真下に少なくとも部分的に延びることができる。更に、デバイスはまた、広バンドギャップＪＦＥＴ領域及び第１及び第２の広バンドギャップウェル領域上にゲート絶縁層を含むことができる。ゲート電極をゲート絶縁層上に設けることができる。一部の実施形態では、第１の局所ＪＦＥＴ領域は、第１の広バンドギャップソース／ドレイン領域の真下に少なくとも部分的に延びることができ、第２の局所ＪＦＥＴ領域は、第２の広バンドギャップソース／ドレイン領域の真下に少なくとも部分的に延びることができる。
一部の実施形態では、半導体スイッチングデバイスは、シリコンカーバイドＭＯＳＦＥＴとすることができる。スイッチングデバイスがシリコンカーバイドＭＯＳＦＥＴである一部の実施形態では、広バンドギャップドリフト層は、ｎ型シリコンカーバイドドリフト層とすることができ、第１及び第２の広バンドギャップウェル領域は、第１及び第２のｐ型シリコンカーバイドｐウェルとすることができ、第１及び第２の広バンドギャップソース／ドレイン領域は、第１及び第２のｎ型シリコンカーバイドソース／ドレイン領域とすることができ、広バンドギャップＪＦＥＴ領域は、ｎ型シリコンカーバイドＪＦＥＴ領域とすることができる。
他の実施形態では、半導体スイッチングデバイスは、シリコンカーバイド絶縁ゲートバイポーラ接合トランジスタ（ＩＧＢＴ）とすることができる。スイッチングデバイスがシリコンカーバイドＩＧＢＴである一部の実施形態では、デバイスは、ｎ型シリコンカーバイド基板と、それぞれ第１及び第２の広バンドギャップウェル領域に形成された第１及び第２のｎ＋シリコンカーバイドエミッタ領域とを含むことができる。そのような実施形態では、広バンドギャップドリフト層は、ｐ型シリコンカーバイドドリフト層とすることができ、第１及び第２の広バンドギャップウェル領域は、第１及び第２のｎ型シリコンカーバイドｎウェルとすることができ、第１及び第２の広バンドギャップソース／ドレイン領域は、第１及び第２のｐ型シリコンカーバイドソース／ドレイン領域とすることができ、広バンドギャップＪＦＥＴ領域は、ｐ型シリコンカーバイドＪＦＥＴ領域とすることができる。
本発明の更に別の実施形態により、第２の導電型を有する広バンドギャップ基板上の第１の導電型を有する広バンドギャップドリフト層を含むＩＧＢＴを提供する。第２の導電型を有する第１及び第２の広バンドギャップウェル領域が、広バンドギャップドリフト層上に設けられる。第１の導電型を有する第１及び第２の広バンドギャップソース／ドレイン領域が、それぞれ第１及び第２の広バンドギャップウェル領域上に設けられる。第２の導電型を有する第１及び第２の広バンドギャップコレクター領域が、それぞれ第１及び第２の広バンドギャップウェル領域上に設けられる。第１の導電型を有する広バンドギャップＪＦＥＴ領域が、第１及び第２のウェル領域の間に設けられる。このＪＦＥＴ領域は、第１及び第２のウェル領域のそれぞれの側面に隣接する第１及び第２の局所ＪＦＥＴ領域を含む。これらの局所ＪＦＥＴ領域は、ＪＦＥＴ領域の第１及び第２の局所ＪＦＥＴ領域の間に在るＪＦＥＴ領域の中心部分のドーピング濃度よりも大きいドーピング濃度を有する。
一部の実施形態では、第１及び第２の局所ＪＦＥＴ領域は、それぞれ第１及び第２の広バンドギャップウェル領域の真下に少なくとも部分的に延びている。これらのＩＧＢＴはまた、ＪＦＥＴ領域及び第１及び第２の広バンドギャップウェル領域上のゲート絶縁層と、ゲート絶縁層上のゲート電極とを含むことができる。第１及び第２の局所ＪＦＥＴ領域はまた、それぞれ第１及び第２の広バンドギャップソース／ドレイン領域の真下に少なくとも部分的に延びている。
本発明の更に別の実施形態により、第１の導電型を有する第１の広バンドギャップ層が形成された電力電界効果トランジスタを形成する方法を提供する。第１の広バンドギャップ層の上面上にマスク層が形成され、マスク層は、そこに第１及び第２の開口部を有する。第１及び第２の高ドープソース／ドレイン領域が、マスク層内の第１及び第２の開口部を通って第１の広バンドギャップ層の上側部分に形成される。次に、マスク層の一部分を除去することができる。第２の導電型を有する第１及び第２の広バンドギャップウェル領域が、第１及び第２の高ドープソース／ドレイン領域がそれぞれ第１及び第２の広バンドギャップウェル領域内部に在るように、それぞれ第１及び第２の広バンドギャップ層に形成される。第１の導電型を有する第１及び第２の局所ＪＦＥＴ領域が、それぞれ第１及び第２の広バンドギャップウェル領域の側縁に隣接して形成される。第１及び第２の局所ＪＦＥＴ領域は、第１の導電型を有する広バンドギャップＪＦＥＴ領域によって分離され、第１及び第２の局所ＪＦＥＴ領域の各々は、それらの間の広バンドギャップＪＦＥＴ領域のドーピング濃度よりも大きいドーピング濃度を有する。
一部の実施形態では、第１の広バンドギャップ層は、広バンドギャップドリフト層を含む。他の実施形態では、第１の広バンドギャップ層は、広バンドギャップドリフト層上に形成された広バンドギャップ電流波及層を含む。第１の広バンドギャップウェル領域は、第１の広バンドギャップウェル領域を形成するが第１の広バンドギャップウェル領域内に在る第１の高ドープソース／ドレイン領域のドーピング濃度を実質的に変化させるのには不十分な濃度で第２の導電型のイオンを広バンドギャップドリフト層内に注入することにより、第１の高ドープソース／ドレイン領域が第１の広バンドギャップウェル領域内部に在るように、広バンドギャップドリフト層に第２の導電型を有して形成することができる。第１及び第２の局所ＪＦＥＴ領域は、第１及び第２の局所ＪＦＥＴ領域がＪＦＥＴ領域の残りが有するよりも高いドーピング濃度を有するように、第１及び第２の広バンドギャップウェル領域の形成の後に第１及び第２の広バンドギャップウェル領域と第１及び第２の高ドープソース／ドレイン領域とを含む基板の露出区域に第１の導電型のドーパントを注入することによって形成される。更に、第１及び第２の局所ＪＦＥＴ領域は、第１及び第２の広バンドギャップウェル領域よりも広バンドギャップドリフト層の底面により接近して延びることができる。
従来型の電力ＭＯＳＦＥＴの概略断面図である。 本発明の実施形態による電力ＭＯＳＦＥＴの概略断面図である。 本発明の更に別の実施形態による電力ＭＯＳＦＥＴの概略断面図である。 本発明の２つの異なる実施形態によるＭＯＳＦＥＴと比較した従来型電力ＭＯＳＦＥＴの模擬出力特性を示すグラフである。 図４のグラフを作成するのに使用した従来型電力ＭＯＳＦＥＴと本発明の２つの異なる実施形態による電力ＭＯＳＦＥＴとに関するＪＦＥＴ領域内の模擬電流分布を示すグラフである。 図４のグラフを作成するのに使用した従来型電力ＭＯＳＦＥＴと本発明の２つの異なる実施形態による電力ＭＯＳＦＥＴとに関する模擬逆電流−電圧特性を示すグラフである。 従来型電力ＭＯＳＦＥＴに対する模擬電界強度（１２００ボルトの基板電圧での）を示す断面図である。 本発明の実施形態による電力ＭＯＳＦＥＴに対する模擬電界強度（１２００ボルトの基板電圧での）を示す断面図である。 図７Ａの線７Ｃ―７Ｃ及び図７Ｂの線７Ｃ―７Ｃに沿って得られた模擬電界の値を示すグラフである。 本発明のある一定の実施形態による電力ＩＧＢＴの回路図である。 本発明のある一定の実施形態による電力ＩＧＢＴの概略断面図である。 本発明のある一定の実施形態による局所ＪＦＥＴ領域を含むＭＯＳＦＥＴを形成する方法を示す概略断面図である。 本発明のある一定の実施形態による局所ＪＦＥＴ領域を含むＭＯＳＦＥＴを形成する方法を示す概略断面図である。 本発明のある一定の実施形態による局所ＪＦＥＴ領域を含むＭＯＳＦＥＴを形成する方法を示す概略断面図である。 本発明のある一定の実施形態による局所ＪＦＥＴ領域を含むＭＯＳＦＥＴを形成する方法を示す概略断面図である。 本発明のある一定の実施形態による局所ＪＦＥＴ領域を含むＭＯＳＦＥＴを形成する方法を示す概略断面図である。 本発明のある一定の実施形態による局所ＪＦＥＴ領域を含むＭＯＳＦＥＴを形成する方法を示す概略断面図である。
以下、本発明の実施形態を示す添付図面を参照して本発明の実施形態に対してより完全に説明する。しかし、本発明は、多くの異なる形で具現化することができ、本明細書で説明する実施形態に制限されると解釈すべきではない。むしろ、これらの実施形態は、本発明の開示を徹底的かつ完全なものとし、本発明の範囲を当業者に完全に伝えるように提供するものである。図面では、層及び領域のサイズ及び相対サイズが明確化のため誇張されていることがある。要素又は層が、別の要素又は層「上」に存在し、「接続」し、又は「結合」していると呼ぶ場合、この要素又は層は、直接に他の要素又は層上に存在し、それに接続され、又は結合している場合もあり、又は介在する要素又は層が存在する場合もあることが理解されるであろう。対照的に、ある要素が、別の要素又は層「上に直接」存在し、「直接に接続」し、又は「直接に結合」していると呼ぶ場合には、介在する要素又は層は存在しない。本明細書で使用する時に、用語「及び／又は」は、関連する記載項目の１つ又はそれよりも多くのいずれか又は全ての組合せを含む。全体を通じ、同じ番号は類似の要素を示している。
本明細書では、様々な領域、層、及び／又は要素を説明するために「第１の」及び「第２の」の用語を使用するが、これらの領域、層、及び／又は要素をこれらの用語によって制限すべきではないことは理解されるであろう。これらの用語は、１つの領域、層、又は要素を別の領域、層、又は要素と区別するために使用するに過ぎない。従って、本発明の範囲から逸脱することなく、以下に説明される第１の領域、層、又は要素を第２の領域、層、又は要素と呼ぶことができ、同様に第２の領域、層、又は要素を第１の領域、層又は要素と呼ぶことができる。
「下側」又は「底部」、並びに「上側」又は「上部」のような相対語を図示の１つの要素の別の要素に対する関係を説明するために本明細書で使用することがある。これらの用語は、図に示す方向に加えて、デバイスの異なる方向を含むことを意図したものであることは理解されるであろう。例えば、図面内のデバイスが反転されると、他の要素の「下側」にあると示された要素は、その時にその他の要素の「上側」に向けられるであろう。例示的な用語「下側」は、従って、図の特定の方向に基づく「下側」及び「上側」の両方の方向を包含することができる。同様に、図の１つでデバイスが反転されると、他の要素の「下側」又は「真下」として示される要素は、その時にその他の要素の「上方」に向けられるであろう。例示的な用語「下」又は「真下」は、従って、上方及び下方の向きの両方を包含することができる。
本明細書で使用する専門用語は、特定的な実施形態を説明するためのものにすぎず、本発明を制限するように想定されているものではない。本明細書で使用する「ａ」、「ａｎ」、及び「ｔｈｅ」は、その関連で別様に明確に示していない限り、複数形も含むことが意図される。「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｅｓ」、及び／又は「ｉｎｃｌｕｄｉｎｇ」のような用語は、本明細書で使用する場合、記述される特徴、要素、及び／又は構成要素の存在を示すが、１つ又はそれよりも多くの他の特徴、要素、構成要素、及び／又はこれらの群の存在又は追加を除外するものではないことは更に理解されるであろう。
本発明の実施形態は、概略図である断面図に関連して本明細書に説明する。従って、例えば、製造の技術及び／又は許容範囲の結果としてのこの概略図の形状からの変動が考えられる。従って、本発明の実施形態は、本明細書に示す領域の特定の形状に制限されると解釈すべきではなく、例えば、製造に起因する形状での偏差を含むことになる。例えば、矩形として図示又は説明する領域は、標準的な製造許容範囲による丸い又は湾曲した特徴部を典型的に有することになる。従って、図に示す領域は、事実上概略的であり、それらの形状は、デバイスの領域の正確な形状を示すことを意図せず、かつ本発明の範囲を制限することを意図しない。
特に定めない限り、本明細書で使用する全ての用語（技術用語及び科学用語を含む）は、本発明が属する技術の当業者が一般的に理解している意味と同じ意味を有する。本明細書で使用する用語は、本明細書及び当業技術との関連における意味に従う意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的な又は過度に形式的な意味で解釈されるものではないことは更に理解されるであろう。
本明細書で使用される場合、ソース領域及びドレイン領域は、ソース領域又はドレイン領域のいずれかを意味するのに使用される用語である「ソース／ドレイン領域」と一般的に呼ぶことができる。
本明細書に開示する実施形態は、組み合わせることができることは理解されるであろう。従って、第１の実施形態に関連して図示され及び／又は説明される特徴は、第２の実施形態が同様に含むことができ、逆も同様である。
電力ＭＯＳＦＥＴ及びＩＧＢＴは、５０００ボルト又はそれよりも高い電圧遮断のような高い電圧遮断を必要とする用途に今日用いられている。例として、少なくとも１０ｋＶの電圧を遮断することになる１０Ａ／ｃｍ2の電流密度の定格とされたＳｉＣ ＭＯＳＦＥＴが市販されている。こうした電力シリコンカーバイドＭＯＳＦＥＴを形成するために、複数の「単位セル」が典型的に形成され、各単位セルは、共通のゲート電極と、分離したソース領域と、共通のドレイン領域とを有する２つの隣接するＭＯＳＦＥＴを典型的に含む。高電力用途において、多数のこれらの単位セルが単一の半導体基板上に典型的に設けられ、共通のゲート電極が基板の上面に典型的に形成されて、これは、単位セル全てのためのゲート電極として作用する。半導体基板の反対（底部）側は、デバイスの単位セル全てのための共通のドレイン（又はソース）として作用する。複数のソース（又はドレイン）領域が、ゲート電極の開口部内に挿入される。これらのソース領域はまた電気的に接続され、共通のソースとして作用する。本明細書では、本発明の実施形態は、典型的には、電力ＭＯＳＦＥＴの単一の単位セルを示す断面図に関して説明する。従って、実際の実施は、多数の単位セルを典型的に含むことになることは認められるであろう。しかし、本発明は、こうしたデバイスに制限されず、本明細書の特許請求の範囲は、単一の単位セル又は更に単一のＭＯＳＦＥＴを含むＭＯＳＦＥＴ及び他の電力スイッチングデバイスを網羅することも認められるであろう。更に、本発明の開示は、シリコンカーバイドデバイスに焦点をあてるが、本発明の実施形態は、他の広バンドギャップ半導体を使用して形成されるデバイスにも適用することができることは認められるであろう。本明細書において、用語「広バンドギャップ」とは、少なくとも１．４ｅＶのバンドギャップを有する半導体を意味する。
図１は、２つの個々のＭＯＳＦＥＴトランジスタを含む従来型電力ＭＯＳＦＥＴ１００の単位セルの概略断面図である。図１に示すように、ＭＯＳＦＥＴ１００は、高ドープ（ｎ+）単結晶ｎ型シリコンカーバイド基板１１０上に実施することができる。低ドープ（ｎ-）シリコンカーバイドドリフト層１２０が、基板１１０上に設けられる。ｎ型シリコンカーバイド電流波及層１４０が、基板１１０上に設けられる。電流波及層１４０は、より低ドープのシリコンカーバイドドリフト層１２０のドーピング濃度よりも大きいドーピング濃度を有する中程度ドープ（ｎ）電流波及層１４０を提供するために、ｎ-シリコンカーバイドドリフト層１２０の形成の後に、例えば、エピタキシャル成長によって形成することができる。電流波及層１４０は、次に、ｎ型電流波及層１４０の上側面に設けられる第１及び第２の間隔を隔てたｐ型シリコンカーバイドウェル１３０、１３５（ｐウェル）の形成のために選択的エッチングを受けることができる。代替的に、ｐウェル１３０、１３５は、イオン注入処理によって形成することができる。ｐウェル１３０、１３５の全て又は一部は、高ドープ（ｐ+）とすることができる。本明細書において、デバイスの隣接するｐウェル（又はｎウェル）の間にある電流波及層１４０の一部分は、デバイスのＪＦＥＴ領域１４２と呼ばれる。第１及び第２の高ドープ（ｎ+）ｎ型シリコンカーバイド領域１５０、１５５が、それぞれの第１及び第２のｐウェル１３０、１３５内に設けられる。電流波及層１４０は、ｐウェル１３０、１３５がドリフト層１２０の上側部分に形成されるように削除することができることも認められるであろう。そのようなデバイスにおいては、ＪＦＥＴ領域１４２は、イオン注入によって典型的に形成され、ドリフト層１２０の残りよりも高いドーピング濃度を有するｐウェル１３０、１３５の間のＪＦＥＴ領域１４２を提供する。
第１及び第２の高ドープ（ｎ+）ｎ型シリコンカーバイド領域１５０、１５５は、ＭＯＳＦＥＴ１００の２つの個々のトランジスタのためのソース領域として作用し、一方、電流波及層１４０は、ＭＯＳＦＥＴ１００のための共通のドレイン領域として作用する。チャンネル領域１３１が、ソース領域１５５とＪＦＥＴ領域１５５の間のｐウェル１３０内に設けられ、チャンネル領域１３６が、ソース領域１５５とＪＦＥＴ領域１４２の間のｐウェル１３５内に設けられる。ゲート絶縁層１７０が、ＪＦＥＴ領域１４２、ｐウェル１３０、１３５の各部分、及びｎ型シリコンカーバイド領域１５０、１５５の各部分上に設けられる。ゲート電極１８０が、ゲート絶縁層１７０上に設けられる。ゲート電極１８０は、例えば、ドープしたポリシリコン又はシリコンカーバイドを含むことができ、絶縁層１７０は、例えば、二酸化珪素を含むことができる。図１に示すように、ゲート絶縁層１７０は、ゲート電極１８０を取り囲むことができる。
ｎ+ソース領域１５０、１５５上のオーミック接点１９０（例えば、金属層）は、共通のソース接点として作用し、ｎ+シリコンカーバイド基板１００の裏面上のオーミック接点１９５は、ＭＯＳＦＥＴ１００のドレイン接点として作用する。
以上の説明から明らかなように、従来型のシリコンカーバイドＭＯＳＦＥＴにおいては、ｐウェル１３０、１３５の間のＪＦＥＴ領域１４２は、下にあるドリフト層１２０よりも高濃度にドープされる。このより高いドーピング濃度は、デバイス１００によってサポートされる電流密度を高める目的でＪＦＥＴ領域１４２の抵抗を低下させるために設けられる。残念ながら、ＪＦＥＴ領域１４２におけるより高いドーピング濃度は、ＭＯＳＦＥＴ１００がそのオフ状態にある時のＭＯＳＦＥＴ１００の電界を強める。この強まった電界は、ゲート絶縁層１７０を損傷させ及び／又は製造収率を低下させる場合がある。ＪＦＥＴ領域１４２における高めたドーピング濃度はまた、例えば、電力ＩＧＢＴのような一部のデバイスの電圧遮断機能を低下させるように作用することがある。
本発明の実施形態により、選択的にドープされたＪＦＥＴ領域を含む電力ＭＯＳＦＥＴ及びＩＧＢＴのような電力スイッチングデバイスを提供する。とりわけ、一部の実施形態では、ＪＦＥＴ領域は、ＪＦＥＴ領域の中心部分よりも高濃度にドープされたウェルに隣接する第１及び第２の周囲部分を含むことができる。本明細書において、ＪＦＥＴ領域のこれらのより高濃度にドープされた周囲部分は、「局所ＪＦＥＴ領域」と呼ぶこともある。一部の実施形態では、局所ＪＦＥＴ領域は、ウェルに隣接するＪＦＥＴ領域の外側部分内にドーパントを注入することによって形成することができ、一方でＪＦＥＴ領域の中心部分には注入されない。ＪＦＥＴ領域に選択的に注入することにより、例えば、デバイスがオフ状態にある時のゲート酸化物層内の電界は、ＪＦＥＴ領域の中心部分に設けられたより低いドーピング濃度によって弱めることができる。
本発明の実施形態による電力ＭＯＳＦＥＴ、ＩＧＢＴ、及び他のデバイスは、従来型の電力デバイスと比べて多くの利点を示すことができる。例えば、上述のように、本発明による電力ＭＯＳＦＥＴ及びＩＧＢＴは、ＭＯＳＦＥＴ及びＩＧＢＴがそのオフ状態にある時にゲート酸化物層内でのより低い電界レベルを示すことができる。結果として、本発明の実施形態によるゲート酸化物層は、従来型の電力デバイスに比較して受ける応力をより小さくすることができ、従って、改善したデバイス安定性を有することができる。デバイス作動中にゲート酸化物の受ける応力をより小さくすることができるので、デバイスの品質評価基準を下げることができ、これは、デバイス製造収率の改善をもたらすことができる。加えて、本発明の実施形態によるデバイスがそれらのオフ状態にある時に、ＪＦＥＴ領域の両側のトランジスタの空乏領域は、従来型デバイスに比べて、ゲート電極から測定した時のデバイス層構造内のより深い奥行きでＪＦＥＴ領域の下で融合する傾向がある場合がある。結果として、本発明の実施形態によるデバイスは、低減した逆方向漏れ電流を示すことができる。これらの空乏領域の融合は、デバイスのＪＦＥＴ領域におけるより狭い空乏領域を有する従来型デバイスと比較して強化された電圧遮断機能を提供することができる。
更に、イオン注入によってドープされた電流波及層を有する従来型ＪＦＥＴでは、デバイスのスイッチング速度とデバイスをオンにするのに要する順方向電圧低下（ＶF）との間に独特のトレードオフが存在する場合がある。特に、イオン注入は、キャリア寿命を低下させる結晶への損傷を引き起こし、損傷した領域は、キャリアを捕捉してそれらを再結合させる場合がある。結果として、イオン注入は、デバイスのスイッチング速度を高めることができるが、その場合はデバイスをオンにするのに要する順方向電圧低下の有意な増大が可能である。多くの用途において、順方向電圧低下のこの増大の悪い影響は、改善したスイッチング速度によって提供されるあらゆる利点よりも大きい場合がある。本発明の実施形態によるＩＧＢＴは、ＪＦＥＴ領域に部分的にのみ注入することができるので、イオン注入損傷は、一般的により減少することになる。多くの用途に対して、これは、順方向電圧低下とスイッチング速度の間に従来型ＩＧＢＴで提供されるよりも良好なトレードオフを提供することができる。
加えて、本発明の実施形態によるＩＧＢＴは、デバイスの活性領域内部に非破壊的アバランシェ電流経路を提供することができる。当業者に公知のように、ＢＪＴにおける「アバランシェ降伏」（これは、時に「アバランシェ」と簡単に称される）は、強い電界がデバイスに印加される時に発生する場合がある急速な電流増倍を意味する。電力ＳｉＣ ＢＪＴにおいて（従って、ここではＳｉＣ ＩＧＢＴにおいて）、このアバランシェ電流の多くは、活性領域を取り囲むデバイスの終端領域を通って典型的に流れることになる。残念ながら、こうしたデバイスの終端領域は、アバランシェ電流レベルを典型的に処理することができず、従って、アバランシェ降伏が生じた時に、デバイスは恒久的に破壊される場合がある。本発明の一部の実施形態による電力ＩＧＢＴは、デバイスのウェル領域の真下に少なくとも部分的に延びる局所ＪＦＥＴ領域を有することができ、ウェルの下の高めたドーピングレベルが、ウェルの下のｐ−ｎ接合での強まった電界を引き起こし、これは、アバランシェ条件に達することを容易にするので、これは、アバランシェ電流がデバイスの活性領域を通って流れることをより容易にすることができる。結果として、本発明の実施形態によるＩＧＢＴは、デバイスが降伏した時にアバランシェ電流を運ぶデバイスの活性領域内の漏れ電流経路を含むことができる。アバランシェ電流がこれらの漏れ電流経路を通って運ばれる時に、それは、デバイスを破壊しないと考えられ、従って、本発明のある一定の実施形態によるＩＧＢＴは、アバランシェイベントに耐える可能性が高い。
図２は、本発明のある一定の実施形態による電力ＭＯＳＦＥＴ２００の概略断面図である。ＭＯＳＦＥＴ２００は、例えば、高ドープバルク単結晶ｎ型シリコンカーバイド基板２１０上のモノリシックデバイスとして実施することができる。しかし、一部の実施形態では、基板２１０は、デバイスが形成された後に取り外すことができ、又は完全に除去することができることは認められるであろう。本明細書において、用語「基板」は、例えば、エピタキシャル成長した又は他の方法で形成された半導体層のような半導体層又は非半導体基板を含むことができる。低ドープ（ｎ-）ｎ型シリコンカーバイドドリフト層２２０が、基板２１０上に設けられる。ｎ-シリコンカーバイドドリフト層２２０は、例えば、エピタキシャル成長によって形成することができる。第１及び第２の間隔を隔てたｐ型シリコンカーバイドｐウェル２３０、２３５が、ｎ-ドリフト層２２０の上側面に設けられる。各ｐウェル２３０、２３５の全て又は一部は、高ドープ（ｐ+）とすることができる。ｎ型シリコンカーバイドＪＦＥＴ領域２４２が、ｐウェル２３０とｐウェル２３５の間のｎ-シリコンカーバイドドリフト層２２０上に設けられる。ＪＦＥＴ領域２４２は、中心部分２４４と、それぞれｐウェル２３０、２３５に隣接する２つの局所ＪＦＥＴ領域２４６、２４８とを含む。
ＪＦＥＴ領域２４２の局所ＪＦＥＴ領域２４６、２４８は、ＪＦＥＴ領域２４２の中心部分２４４の第２のドーピング濃度より大きい第１のドーピング濃度を有することができる。一例として、一部の実施形態では、局所ＪＦＥＴ領域２４６、２４８のドーピング濃度は、ＪＦＥＴ領域２４２の中心部分２４４のドーピング濃度の少なくとも約３倍超えることができる。一部の実施形態では、局所ＪＦＥＴ領域２４６、２４８のドーピング濃度は、ＪＦＥＴ領域２４２の中心部分２４４のドーピング濃度の約５倍から約１５倍超えることができる。以下でより詳細に説明するように、一部の実施形態では、ｎ型シリコンカーバイドＪＦＥＴ領域２４２は、厚いｎ-シリコンカーバイドドリフト層２２０をエピタキシャル成長させ、この層を選択的にエッチングしてｐウェル２３０、２３５のための１対の凹部を生成させることによって形成することができる。ｐウェル２３０、２３５は、これらの凹部内に選択的に成長させることができる。局所ＪＦＥＴ領域２４６、２４８は、次に、例えば、選択的イオン注入を用いてｐウェル２３０、２３５に隣接するＪＦＥＴ領域２４２の一部を更にドープすることによって形成することができる。このような方式で、低ドープ中心部分２４４と中程度ドープ局所ＪＦＥＴ領域２４６、２４８とを有するＪＦＥＴ領域２４２を設けることができる。
第１及び第２の高ドープ（ｎ+）ｎ型シリコンカーバイド領域２５０、２５５が、それぞれ第１及び第２のｐウェル２３０、２３５内部に例えば選択的エピタキシャル成長によって形成される（これは、局所ＪＦＥＴ領域２４６、２４８の形成の前又は後のいずれかで行うことができる）。層／領域２１０、２２０、２３０、２３５、２４２、２５０、２５５の全ては、４Ｈ−ＳｉＣ層／領域を含むことができる。第１及び第２の高ドープ（ｎ+）ｎ型シリコンカーバイド領域２５０、２５５は、ＭＯＳＦＥＴ２００のソース領域として作用し、一方でｎ-ドリフト層２２０は、ＭＯＳＦＥＴ２００の共通ドレイン領域として作用する。チャンネル領域２３１が、ソース領域２５０と共通ドレイン領域２２０の間のｐウェル２３０内に設けられ、チャンネル領域２３６が、ソース領域２５５と共通領域２３６の間のｐウェル２３５に設けられる。ゲート絶縁層２７０が、ＪＦＥＴ領域２４２、ｐウェル２３０、２３５の各部分、及びｎ+シリコンカーバイド領域２５０、２５５の各部分上に設けられる。ゲート電極２８０が、ゲート絶縁層２７０上に設けられる。ゲート電極２８０は、例えば、ドープポリシリコン又はシリコンカーバイド層を含むことができ、ゲート絶縁層２７０は、例えば、二酸化珪素を含むことができる。図２に示すように、一部の実施形態では、ゲート絶縁層２７０は、ゲート電極２８０を取り囲むことができる。
オ−ミック接点２９０（例えば、金属）が、ｎ+ソース領域２５０、２５５上に形成されてソース接点を提供する。一部の実施形態では、両方の個々のＭＯＳＦＥＴのためのオ−ミック接点２９０を提供するために、単一の金属層を使用することができる。ＭＯＳＦＥＴ２００のドレイン接点として作用するオ−ミック接点２９５が、ｎ+シリコンカーバイド基板２００の裏面上に形成される。
キャリア濃度に関しては、上述のｐ+及びｎ+導電型の領域及びエピタキシャル層は、過度の製造欠陥を引き起こさなければ、できるだけ高濃度にドープすることができる。ｐ型シリコンカーバイド領域を生成するための適切なドーパントとしては、アルミニウム、ホウ素、又はガリウムが挙げられる。ｎ型シリコンカーバイド領域を生成するための適切なドーパントとしては、窒素及びリンが挙げられる。
図２に示すように、一部の実施形態では、局所ＪＦＥＴ領域２４６、２４８は、ｐウェル２３０、２３５の深さとほぼ等しいデバイスの上面（基板の反対側の面）からの深さを有することができる。
図３は、本発明の更に別の実施形態による電力ＭＯＳＦＥＴ３００の概略断面図である。ＭＯＳＦＥＴ３００は、上述のＭＯＳＦＥＴ２００と殆ど同一とすることができ、従って、ＭＯＳＦＥＴ２００の対応する要素と同一の（かつ同じ番号の）ＭＯＳＦＥＴ３００の要素は、本明細書で更に説明しない。しかし、図３に示すように、ＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ３００の局所ＪＦＥＴ領域３４６、３４８が、ｐウェル２３０、２３５の深さよりも大きい深さまで延び、かつ図３に更に示すように、一部の実施形態では、局所ＪＦＥＴ領域３４６、３４８が、ｐウェル２３０、２３５の真下に部分的に延びることができるなどの点でＭＯＳＦＥＴ２００と異なっている。例えば、一部の実施形態では、各局所ＪＦＥＴ領域３４６、３４８は、それが隣接するそれぞれのｐウェル２３０、２３５の下に例えば約０．２から０．３ミクロンまで延びることができる。図示のように、一部の実施形態において、局所ＪＦＥＴ領域３４６、３４８は、それらのそれぞれ対応するｐウェル２３０、２３５及びそれらの対応するソース領域２５０、２５５の両方の下にあるように横に延びることができる。ＪＦＥＴ領域３４２の中心部分３４４の幅「Ｗ」は、ｐウェル２３０と２３５の間にある局所ＪＦＥＴ領域３４６、３４８の一部の幅を拡大又は縮小することにより、更に別の実施形態において変化する場合があることも認められるであろう。
図２及び図３のＭＯＳＦＥＴ２００及びＭＯＳＦＥＴ３００において、ゲート絶縁層２７０及びゲート電極２８０は、ＪＦＥＴ領域２４２／３４２上に直接に形成される。しかし、他の実施形態では、埋込チャンネル領域をソース接点２９０の間に設けることができることは認められるであろう。こうした埋込チャンネル領域は、例えば、ゲート絶縁層２７０の真下に形成された中程度ドープｎ型シリコンカーバイド層（例えば、３×１０16／ｃｍ3の濃度にドープされた）を含むことができる。この埋込チャンネルの幅は、ゲート絶縁層２７０の幅と等しくすることができ、埋込チャンネルの側面は、オ−ミックソース接点２９０の側面と直接に接触することができる。埋込チャンネル層は、ＪＦＥＴ領域２４２／３４２、局所ＪＦＥＴ領域２４６、２４８／３４６、３４８、ｐウェル２３０、２３５、及びｎ+シリコンカーバイドソース領域２５０、２５５領域上に直接に形成することができる。
図４は、（１）上述の図１（図４のグラフを作成するのに使用されたシミュレーションに用いたデバイスでは、電流波及層１４０が削除され、それによってＪＦＥＴ領域１４２とｐウェル１３０、１３５が、シリコンカーバイドドリフト層１２０の上に直接に存在していたことを除いて）の従来型電力ＭＯＳＦＥＴ１００、（２）上述の図３のＭＯＳＦＥＴ３００、及び（３）より広い局所ＪＦＥＴ領域を有する上述の図３のＭＯＳＦＥＴ３００の修正バージョンであるＭＯＳＦＥＴ３００’の模擬出力特性を示すグラフである。特に、図４は、基板とゲート電極に印加された電圧の関数としてドレイン−ソース電流の密度（ＩDS）を示している（ソース接点が接地された状態で）。図４を作成するのに用いたシミュレーションにおいて、全ての３つのＭＯＳＦＥＴ１００、３００、３００’のドリフト領域は、５×１０15ｃｍ-3のドーピング濃度を有していた。従来型電力ＭＯＳＦＥＴ１００は、２．７５×１０16ｃｍ-3のドーピング濃度を有するＪＦＥＴ領域１４２を有していた。ＭＯＳＦＥＴ３００は、各々が５×１０16ｃｍ-3のドーピング濃度を有する局所ＪＦＥＴ領域３４６、３４８と５×１０15ｃｍ-3のドーピング濃度を有する中心部分３４４とを含むＪＦＥＴ領域３４２を有していた。ＭＯＳＦＥＴ３００において、局所領域３４６、３４８は、それらのそれぞれのｐウェル３３０、３３５の下に僅かに延び（具体的には、ｐウェル２３０、２３５の下にある各局所ＪＦＥＴ領域３４６、３４８の縁部は、ＪＦＥＴ領域３４２に最も近いソース領域２５０、２５５の縁部と垂直に整列している）、局所ＪＦＥＴ領域３４６、３４８の最大幅（図３での幅「ｄ」）は、０．５ミクロンであった。ＭＯＳＦＥＴ３００’は、各々が３×１０16ｃｍ-3のドーピング濃度を有する局所ＪＦＥＴ領域と５×１０15ｃｍ-3のドーピング濃度を有する中心部分とを含むＪＦＥＴ領域を有していた。ＭＯＳＦＥＴ３００’において、各局所ＪＦＥＴ領域は、そのそれぞれのｐウェルの下に０．５ミクロンにわたって延び、各局所ＪＦＥＴ領域の最大幅（図３での幅「ｄ」）は、１．０ミクロンであった。更に別の実施形態では、局所ＪＦＥＴ領域は、それらのそれぞれのｐウェルの下に各ｐウェルの全幅にわたって延びることができることは認められるであろう。
図４において、各ＭＯＳＦＥＴ１００、３００、３００’に関する模擬結果は、模擬した各ゲート電圧に対して単一曲線のみがプロットされているように見えるほど接近して一致している。図４における各曲線は、従って、全ての３つのＭＯＳＦＥＴ１００、３００、３００’のための模擬結果を表していることは認められるであろう。従って、図４は、従来型ＪＦＥＴ領域に対する局所ＪＦＥＴ領域の使用が、電流−電圧特性における犠性を引き起こさずに、上述のような様々な他の利点を提供することができることを示している。
図５は、図４のグラフを作成するのに用いた従来型電力ＭＯＳＦＥＴ１００及びＭＯＳＦＥＴ３００、３００’に関する模擬電流分布を示すグラフである。特に、図５は、図１及び図３での線５―５に沿って得られたＭＯＳＦＥＴ１００、３００、３００’の各々に関する電流分布を示している。図４において、曲線４１０は、１５ボルトのゲート電圧（Ｖg）及び１ボルトのソース−ドレイン電圧ＶDSに関するＭＯＳＦＥＴ１００の電流分布を示し、曲線４２０は、ＭＯＳＦＥＴ３００の電流分布を示し、曲線４３０は、ＭＯＳＦＥＴ３００’の電流分布を示している。図５のグラフのＸ軸上の「５」の値は、ＭＯＳＦＥＴの各々に関するＪＦＥＴ領域の中心に対応する。
図５に示すように、従来型ＭＯＳＦＥＴ１００は、そのＪＦＥＴ領域１４２の中心部分内での比較的高い電流密度（すなわち、７００Ａ／ｃｍ2よりも大きい）を有し、約１０５０Ａ／ｃｍ2のチャンネル１３１、１３６内の最大電流密度を有する。対照的に、ＭＯＳＦＥＴ３００は、そのＪＦＥＴ領域３４２の中心部分３４４内での低下した電流密度（すなわち、６２０Ａ／ｃｍ2程度のように低い）を有し、チャンネル領域２３１、２３６ではより高い電流密度（すなわち、約１３００Ａ／ｃｍ2よりも大きい）を有する。ＭＯＳＦＥＴ３００’は、そのＪＦＥＴ領域の中心部分内での一層低下した電流密度（すなわち、６００Ａ／ｃｍ2未満）を有し、チャンネル領域における中間的な電流密度（すなわち、約１１００Ａ／ｃｍ2）を有する。すなわち、図５のグラフは、本発明の実施形態による局所ＪＦＥＴ領域が、ＪＦＥＴ領域の中心部分での電流密度を低下させ、一方で局所ＪＦＥＴ領域内のＪＦＥＴ領域の縁部での電流密度を増大させるのに使用することができることを示している。
図６は、図４を作成するのに使用した従来型電力ＭＯＳＦＥＴ１００及び電力ＭＯＳＦＥＴ３００、３００に関する模擬逆方向電流−電圧特性を示すグラフである。図６において、曲線４１１は、ＭＯＳＦＥＴ１００の模擬逆方向電流−電圧特性を示し、曲線４２１は、ＭＯＳＦＥＴ３００の模擬逆方向電流−電圧特性を示し、曲線４３１は、ＭＯＳＦＥＴ３００’の模擬逆方向電流−電圧特性を示している。図６に示すように、本発明の実施形態によるＭＯＳＦＥＴ３００、３００’に関する逆方向漏れ電流は、遮断電圧の全範囲にわたって従来型ＭＯＳＦＥＴ１００よりも小さい。事実、ＭＯＳＦＥＴ３００’に対しては、遮断電圧の全範囲にわたって逆方向漏れ電流が大幅に小さい。更に、ＭＯＳＦＥＴ３００に関して、図６は、逆方向漏れ電流の勾配が、高遮断電圧で従来型ＭＯＳＦＥＴ１００に比較してより急激に増大していることを示している。これは、ＭＯＳＦＥＴ３００がＩＧＢＴに使用される時に、従来型ＩＧＢＴに比較してより大きいアバランシェ降伏電流がＪＦＥＴ領域を通って伝導されることになることを示している。上述のように、ＪＦＥＴ領域を通ってより大きいアバランシェ電流を伝導させるデバイスは、そのより大きい電流がデバイスの周囲に分流する電流を低減するのに役立つので、アバランシェイベントに耐える可能性が高い。
図７Ａ及び図７Ｂは、従来型電力ＭＯＳＦＥＴ１００とＭＯＳＦＥＴ３００の両方に対して、デバイスがそれらのオフ状態にある時の電界強度（１２００ボルトの基板電圧に対して）を示す断面図である。図７Ａ及び図７Ｂに示すように、従来型ＭＯＳＦＥＴ１００のゲート酸化物層１７０内の電界は非常に強く、一方でＭＯＳＦＥＴ３００のゲート酸化物層２７０内の電界は有意に弱くなっている。デバイス１００、３００の残りにわたる電界は、比較的類似している。
図７Ｃは、図７Ａの線Ｃ―Ｃ及び図７Ｂの線Ｃ―Ｃに沿って得られた模擬電界値を示すグラフである。図７Ｃでの曲線４２２に示すように、ＭＯＳＦＥＴ３００のゲート酸化物層２７０内の電界は、従来型ＭＯＳＦＥＴ１００（曲線４１２）のゲート酸化物層１７０内の約３．２５×１０6ボルト／ｃｍに比較して約２．９０×１０6ボルト／ｃｍに低下している。図７Ｃは、ゲート酸化物領域の外側では両方のデバイスに対して電界が類似していることも示している。
図８は、本発明の実施形態によるｐチャンネルＩＧＢＴ５００の回路図である。図９は、図８のＩＧＢＴ５００の単位セルの実施例の断面図である。
図８に示すように、ＩＧＢＴ５００は、ベース５０２と、エミッタ５０３と、コレクター５０４とを有するＮＰＮシリコンカーバイド電力ＢＪＴ５０１を含む。ＩＧＢＴ５００は、ゲート５０６と、ソース５０７と、ドレイン５０８とを有するシリコンカーバイド電力５０５を更に含む。シリコンカーバイド電力ＭＯＳＦＥＴ５０５のソース５０７は、シリコンカーバイド電力ＢＪＴ５０１のベース５０２に電気的に接続され、シリコンカーバイド電力ＭＯＳＦＥＴ５０５のドレイン５０８は、シリコンカーバイド電力ＢＪＴ５０１のコレクター５０４に電気的に接続される。
ＩＧＢＴ５００は、以下のように作動することができる。電力ＭＯＳＦＥＴ５０５にゲートバイアス電圧を印加するために外部駆動回路がＭＯＳＦＥＴ５０５のゲート５０６に接続される。この外部駆動回路がゲート電極５０６に十分な電圧を印加すると、ＢＪＴ５０１のコレクター５０４をＢＪＴ５０１のベース５０４に電気的に接続するチャンネル５０９として作用する反転層が、ゲート５０６の下に形成される。正孔が、コレクター領域５０４からチャンネル５０９を通ってベース５０１内に伝導する。この正孔電流は、ＢＪＴ５０１を駆動するベース電流として作用する。この正孔電流に応答して、電子がＢＪＴ５０１のエミッタ５０３からベース５０２を横切ってＢＪＴ５０１のコレクター５０４に伝導する。すなわち、シリコンカーバイド電力ＭＯＳＦＥＴ５０５は、シリコンカーバイド電力ＢＪＴ５０１を電流駆動デバイスから電圧駆動デバイスに変換し、これは、単純化された外部駆動回路を可能にする。シリコンカーバイド電力ＭＯＳＦＥＴ５０５は、駆動トランジスタとして作用し、シリコンカーバイド電力ＢＪＴ５０１は、ＩＧＢＴ５００の出力トランジスタとして作用する。
図９は、（ａ）図８の電力ＭＯＳＦＥＴ５０５の少なくとも一部を形成するのに使用される２つの個々のＭＯＳＦＥＴ５０５’と（ｂ）図８の電力ＢＪＴ５０１の少なくとも一部を形成するのに使用される２つの個々のＢＪＴ５０１’との概略断面図である。電力ＩＧＢＴ５００を形成するために、複数の個々のＭＯＳＦＥＴ５０５’が並列に実施され、複数の個々のＢＪＴ５０１’が並列に実施されることになることは認められるであろう。一部の実施形態では、個々のＭＯＳＦＥＴ５０５’は、個々のＢＪＴ５０１’から空間的に分離することができ、一方、他の実施形態では、個々のＭＯＳＦＥＴ５０５’と個々のＢＪＴ５０１’は、デバイスを通して混合することができる。いずれの場合でも、個々のＭＯＳＦＥＴ５０５’と個々のＢＪＴ５０１’の組合せは、機能的にＩＧＢＴ５００の単位セルと見ることができる。
図９に示すように、ＭＯＳＦＥＴ５０５’及びＢＪＴ５０１’は、同じバルク単結晶ｎ型シリコンカーバイド基板５１０上に形成することができる。ｐ+シリコンカーバイド電界阻止層５１２を基板５１０上に設けることができる。ｐ型電界阻止層５１２は、エピタキシャルに成長させることができ、例えば、０．２ミクロンの厚みとすることができ、かつ約５×１０17ｃｍ-3の濃度にドープすることができる。低ドープ（ｐ-）ｐ型シリコンカーバイドドリフト層５２０が、電界阻止層５１２上に設けられる。ｐ型ドリフト層５２０は、例えば、約２×１０14ｃｍ-3の濃度にドープされた１００マイクロメートル（μｍ）の厚みのエピタキシャル層とすることができる。１対のシリコンカーバイドｎウェル５３０、５３５が、ｐ型シリコンカーバイドドリフト層５２０の上側面に設けられる。ｐ+シリコンカーバイドソース領域５５０が、ｎウェル５３０の中心部分に形成され、ｐ+シリコンカーバイドソース領域５５５が、ｎウェル５３５の中心部分に形成される。高ドープｎ+シリコンカーバイド領域５６０が、ｐ+シリコンカーバイド領域５５０に隣接するｎウェル５３０の上側面に形成され、高ドープｎ+シリコンカーバイド領域５６５が、ｐ+シリコンカーバイド領域５５５に隣接するｎウェル５３５の上側面に形成される。ｐ+シリコンカーバイド領域５５０と高ドープｎ+シリコンカーバイド領域５６０の組合せは、単位セルのＩＧＢＴのうちの第１のもののアノードを含み、ｐ+シリコンカーバイド領域５５５と高ドープｎ+シリコンカーバイド領域５６５の組合せは、単位セルのＩＧＢＴのうちの第２のもののアノードを含む。
ｎウェル５３０とｎウェル５３５の間のｐ型シリコンカーバイドドリフト層５２０の上側部分は、ｐ型ＪＦＥＴ領域５４２を含む。ＪＦＥＴ領域５４２は、中心部分５４４と、それぞれのｎウェル５３０、５３５に隣接する２つの局所ＪＦＥＴ領域５４６、５４８とを含む。ＪＦＥＴ領域５４２の局所ＪＦＥＴ領域５４６，５４８は、ＪＦＥＴ領域５４２の中心部分５４４の第２のドーピング濃度よりも大きい第１のドーピング濃度を有することができる。オ−ミック接点５９０が、ｎ+シリコンカーバイド領域５６０とｐ+シリコンカーバイド領域５５０とに接触するように形成され、オ−ミック接点５９１が、ｎ+シリコンカーバイド領域５６５とｐ+シリコンカーバイド基板５６５とに接触するように形成される。オ−ミック接点５９５が、ｎ+シリコンカーバイド基板５１０の裏面上に形成される。二酸化珪素層のようなゲート絶縁層５７０が、ｐ+ＪＦＥＴ領域５４２とｎウェル５３０、５３５の上部部分とを覆って、かつｐ+シリコンカーバイドエミッタ領域５５０、５５５上に形成される。最後に、例えば、シリコンカーバイド層のようなＭＯＳＦＥＴゲート５８０が、ゲート絶縁層５７０上に形成される。ＭＯＳＦＥＴチャンネルが、それによってｐ+エミッタ領域５５０、５５５とｐ型ＪＦＥＴ領域５４２の間のｎウェル５３０、５３５内に定められる。
ｎ+シリコンカーバイド領域５６０、５６５は、ＢＪＴ５０１’のコレクター５０４’として作用する。ｐ型シリコンカーバイド層５１２、５１４、５４２は、ＢＪＴ５０１’のベース５０２’として作用し、ｎ+シリコンカーバイド層５１０は、ＢＪＴ５０１’のエミッタ５０３’として作用する。ｐ+シリコンカーバイド領域５５０、５５５は、それぞれのＭＯＳＦＥＴ５０５’のドレイン５０８’として作用し、ｐ型ＪＦＥＴ領域５４２、５４６、５４８は、ＭＯＳＦＥＴ５０５’のソース５０７’として作用する。ＩＧＢＴ５００を通過する正孔電流及び電子電流も図９に示されている。
ＩＧＢＴ５００内の局所ＪＦＥＴ５４６、５４８の包含は、多くの利点を提供することができる。最初に、上述のように、ＪＦＥＴ領域５４２の中心部分における低下したドーピング濃度は、ＩＧＢＴ５００がそのオフ状態にある時のゲート酸化物層５７０内の電界を弱めることができる。加えて、ＪＦＥＴ領域５４２の両側のＭＯＳＦＥＴ５０５’の空乏領域は、ＪＦＥＴ領域５４２の下で融合する傾向があり、かつゲートから更に延びることができ、これは、従来型デバイスに比べて、ＩＧＢＴ５００の逆方向漏れ電流を低下させて電圧遮断性能を高めることができる。
加えて、図９に示すように、局所ＪＦＥＴ領域５４６、５４８は、部分的にｐウェル２３０、２３５の下にあることができる。結果として、部分的にｎウェル５３０、５３５の下にある局所ＪＦＥＴ領域５４６、５４８の一部におけるより高いドーピングレベルは、より強い電界を引き起こし、これは、デバイスの活性領域内のアバランシェ条件により急速に到達することを容易にするので、ｐ−ドリフト層５２０とｎウェル５３０、５３５の間のｐ−ｎ接合が、アバランシェ降伏をより容易に受けることができる。これは、それがｎウェル５３０、５３５を通過するアバランシェ電流を増大させ、ＩＧＢＴ５００の周囲部を通過するアバランシェ電流を低減することができるので有利であるとすることができる。周囲部での過剰なアバランシェ電流は、ＩＧＢＴ５００を物理的に損傷し又は破壊することがあるので、ｎウェル５３０、５３５を通って供給される増大したアバランシェ電流は、アバランシェイベントに耐える可能性の高いデバイスを提供することができる。
加えて、局所ＪＦＥＴ領域５４６、５４８を部分的にｎウェル５３０、５３５の下にあるように延在させることにより、ＢＪＴ５０１の電流利得を低下させることが可能になり、デバイスを通過する正孔電流に対する電子電流の比率がそれによって低減される。すなわち、従来型のＩＧＢＴと比べて、本発明の実施形態によるＩＧＢＴは、比較的高い正孔電流レベル（この電流はデバイスのＪＦＥＴ領域を通って流れる）と比較的低い電子電流レベル（これは、ＩＧＢＴ５００のようなｐチャンネルＩＧＢＴのラッチアップを引き起こすことがある）とを有することができる。従って、本発明の実施形態によるＩＧＢＴは、ラッチアップを受けにくいと考えられる。
図８及び図９は、本発明の実施形態によるｐチャンネルＩＧＢＴ５００の単位セル５００’を示しているが、ｎチャンネルＩＧＢＴを、本発明の更に別の実施形態に従って提供することができることは認められるであろう。例えば、１つのこうした実施形態では、半導体層の各々の極性が反転されていることを除いて図９に示すのと同じ構造を有するｎチャンネルＩＧＢＴの単位セルを提供することができる。本発明の実施形態による局所ＪＦＥＴ領域を有するｎ型及びｐ型の両方のＭＯＳＦＥＴを提供することができることは同様に認められるであろう。
本発明の更に別の実施形態により、選択的にドープされたＪＦＥＴ領域を有する電力電界効果トランジスタを形成する方法を提供し、並びにこうしたトランジスタを含むデバイスを形成する方法を提供する。例えば、図１０Ａ−図１０Ｆは、本発明の一部の実施形態によるｎチャンネルＭＯＳＦＥＴのＪＦＥＴ領域を形成する方法を示している。
図１０Ａに示すように、作業は、ｎ型シリコンカーバイド基板６００（これは、例えば、５×１０15／ｃｍ3の濃度にドープすることができる）上の低ドープｎ型シリコンカーバイドドリフト領域６０５の形成で開始することができる。次に、図１０Ｂを参照すると、酸化物マスク層（例えば、二酸化珪素）のような第１のマスク層６１０及びフォトレジスト、ポリシリコン層、又は窒化物層（例えば、窒化珪素）のような第２のマスク層６１５をシリコンカーバイド層６０５の上側面上に連続的に形成することができる。図１０Ｂに示すように、第２のマスク層６１５及び第２のマスク層６１０は、連続的にエッチングすることができ、ｎ型シリコンカーバイドドリフト層６０５の一部が露出される。ｎ型ドーパントを使用するイオン注入は、第１及び第２のマスク層内の開口部を通して行うことができ、ｎ型シリコンカーバイドドリフト層６０５の上側面に第１及び第２の高ドープｎ型ソース／ドレイン領域６２０／６２５が形成される。
図１０Ｃに示すように、次に、例えば、ドライ又はウェットエッチング（第２のマスク層を形成するために使用した材料に基づいて）を用いて第２のマスク６１５を除去することができ、次に、例えば、緩衝酸化物エッチング処理を用いて第１の酸化物層６１０の各部分を除去することができ、ドリフト層６０５の上面の更に別の部分が露出される。次に、図１０Ｄに示すように、ｎ型シリコンカーバイドドリフト領域６０５の露出された上側面にｐ型ドーパントを注入するために、第２のイオン注入処理を行うことができる。第２のイオン注入処理は、上述のイオン注入処理よりも深い深度にｐ型ドーパントを注入するように設定することができる。結果として、中程度ドープから高ドープ領域６３０、６３５、６４０を第１及び第２のソース／ドレイン領域６２０、６２５に隣接するｎ型シリコンカーバイドドリフト領域６０５の上側部分に形成することができ、高ドープから超高ドープｐ型領域６４５を第１及び第２のソース／ドレイン領域６２０、６２５及びｐ型領域６３０、６３５、６４０の下にあるｎ型シリコンカーバイドドリフト領域６０５の一部分に形成することができる。領域６３０、６３５、６４０、６４５は、ＭＯＳＦＥＴのｐ型ウェル領域６５０を含む。第１及び第２のソース／ドレイン領域６２０、６２５は、ｐ型ドーパントを用いる第２のイオン注入の後であってもこれらの領域が高ドープｎ型領域６２０、６２５のままであることができるように十分にｎ型にドープすることができる。
次に、図１０Ｅに示すように、第１のマスク層６１０の付加的な部分を選択的に除去するために、第２の緩衝酸化物エッチング（又は他のマスク除去処理）を使用することができ、それによってｐウェル６５０の側縁に隣接するｎ型シリコンカーバイドドリフト領域６０５の付加的な部分が露出される。ｎ型ドーパントを用いる第３のイオン注入処理は、第１のマスク層６１０の開口部を通してｎ型シリコンカーバイドドリフト領域６０５の上側面の露出部分内に行うことができる。この第３のイオン注入処理は、ｐウェル６５０の側縁に隣接する第１及び第２の中程度ドープ局所ＪＦＥＴ領域６５５、６６０を形成するために使用することができる。局所ＪＦＥＴ領域は、例えば、２．７５×１０16／ｃｍ3の濃度までｎ型にドープすることができる。次に、図１０Ｆに示すように、第１のマスク層６１０の残存部分を除去することができ、デバイスの上側面の上に、例えば、二酸化珪素のようなゲート絶縁層６６５とゲート電極６７０とを連続的に形成することができ、ＭＯＳＦＥＴが完成される。
図１０Ａ−図１０Ｆに示すように、ＪＦＥＴ領域及び局所ＪＦＥＴ領域の注入は、セルフアラインメント技術を用いて行うことができ、その結果、ＭＯＳＦＥＴは、ＪＦＥＴ領域をパターン化する必要なく形成することができる。加えて、上述の第１、第２、及び第３のイオン注入に使用される単一のフォトレジスト（又は他のマスク）は、堆積させることができる（すなわち、第１及び第２のマスク層６１０、６１５）。加えて、一部の実施形態では、局所ＪＦＥＴ領域６５５、６６０の下側部分を上側部分に比べてより高濃度にドープするために、上述の第３のイオン注入工程中に後退注入プロフィールを使用することができる。この後退注入プロフィールは、ＭＯＳＦＥＴの閾値電圧をより良く制御するために使用することができる。図１０Ａ−図１０Ｆは、本発明の実施形態によるＭＯＳＦＥＴを形成する１つの方法を示しているが、多くの他の方法を使用することができることも認められるであろう。最後に、図１０Ａ−図１０Ｆは、本発明の実施形態によるＭＯＳＦＥＴを形成する方法を示しているが、そこに開示する作業は、例えば、図８−図９のＩＧＢＴ５００のような他のデバイスを形成するために適切に修正することができることは認められるであろう。
上述の発明の実施形態は、ＭＯＳＦＥＴ及びＩＧＢＴに関して主として説明したが、本発明による局所ＪＦＥＴ領域は、他のデバイスに使用することができることは認められるであろう。
以上の実施形態は、特定の図を参照して説明したが、本発明の一部の実施形態は、付加的な及び／又は介在する層、構造体、又は要素を含むことができ、及び／又は特定の層、構造体、又は要素を削除することができることは認められるであろう。本発明の少数の例示的な実施形態を説明したが、本発明の新規な教示及び利点から実質的に逸脱することなく、多くの修正がこの例示的な実施形態において可能であることを当業者は容易に認めるであろう。従って、全てのそのような修正は、特許請求の範囲に定められる本発明の範囲に含まれるように意図されている。従って、以上は、本発明の例示であって、開示した具体的な実施形態への制限と解釈すべきではなく、この開示した実施形態、並びに他の実施形態への修正は特許請求の範囲に含まれるように意図されていることは理解されるものとする。本発明は、特許請求の範囲によって規定され、特許請求の範囲の均等物も本発明に含まれる。
５０１’ ＢＪＴ
５０５’ ＭＯＳＦＥＴ
５１０ ｎ+ＳｉＣ基板
５１２ ｐ+ＳｉＣ電界阻止部
５８０ ゲート
５９０ オ−ミック接点

Claims (15)

  1. 第１の導電型を有する広バンドギャップドリフト層と、
    前記広バンドギャップドリフト層上の前記第１の導電型と逆の第２の導電型を有する第１の広バンドギャップウェル領域と、
    前記広バンドギャップドリフト層上の前記第２の導電型を有する第２の広バンドギャップウェル領域と、
    前記第１の広バンドギャップウェル領域上の前記第１の導電型を有する第１の広バンドギャップソース／ドレイン領域と、
    前記第２の広バンドギャップウェル領域上の前記第１の導電型を有する第２の広バンドギャップソース／ドレイン領域と、
    前記第１及び第２のウェル領域の間の第１の導電型を有する広バンドギャップＪＦＥＴ領域と、
    前記広バンドギャップＪＦＥＴ領域及び前記第１及び第２の広バンドギャップウェル領域上のゲート絶縁層と、
    該ゲート絶縁層上のゲート電極と、
    を含み、
    前記第１のウェルの側面に隣接する前記ＪＦＥＴ領域の第１の局所ＪＦＥＴ領域及び前記第２のウェルの側面に隣接する前記ＪＦＥＴ領域の第２の局所ＪＦＥＴ領域が、該ＪＦＥＴ領域の該第１及び第２の局所ＪＦＥＴ領域の間にある該ＪＦＥＴ領域の中心部分のドーピング濃度よりも大きいドーピング濃度を有し、
    前記ＪＦＥＴ領域の前記第１及び第２の局所ＪＦＥＴ領域は、それぞれ前記第１及び第２の広バンドギャップウェル領域の真下に少なくとも部分的に延びる、
    ことを特徴とするシリコンカーバイドＭＯＳＦＥＴ。
  2. 前記広バンドギャップドリフト層は、ｎ型シリコンカーバイドドリフト層を含み、
    前記第１及び第２の広バンドギャップウェル領域は、第１及び第２のｐ型シリコンカーバイドｐウェルを含み、
    前記第１及び第２の広バンドギャップソース／ドレイン領域は、第１及び第２のｎ型シリコンカーバイドソース／ドレイン領域を含み、
    前記広バンドギャップＪＦＥＴ領域は、ｎ型シリコンカーバイドＪＦＥＴ領域を含む、
    ことを特徴とする請求項１に記載のシリコンカーバイドＭＯＳＦＥＴ。
  3. 第１及び第２の局所ＪＦＥＴ領域の各々のピークドーピング濃度が、前記ＪＦＥＴ領域の前記中心部分での前記ドーピング濃度を少なくとも３倍超えることを特徴とする請求項１に記載のシリコンカーバイドＭＯＳＦＥＴ。
  4. 前記ＪＦＥＴ領域の前記第１の局所ＪＦＥＴ領域はまた、前記第１の広バンドギャップソース／ドレイン領域の真下に少なくとも部分的に延び、該ＪＦＥＴ領域の前記第２の局所ＪＦＥＴ領域はまた、前記第２の広バンドギャップソース／ドレイン領域の真下に少なくとも部分的に延びることを特徴とする請求項１に記載のシリコンカーバイドＭＯＳＦＥＴ。
  5. 前記広バンドギャップドリフト層に隣接する前記第１の局所ＪＦＥＴ領域の下側部分が、前記ゲート絶縁層に隣接する前記第１の局所ＪＦＥＴ領域の上側部分よりも大きいドーピング濃度を有することを特徴とする請求項１に記載のシリコンカーバイドＭＯＳＦＥＴ。
  6. 前記第１の広バンドギャップソース／ドレイン領域が、前記第１の局所ＪＦＥＴ領域よりも大きいドーピング濃度を有し、前記第２の広バンドギャップソース／ドレイン領域が、前記第２の局所ＪＦＥＴ領域よりも大きいドーピング濃度を有することを特徴とする請求項１に記載のシリコンカーバイドＭＯＳＦＥＴ。
  7. 前記第１の局所ＪＦＥＴ領域は、前記第１の広バンドギャップウェル領域の真下に部分的にのみ延び、前記第２の局所ＪＦＥＴ領域は、前記第２の広バンドギャップウェル領域の真下に部分的にのみ延びることを特徴とする請求項１に記載のシリコンカーバイドＭＯＳＦＥＴ。
  8. 第１の導電型と逆の第２の導電型を有する広バンドギャップ基板上の該第１の導電型を有する広バンドギャップドリフト層と、
    前記広バンドギャップドリフト層上の前記第２の導電型を有する第１の広バンドギャップウェル領域と、
    前記広バンドギャップドリフト層上の前記第２の導電型を有する第２の広バンドギャップウェル領域と、
    前記第１の広バンドギャップウェル領域上の前記第１の導電型を有する第１の広バンドギャップソース／ドレイン領域と、
    前記第２の広バンドギャップウェル領域上の前記第１の導電型を有する第２の広バンドギャップソース／ドレイン領域と、
    前記第１の広バンドギャップウェル領域上の前記第２の導電型を有する第１の広バンドギャップコレクター領域と、
    前記第２の広バンドギャップウェル領域上の前記第２の導電型を有する第２の広バンドギャップコレクター領域と、
    前記第１及び第２のウェル領域の間の前記第１の導電型を有する広バンドギャップＪＦＥＴ領域と、
    前記広バンドギャップＪＦＥＴ領域及び前記第１及び第２の広バンドギャップウェル領域上のゲート絶縁層と、
    該ゲート絶縁層上のゲート電極と、
    を含み、
    前記第１のウェルの側面に隣接する前記ＪＦＥＴ領域の第１の局所ＪＦＥＴ領域及び前記第２のウェルの側面に隣接する該ＪＦＥＴ領域の第２の局所ＪＦＥＴ領域が、該ＪＦＥＴ領域の該第１及び第２の局所ＪＦＥＴ領域の間にある該ＪＦＥＴ領域の中心部分のドーピング濃度よりも大きいドーピング濃度を有し、
    前記広バンドギャップドリフト層に隣接する前記第１及び第２の局所ＪＦＥＴ領域の下側部分が、前記ゲート絶縁層に隣接する前記第１の及び第２の局所ＪＦＥＴ領域の各々の上側部分よりも大きいドーピング濃度を有する、
    ことを特徴とする絶縁ゲートバイポーラ接合トランジスタ（ＩＧＢＴ）。
  9. 前記ＪＦＥＴ領域の前記第１及び第２の局所ＪＦＥＴ領域は、それぞれ前記第１及び第２の広バンドギャップウェル領域の真下に少なくとも部分的に延びることを特徴とする請求項８に記載のＩＧＢＴ。
  10. 前記ＪＦＥＴ領域の前記第１の局所ＪＦＥＴ領域はまた、前記第１の広バンドギャップソース／ドレイン領域の真下に少なくとも部分的に延び、該ＪＦＥＴ領域の前記第２の局所ＪＦＥＴ領域はまた、前記第２の広バンドギャップソース／ドレイン領域の真下に少なくとも部分的に延びることを特徴とする請求項８に記載のＩＧＢＴ。
  11. 前記第１の導電型は、ｐ型であり、前記第２の導電型は、ｎ型であることを特徴とする請求項８に記載のＩＧＢＴ。
  12. 前記第１の広バンドギャップソース／ドレイン領域が、前記第１の局所ＪＦＥＴ領域よりも大きいドーピング濃度を有し、前記第２の広バンドギャップソース／ドレイン領域が、前記第２の局所ＪＦＥＴ領域よりも大きいドーピング濃度を有することを特徴とする請求項８に記載のＩＧＢＴ。
  13. 第１の導電型を有する広バンドギャップドリフト層と、
    前記広バンドギャップドリフト層上の前記第１の導電型と逆の第２の導電型を有する第１の広バンドギャップウェル領域と、
    前記広バンドギャップドリフト層上の前記第２の導電型を有する第２の広バンドギャップウェル領域と、
    前記第１及び第２のウェル領域の間の第１の導電型を有する広バンドギャップＪＦＥＴ領域と、
    を含み、
    前記広バンドギャップＪＦＥＴ領域は、前記広バンドギャップＪＦＥＴ領域の外側部分のドーピング濃度よりも低いドーピング濃度を有する中間部分を含み、
    前記広バンドギャップドリフト層に隣接する前記広バンドギャップＪＦＥＴ領域の前記外側部分の下側部分が、前記ゲート絶縁層に隣接する前記広バンドギャップＪＦＥＴ領域の前記外側部分の上側部分よりも大きいドーピング濃度を有する、
    ことを特徴とする半導体スイッチングデバイス。
  14. 前記広バンドギャップＪＦＥＴ領域の前記外側部分は、前記第１の広バンドギャップウェル領域の真下に少なくとも部分的に延びることを特徴とする請求項１３に記載のスイッチングデバイス。
  15. 前記広バンドギャップＪＦＥＴ領域の前記外側部分のピークドーピング濃度が、該ＪＦＥＴ領域の前記中間部分の前記ドーピング濃度を少なくとも３倍超えることを特徴とする請求項１４に記載のスイッチングデバイス。
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