CN102714224B - 具有选择性掺杂的jfet区的功率半导体器件及形成这样的器件的相关方法 - Google Patents

具有选择性掺杂的jfet区的功率半导体器件及形成这样的器件的相关方法 Download PDF

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Abstract

一种半导体开关器件包括：宽带隙漂移层，其具有第一导电类型(例如n型)；以及第一和第二宽带隙阱区，其具有第二导电类型(例如p型)并且位于所述宽带隙漂移层上。所述第一导电类型的第一和第二宽带隙源极/漏极区分别位于所述第一和第二宽带隙阱区上。具有所述第一导电类型的宽带隙JFET区被设置在所述第一和第二阱区之间。该JFET区包括邻近所述第一阱区的侧表面的第一局部JFET区和邻近所述第二阱区的侧表面的第二局部JFET区。所述局部JFET区的掺杂浓度超过所述JFET区的位于所述JFET区的第一和第二局部JFET区之间的中心部分的掺杂浓度。

Description

具有选择性掺杂的JFET区的功率半导体器件及形成这样的器件的相关方法
技术领域
本发明涉及半导体器件，并且更具体地涉及具有JFET区的半导体器件。
背景技术
功率金属氧化物半导体场效应晶体管(“MOSFET”)是一种可在高功率应用中被用作开关器件的众所周知的半导体晶体管类型。可以通过向器件的栅电极施加栅极偏压来接通或关断功率MOSFET。当功率MOSFET被接通时(即它处于其“导通状态”)，电流被传导通过MOSFET的沟道。当从栅电极去除所述偏压(或使所述偏压降低到阈值水平以下)时，电流停止传导通过沟道。举例来说，当足以在器件的p型沟道区中形成导电的n型反型层的栅极偏压被施加时，n型MOSFET接通。该n型反型层电连接MOSFET的n型源极区与漏极区，由此虑及它们之间的多数载流子传导。
薄氧化物栅级绝缘层将功率MOSFET的栅电极与沟道区分隔开。由于MOSFET的栅极与沟道区隔离，因此需要最小栅电流将MOSFET保持在其导通状态或者使MOSFET在其导通状态与其断开状态之间切换。由于栅极与沟道区一起形成电容器，栅电流在切换期间被保持为很小。因此，在切换期间仅需要最小的充电和放电电流，从而虑及较低复杂度的栅极驱动电路。此外，由于MOSFET是单极器件，其中电流传导完全通过多数载流子运输而发生，MOSFET可以表现出非常高的切换速度。然而，功率MOSFET的漂移区会表现出相对高的导通电阻，这是由于缺少少数载流子注入而引起的。该提高的电阻可能限制利用功率MOSFET可获得的正向电流密度。另外，在使用MOSFET的情况下，MOSFET的栅极绝缘层可能随时间而劣化。
双极结晶体管(“BJT”)是另外一种可以在高功率应用中被用作开关器件的众所周知的半导体器件类型。如本领域技术人员所已知的那样，BJT包括在半导体材料中彼此紧密相邻形成的两个p-n结。在操作中，电荷载流子进入邻近所述p-n结中的一个的、所述半导体材料的第一区(其被称为发射极)。大多数电荷载流子从邻近另一p-n结的、所述半导体材料的第二区(其被称为集电极)离开器件。集电极和发射极形成在所述半导体材料的具有相同导电类型的区域中。所述半导体材料的相对薄的、被称为基极的第三区位于集电极与发射极之间，并且具有与集电极和发射极的导电类型相反的导电类型。因此，BJT的两个p-n结形成在集电极与基极交会的地方和基极与发射极交会的地方。通过使小电流流过BJT的基极，按比例更大的电流从发射极通向集电极。
BJT是电流控制器件，这是因为BJT是通过使电流流过晶体管的基极而被接“通”的(即其被偏置为使得电流在发射极与集电极之间流动)。例如，在NPN BJT(即具有n型集电极和发射极区和p型基极区的BJT)中，典型地通过向基极施加正电压使基极-发射极p-n结正向偏置而使晶体管接通。当器件以这样的方式被偏置时，空穴流入晶体管的基极，在晶体管的基极处它们被注入到发射极中。由于基极是p型区域，因此空穴被称为“多数载流子”，并且空穴在这样的区域中是“正常的”电荷载流子。同时，电子从发射极被注入到基极中，在基极处它们朝向集电极扩散。由于电子在p型基极区中不是正常的电荷载流子，因此这些电子被称为“少数载流子”。由于发射极-集电极电流包括电子和空穴电流两者，因此该器件被称为“双极”器件。
BJT可能需要相对大的基极电流来将器件保持在其导通状态。这样，可能需要相对复杂的外部驱动电路来提供高功率BJT可能需要的相对大的基极电流。此外，由于电流传导的双极特性，BJT的切换速度可能显著地慢于功率MOSFET的切换速度。
还已知包含了双极电流传导与MOS控制电流的组合的器件。这样的器件的一个示例是绝缘栅双极晶体管(“IGBT”)，其为结合功率MOSFET的高阻抗栅极与功率BJT的小的导通状态传导损耗的器件。IGBT可例如被实现为包括处于输入端的高电压n沟道MOSFET和处于输出端的BJT的复合晶体管对(Darlington pair)。BJT的基极电流通过MOSFET的沟道被提供，由此允许简化的外部驱动电路。IGBT可结合BJT的高温、高电流密度切换特性与MOSFET的最小驱动需求。
大多数功率半导体器件由硅(“Si”)形成，但是各种其他的半导体材料也已被使用。碳化硅(“SiC”)就是这些备选材料之一。碳化硅具有可能有利的半导体特性，例如包括宽带隙、高电场击穿强度、高导热性、高电子迁移率、高熔点以及高饱和电子漂移速度。因此，相对于由举例来说诸如为硅的其他半导体材料形成的器件而言，由碳化硅形成的电子器件可具有以更高的温度、以高功率密度、以更高的速度、以更高的功率水平和/或在高辐射密度下操作的能力。
发明内容
按照本发明的实施例，半导体开关器件被提供，其包括具有第一导电类型的宽带隙漂移层。这些器件还包括具有第二导电类型并且位于所述宽带隙漂移层上的第一和第二宽带隙阱区。在所述第一和第二宽带隙阱区上分别设置具有所述第一导电类型的第一和第二宽带隙源极/漏极区。在所述第一和第二阱区之间设置具有所述第一导电类型的宽带隙JFET区。所述JFET区的第一局部JFET区邻近所述第一阱区的侧表面设置，并且所述JFET区的第二局部JFET区邻近所述第二阱区的侧表面设置。所述第一和第二局部JFET区各自的掺杂浓度均超过所述JFET区的位于所述第一和第二局部JFET区之间的中心部分的掺杂浓度。在一些实施例中，所述第一和第二局部JFET区中的每一个的峰值掺杂浓度可超过所述JFET区的中心部分处的掺杂浓度至少两倍。
在一些实施例中，所述第一和第二局部JFET区可分别至少部分地在所述第一和第二宽带隙阱区下方延伸。而且，所述器件还可包括位于所述宽带隙JFET区以及所述第一和第二宽带隙阱区上的栅极绝缘层。栅电极可以被设置在所述栅极绝缘层上。在一些实施例中，所述第一局部JFET区可至少部分地在所述第一宽带隙源极/漏极区下方延伸，并且所述第二局部JFET区可至少部分地在所述第二宽带隙源极/漏极区下方延伸。
在一些实施例中，所述半导体开关器件可以是碳化硅MOSFET。在其中所述开关器件是碳化硅MOSFET的一些实施例中，所述宽带隙漂移层可以是n型碳化硅漂移层，所述第一和第二宽带隙阱区可以是第一和第二p型碳化硅p阱，所述第一和第二宽带隙源极/漏极区可以是第一和第二n型碳化硅源极/漏极区，并且所述宽带隙JFET区可以是n型碳化硅JFET区。
在其他实施例中，半导体开关器件可以是碳化硅绝缘栅双极结晶体管(“IGBT”)。在其中所述开关器件是碳化硅IGBT的一些实施例中，所述器件可包括n型碳化硅衬底和分别形成在第一和第二宽带隙阱区中的第一和第二n+碳化硅发射极区。在这样的实施例中，所述宽带隙漂移层可以是p型碳化硅漂移层，所述第一和第二宽带隙阱区可以是第一和第二n型碳化硅n阱，所述第一和第二宽带隙源极/漏极区可以是第一和第二p型碳化硅源极/漏极区，并且所述宽带隙JFET区可以是p型碳化硅JFET区。
按照本发明的另外的实施例，IGBT被提供，其包括具有第一导电类型并且位于具有第二导电类型的宽带隙衬底上的宽带隙漂移层。具有所述第二导电类型的第一和第二宽带隙阱区被设置在所述宽带隙漂移层上。具有所述第一导电类型的第一和第二宽带隙源极/漏极区分别被设置在所述第一和第二宽带隙阱区上。具有所述第二导电类型的第一和第二宽带隙集电极区分别被设置在所述第一和第二宽带隙阱区上。具有所述第一导电类型的宽带隙JFET区被设置在所述第一和第二阱区之间。该JFET区包括第一和第二局部JFET区，所述第一和第二局部JFET区邻近所述第一和第二阱区的相应的侧表面。这些局部JFET区的掺杂浓度超过所述JFET区的位于所述JFET区的第一和第二局部JFET区之间的中心部分的掺杂浓度。
在一些实施例中，所述第一和第二局部JFET区分别至少部分地在所述第一和第二宽带隙阱区下方延伸。这些IGBT还可包括位于所述JFET区以及所述第一和第二宽带隙阱区上的栅极绝缘层和位于所述栅极绝缘层上的栅电极。所述第一和第二局部JFET区还分别至少部分地在所述第一和第二宽带隙源极/漏极区下方延伸。
按照本发明的还有另外的实施例，形成功率场效应晶体管的方法被提供，其中形成具有第一导电类型的第一宽带隙层。在所述第一宽带隙层的顶面上形成掩膜层，所述掩膜层在其中具有第一和第二开口。通过所述掩膜层中的第一和第二开口在所述第一宽带隙层的上部中形成第一和第二重度掺杂的源极/漏极区。进而可去除所述掩膜层的一部分。分别在所述第一和第二宽带隙层中形成具有第二导电类型的第一和第二宽带隙阱区，使得所述第一和第二重度掺杂的源极/漏极区分别处在所述第一和第二宽带隙阱区中。分别邻近所述第一和第二宽带隙阱区的侧边缘形成具有所述第一导电类型的第一和第二局部JFET区。所述第一和第二局部JFET区被具有所述第一导电类型的宽带隙JFET区分隔开，并且所述第一和第二局部JFET区各自的掺杂浓度均超过它们之间的宽带隙JFET区的掺杂浓度。
在一些实施例中，所述第一宽带隙层包括宽带隙漂移层。在其他实施例中，所述第一宽带隙层包括形成在宽带隙漂移层上的宽带隙电流扩展层。可通过以这样的浓度将所述第二导电类型的离子注入到所述宽带隙漂移层中：即所述浓度形成所述第一宽带隙阱区但不足以实质上改变处于所述第一宽带隙阱区内的所述第一重度掺杂的源极/漏极区的掺杂浓度，而在所述宽带隙漂移层中形成具有所述第二导电类型的第一宽带隙层阱区，使得所述第一重度掺杂的源极/漏极区处于所述第一宽带隙阱区之内。可通过在形成所述第一和第二宽带隙阱区之后将所述第一导电类型的掺杂物注入到包括所述第一和第二宽带隙阱区以及所述第一和第二重度掺杂的源极/漏极区的衬底的暴露区域中而形成所述第一和第二局部JFET区，使得所述第一和第二局部JFET区的掺杂浓度高于所述JFET区的其他部分的掺杂浓度。而且，所述第一和第二局部JFET区可比所述第一和第二宽带隙阱区更接近所述宽带隙漂移层的底面延伸。
附图说明
图1是常规的功率MOSFET的示意性截面图。
图2是根据本发明的实施例的功率MOSFET的示意性截面图。
图3是根据本发明的另外的实施例的功率MOSFET的示意性截面图。
图4是示出常规的功率MOSFET相较于根据本发明的两个不同实施例的MOSFET的仿真输出特性的曲线图。
图5是示出被用于生成图4的曲线图的常规功率MOSFET和根据本发明的实施例的两个MOSFET在JFET区中的仿真电流分布的曲线图。
图6是示出被用于生成图4的曲线图的常规功率MOSFET和根据本发明的实施例的两个MOSFET的仿真反向电流-电压特性的曲线图。
图7A和图7B是示出常规功率MOSFET和根据本发明的实施例的MOSFET两者的仿真电场强度(在1200伏的衬底电压下)的截面图。
图7C是示出沿图7A的7C-7C线和图7B的7C-7C线取的仿真电场值的曲线图。
图8是根据本发明的某些实施例的功率IGBT的电路图。
图9是根据本发明的某些实施例的功率IGBT的示意性截面图。
图10A-10F是示出形成根据本发明的某些实施例的包括局部JFET区的MOSFET的方法的示意性截面图。
具体实施方式
在下文中参考附图更全面地描述了本发明，在附图中示出了本发明的实施例。然而，本发明可以许多不同的形式来实施，并且不应被视为限于本文所陈述的实施例。相反地，这些实施例被提供使得本公开内容将是彻底和完整的，并且将向本领域的技术人员全面地传达本发明的范围。在附图中，可能为了清楚起见而放大各层和区的尺寸及相对尺寸。应理解的是，当元件或层被称为“在另一元件或层上”、“连接至另一元件或层”或“与另一元件或层耦合”时，其可以是直接在该另一元件或层上、直接连接至该另一元件或层或者与该另一元件或层耦合，或者可存在居间的元件或层。相反地，当元件被称为“直接在另一元件或层上”、“直接连接至另一元件或层”或“与另一元件或层直接耦合”时，则不存在居间的元件或层。如在本文中所使用的那样，术语“和/或”包括相关列出的项中的一个或多个的任意和所有组合。相同的标号始终指示相同的元件。
应理解的是，尽管术语第一和第二在本文中被用于描述不同的区、层和/或元件，但这些区、层和/或元件不应受这些术语的限制。这些术语仅被用于区分一个区、层或元件与另一个区、层或元件。因此，下面所讨论的第一区、层或元件可被称为第二区、层或元件，并且类似地，第二区、层或元件可被称为第一区、层或元件而不背离本发明的范围。
诸如“下”或“底”和“上”或“顶”的相对术语在本文中可以被用于描述如附图所示的、一个元件与另一个元件的关系。应理解的是，相对术语旨在涵盖除在附图中所描绘的定向之外的、器件的不同定向。例如，如果附图中的器件被翻转，则被描述为处于其他元件“下”侧的元件进而将被定向为处于该其他元件“上”侧。因此，示例性术语“下”可以涵盖“下”和“上”两个定向，这取决于附图的具体定向。类似地，如果附图中的一幅上的器件被翻转，则被描述为在其他元件“下面”或“下方”的元件进而将被定向为在其他元件的“上面”。因此，示例性术语“下面”或“下方”可以涵盖上面和下面两个定向。
在本文中所使用的术语仅是为了描述具体实施例的目的，而不是旨在限制本发明。除非上下文另有明确指示，否则如在本文中所使用的那样，单数形式“一”、“一个”以及“这个”旨在也包括复数形式。还应理解的是，术语“包含”和/或“包括”当在本文中被使用时指定所陈述的特征、元件和/或组件的存在，但并不排除一个或多个其他特征、元件、组件和/或其组合的存在或增加。
在本文中参考作为示意性图示的截面图示描述了本发明的实施例。因此，例如由于制造技术和/或公差而引起的图示形状的变化应被预期。因而，本发明的实施例不应被视为限于在本文中所示出的区域的具体形状，而是包括例如由于制造所导致的形状偏差。例如，被示出为矩形的注入区典型地将具有圆形或曲线特征，和/或在其边缘处具有注入浓度梯度而不是从注入区到非注入区的二元改变。因此，在附图中所示出的区域本质上是示意性的，而它们的形状不是旨在示出器件的区域的实际形状并且不是旨在限制本发明的范围。
除非另有定义，否则在本文中所使用的所有术语(包括技术和科学术语)都具有与本发明所属领域的一个普通技术人员一般所理解的含义相同的含义。还应理解的是，诸如在常用字典中所定义的那些的术语应被解释为具有与它们在本公开内容的上下文以及相关领域中的含义相一致的含义，并且不应在理想化或过于正式的意义上被解释，除非在本文中明确地这样定义。
如在本文中所使用的那样，源极区和漏极区可被通称为“源极/漏极区”，其为被用于或者指示源极区或者指示漏极区的术语。
应理解的是，在本文中所公开的各实施例可以被组合。因而，相对于第一实施例描绘和/或描述的特征可同样地包括在第二实施例中，并且反之亦然。
功率MOSFET和IGBT如今都被用在需要高电压阻断的应用中，所述高电压阻断诸如为5,000伏或更高的电压阻断。举例来说，在市场上可买到碳化硅MOSFET，它们的额定电流密度为10A/cm2或更大，这将阻断至少10kV的电压。为了形成这样的高功率碳化硅MOSFET，典型地形成多个“单位元(unit cell)”，其中每个单位元典型地包括两个相邻的具有公共的栅电极、独立的源极区和公共的漏极区的MOSFET。在高功率应用中，大量的这些单位元典型地被设置在单个半导体衬底上，并且公共的栅电极典型地形成在半导体衬底的顶面上，其充当所有单位元的栅电极。半导体衬底的相对(底)面充当器件的所有单位元的公共漏极(或源极)。多个源极(或漏极)区被夹设(interpose)在栅电极中的开口内。这些源极区还彼此电连接以充当公共的源极。在本文中，典型地相对于示出功率MOSFET的单个单位元的截面图来描述本发明的实施例。因而，应理解的是实际的实现典型地将包括大量单位元。然而，还应理解的是，本发明并不局限于这样的器件，并且本文所附的权利要求也涵盖MOSFET以及包括单个单位元或者甚至包括单个MOSFET晶体管的其他功率开关器件。此外，虽然本公开内容专注于碳化硅器件，但应理解的是，本发明的实施例也可对使用其他宽带隙半导体形成的器件具有适用性。在本文中，术语“宽带隙”指具有至少1.4eV的带隙的半导体。
图1是包括两个单独的MOSFET晶体管的常规功率MOSFET 100的单位元的示意性截面图。如图1所示，可在重度掺杂(n+)的单晶n型碳化硅衬底110上实现MOSFET 100。轻度掺杂(n-)的碳化硅漂移层120被设置在衬底110上。n型碳化硅电流扩展层140被设置在n-碳化硅漂移层120上。在形成n-碳化硅漂移层120之后例如可通过外延生长来形成电流扩展层140，以便提供中度掺杂(n)的电流扩展层140，该层的掺杂浓度超过更轻度掺杂的n-碳化硅漂移层120的掺杂浓度。电流扩展层140进而可选择性地被蚀刻以形成第一和第二间隔开的p型碳化硅阱130、135(“p阱”)，它们被设置在n型电流扩展层140的上表面中。可替换地，p阱130、135可通过离子注入工艺来形成。每个p阱130、135的全部或部分可以被重度掺杂(p+)。在本文中，电流扩展层140的位于器件的相邻p阱(或n阱)之间的部分被称为器件的JFET区142。第一和第二重度掺杂(n+)的n型碳化硅区150、155被设置在相应的第一和第二p阱130、135之内。还应理解的是，电流扩展层140可以被省略，使得p阱130、135形成在漂移层120的上部中。在这样的器件中，JFET区142典型地由离子注入形成，以在p阱130、135之间设置JFET区142，该JFET区142的掺杂浓度高于漂移层120的其他部分的掺杂浓度。
第一和第二重度掺杂(n+)的n型碳化硅区150、155充当MOSFET100的两个单独的晶体管的源极区，而电流扩展层140充当MOSFET100的公共漏极区。沟道区131被设置在位于源极区150与JFET区142之间的p阱130中，并且沟道区136被设置在位于源极区155与JFET区142之间的p阱135中。栅极绝缘层170被设置在JFET区142、p阱130、135的部分以及n型碳化硅区150、155的部分上。栅电极180被设置在栅极绝缘层170上。栅电极180可例如包括掺杂的多晶硅或碳化硅层，并且绝缘层170可例如包括二氧化硅。如图1所示，栅极绝缘层170可包围栅电极180。
n+源极区150、155上的欧姆接触部190(例如金属层)充当公共的源极接触部，并且n+碳化硅衬底100的背面上的欧姆接触部195充当MOSFET 100的漏极接触部。
如从以上讨论中应清楚的是，在常规的碳化硅MOSFET中，位于p阱130、135之间的JFET区142比在下面的漂移层120更重度地被掺杂。这种更高的掺杂浓度被提供以降低JFET区142的电阻，以便提高器件100所支持的电流密度。不幸的是，当MOSFET 100处于其断开状态时，JFET区142中的更高的掺杂浓度提高了MOSFET 100的电场。该提高的电场可能损害栅极绝缘层170和/或降低制造良率。JFET区142中提高的掺杂浓度也可能产生降低举例来说诸如为功率IGBT的一些器件的电压阻断能力的效果。
按照本发明的实施例，诸如功率MOSFET和IGBT的功率开关器件被提供，其包括选择性掺杂的JFET区。特别地，在一些实施例中，JFET区可包括第一和第二外围部分，这些外围部分邻近阱并且比JFET区的中心部分更高度地被掺杂。在本文中，有时将JFET区的这些更高度掺杂的外围部分称为“局部JFET区”。在一些实施例中，可通过将掺杂物注入到JFET区的邻近阱的外围部分中而同时JFET区的中心部分不被注入来形成局部JFET区。通过选择性地注入JFET区，由于在JFET区的中心部分中提供较低的掺杂浓度，例如当器件处于其断开状态时降低栅氧化层中的电场可以是有可能的。
根据本发明的实施例的功率MOSFET、IGBT及其他器件相较于常规的功率器件可展现大量优点。例如，如上文所述，当根据本发明的实施例的功率MOSFET和IGBT处于其断开状态时，所述MOSFET和IGBT可在栅氧化层中展现更低的电场水平。因此，根据本发明的实施例的器件的栅氧化层相较于常规的功率器件，可经历更小的应力，并且因此可具有改善的器件稳定性。由于栅氧化物在器件操作期间可经历更小的应力，限定器件的标准可以被降低，这可导致改善的器件制造良率。另外，当根据本发明的实施例的器件处于其断开状态时，相较于常规器件，晶体管的位于JFET区的相对面上的耗尽区可趋向于以器件层结构内从栅电极起测量的更深深度在JFET区下方合并。因此，根据本发明的实施例的器件可展现减少的反向漏电流。相较于在器件的JFET区中具有较浅的耗尽区的常规器件，这些耗尽区的合并还可提供增强的电压阻断能力。
此外，在常规IGBT具有经由离子注入被掺杂的电流扩展层的情况下，固有的折衷可存在于器件的切换速度与使器件导通所需的正向电压降(VF)之间。特别地，离子注入对晶体造成损害，其降低了载流子寿命，而受损的区域可捕获载流子并且允许它们重新结合。因此，离子注入可提高器件的切换速度，但这样做会显著提高使器件导通所需的正向电压降。在许多应用中，正向电压降的这种提高的负面结果可能超过改善的切换速度所提供的任何优点。由于根据本发明的实施例的IGBT可仅部分地注入JFET区，通常将导致较小的离子注入损害。对于许多应用而言，这较之常规的IGBT可提供正向电压降与切换速度之间更好的折衷。
另外，根据本发明的实施例的IGBT还可在器件的有源区域内提供非破坏性的雪崩电流通路。如本领域的技术人员已知的那样，BJT中的“雪崩击穿”(其有时被简称为“雪崩”)指当向器件施加强电场时可能发生的快速电流倍增。在功率SiC BJT中(并且因此在SiC IGBT中)，这种雪崩电流中的许多通常将流过器件的包围有源区域的终端区域。不幸的是，这样的器件的终端区域通常不能应付雪崩电流水平，并且因此如果发生雪崩击穿，则器件将被永久性地破坏。根据本发明的一些实施例的功率IGBT可具有局部JFET区，所述局部JFET区至少部分地在器件的阱区下方延伸，由于阱下方提高的掺杂水平导致阱下方的p-n结处的电场提高，这便于达到雪崩条件，因此可使雪崩电流更容易流过器件的有源区域。因此，根据本发明的实施例的IGBT可在器件的有源区域内包括漏电流通路，其在器件击穿时传送雪崩电流。当雪崩电流通过这些漏电流通路被传送时，其可以不破坏器件，并且因此，根据本发明的某些实施例的IGBT可更有可能经受住雪崩事件。
图2是根据本发明的某些实施例的功率MOSFET 200的示意性截面图。MOSFET 200可例如在重度掺杂的块状单晶n型碳化硅衬底210上被实现为单片器件。然而，应理解的是，在一些实施例中，衬底210可在器件形成之后被去除，或者可完全被省略。还应理解的是，在本文中，术语“衬底”可包括半导体层，举例来说诸如为外延生长的半导体层或者以其他方式形成在半导体或非半导体衬底上的半导体层。轻度掺杂(n-)的n型碳化硅漂移层220被设置在衬底210上。n-碳化硅漂移层220可例如通过外延生长而形成。第一和第二间隔开的p型碳化硅p阱230、235被设置在n-漂移层220的上表面中。每个p阱230、235的全部或部分可被重度掺杂(p+)。n型碳化硅JFET区242被设置在n-碳化硅漂移层220上并且位于p阱230、235之间。JFET区242包括中心部分244和邻近相应的p阱230、235的两个局部JFET区246、248。
JFET区242的局部JFET区246、248可具有第一掺杂浓度，该第一掺杂浓度大于JFET区242的中心部分244的第二掺杂浓度。举例来说，在一些实施例中，局部JFET区246、248的掺杂浓度可以超过JFET区242的中心部分244的掺杂浓度至少约两倍。在一些实施例中，局部JFET区246、248的掺杂浓度可以超过JFET区242的中心部分244的掺杂浓度大约四倍到十四倍之间。如下面将更详细地讨论的那样，在一些实施例中，可通过外延生长厚的n-碳化硅漂移层220并且进而选择性地蚀刻该层以形成用于p阱230、235的凹穴对来形成n型碳化硅JFET区242。p阱230、235进而可以被选择性地生长在这些凹穴中。进而可例如通过使用选择性离子注入进一步掺杂JFET区242的邻近p阱230、235的部分来形成局部JFET区246、248。以这种方式，具有轻度掺杂的中心部分244和中度掺杂的局部JFET区246、248的JFET区242可以被提供。
第一和第二重度掺杂(n+)的n型碳化硅区250、255例如通过选择性外延生长(这可在形成局部JFET区246、248之前或之后完成)在相应的第一和第二p阱230、235之内形成。所有的层/区210、220、230、235、242、250、255可包括4H-SiC层/区。第一和第二重度掺杂(n+)的n型碳化硅区250、255充当MOSFT 200的源极区，而n-漂移层220充当MOSFET 200的公共漏极区。沟道区231被设置在位于源极区250与公共漏极区220之间的p阱230中，并且沟道区236被设置在位于源极区255与公共漏极区220之间的p阱235中。栅极绝缘层270被设置在JFET区242、P阱230、235的部分以及n+碳化硅区250、255的部分上。栅电极280被设置在栅极绝缘层270上。栅电极280可例如包括掺杂的多晶硅或碳化硅层，并且栅极绝缘层270可例如包括二氧化硅。如图2所示，在一些实施例中，栅极绝缘层270可包围栅电极280。
在n+源极区250、255上形成欧姆接触部290(例如金属)来提供源极接触部。在一些实施例中，单个金属层可被用于为两个单独的MOSFET提供欧姆接触部290。欧姆接触部295形成在n+碳化硅衬底200的背面上，其充当MOSFET 200的漏极接触部。
就载流子浓度而言，上述p+和n+导电类型的区域和外延层可以被尽可能地重度掺杂而不引起过多的制造缺陷。用于生产p型碳化硅区的合适的掺杂物包括铝、硼或镓。用于生产n型碳化硅区的合适的掺杂物包括氮和磷。
如图2所示，在一些实施例中，局部JFET区246、248距器件的顶面(即与衬底相对的表面)的深度可大致与p阱230、235的深度相同。
图3是根据本发明的另外的实施例的功率MOSFET 300的示意性截面图。MOSFET 300可与上述MOSFET 200几乎完全相同，并且因此，在本文中将不再进一步描述MOSFET 300的与MOSFET 200的对应元件完全相同(并且标号完全相同)的元件。然而，如图3所示，MOSFET 300与MOSFET 200的不同之处在于：MOSFET 300的局部JFET区346、348延伸至超过p阱230、235的深度的深度，并且如图3进一步所示，在一些实施例中，局部JFET区346、348可部分地在p阱230、235下方延伸。例如，在一些实施例中，每个局部JFET区346、348可在其邻近的相应的p阱230、235下方延伸直至例如约0.2到0.3微米。如所示出的那样，在一些实施例中，局部JFET区346、348可横向延伸以位于它们相应的关联p阱230、235和它们的关联源极区250、255两者的下方。还应理解的是，可在另外的实施例中通过扩展或缩小局部JFET区346、348的位于p阱230、235之间的部分的宽度来改变JFET区342的中心部分344的宽度“W”。
在图2和图3的MOSFET 200和MOSFET 300中，栅极绝缘层270和栅电极280直接形成在JFET区242/342上。然而，应理解的是，在其他实施例中，掩埋沟道区可以被设置在源极接触部290之间。这样的掩埋沟道区可例如包括直接形成在栅极绝缘层270下方的中度掺杂的n型碳化硅层(例如掺杂至3×1016/cm3的浓度)。该掩埋沟道的宽度可与栅极绝缘层270的宽度完全相同，并且掩埋沟道的侧表面可直接接触欧姆源极接触部290的侧表面。掩埋沟道层可直接形成在JFET区242/342、局部JFET区246、248/346、348、p阱230、235以及n+碳化硅源极区250、255上。
图4是示出下列各项的仿真输出特性的曲线图：(1)上述图1的常规功率MOSFET 100(除了在用于生成图4的曲线图的仿真中所使用的器件中省略了电流扩展层140，使得JFET区142和p阱130、135直接位于碳化硅漂移层120之上)；(2)上述图3的MOSFET 300；以及(3)作为上述图3的MOSFET 300的具有更宽的局部JFET区的修改版本的MOSFET 300′。特别地，图4示出了作为向衬底和栅电极(其中源极接触部接地)施加的电压的函数的漏极-源极电流(IDS)的密度。在用于创建图4的仿真中，所有三个MOSFET 100、300、300′的漂移区均具有5×1015cm-3的掺杂浓度。常规的功率MOSFET 100具有掺杂浓度为2.75×1016cm-3的JFET区142。MOSFET 300具有JFET区342，该JFET区342具有掺杂浓度分别为5×1016cm-3的局部JFET区346、348和掺杂浓度为5×1015cm-3的中心部分344。在MOSFET 300中，局部JFET区346、348分别在它们相应的p阱330、335下方延伸较短的距离(具体而言，位于p阱230、235下方的每个局部JFET区346、348的边缘与最接近JFET区342的源极区250、255的边缘在竖直方向上对准)，并且局部JFET区346、348的最大宽度(图3中的宽度“d”)等于0.5微米。MOSFET 300′具有JFET区，该JFET区具有掺杂浓度分别为3×1016cm-3的局部JFET区和掺杂浓度为5×1015cm-3的中心部分。在MOSFET 300′中，每个局部JFET区的最大宽度(图3中的宽度“d”)等于1.0微米，并且每个局部JFET区在其相应的p阱下方延伸0.5微米的距离。应理解的是，在另外的实施例中，局部JFET区可在它们相应的p阱下方延伸每个p阱的全部宽度。
在图4中，每个MOSFET 100、300、300′的仿真结果如此密切吻合，以至于看起来仅对每个仿真的栅电压Vg绘制了单条曲线。由此，应理解的是，图4中的每条曲线代表所有三个MOSFET 100、300、300′的仿真结果。因而，图4示出了与常规JFET区相反的对局部JFET区的使用在提供上文所讨论的各种其他优点的同时可能不会导致电流-电压特性的牺牲。
图5是示出被用于生成图4的曲线图的常规功率MOSFET 100和MOSFET 300、300′在JFET区中的仿真电流分布的曲线图。特别地，图5示出了沿图1和图3中的5-5线取的MOSFET 100、300、300′中的每一个的电流分布。在图5中，曲线410示出了MOSFET 100的电流分布，曲线420示出了MOSFET 300的电流分布，并且曲线430示出了MOSFET 300′的电流分布，这些电流分布均针对15伏的栅电压(Vg)和1伏的源极-漏极电压VDS。图5的曲线图的x轴上的值“5”对应于所述MOSFET中的每一个的JFET区的中心。
如图5所示，常规的MOSFET 100在其JFET区142的中心部分具有相对高的电流密度(即大于700A/cm2)，并且在沟道131、136中具有约为1050A/cm2的最大电流密度。相反，MOSFET 300在其JFET区342的中心部分344中具有降低的电流密度(即低至大约620A/cm2)，并且在沟道区231、236中具有较高的电流密度(即大于约1300A/cm2)。MOSFET 300′在其JFET区的中心部分中具有更进一步降低的电流密度(即小于600A/cm2)，并且在沟道区中具有中等电流密度(即大约1100A/cm2)。因而，图5的曲线图示出了根据本发明的实施例的局部JFET区可被用于在提高局部JFET区中位于JFET区边缘处的电流密度的同时降低JFET区的中心部分中的电流密度。
图6是示出被用于生成图4的曲线图的常规功率MOSFET 100和功率MOSFET 300、300′的仿真反向电流-电压特性的曲线图。在图6中，曲线411示出了MOSFET 100的仿真反向电流-电压特性，曲线421示出了MOSFET 300的仿真反向电流-电压特性，并且曲线431示出了MOSFET 300′的仿真反向电流-电压特性。如图6所示，在阻断电压的整个范围上，根据本发明的实施例的MOSFET 300、300′的反向漏电流密度小于常规MOSFET 100的反向漏电流。事实上，对于MOSFET 300′而言，反向漏电流在阻断电压的整个范围上大体上更小。此外，相对于MOSFET 300而言，图6示出了相较于常规的MOSFET100，反向漏电流的斜率在高阻断电压处更迅速地提高。这显示出，当MOSFET 300被用在IGBT中时，相较于常规的IGBT，其将传导更高的雪崩击穿电流通过JFET区。如上所述，传导更高的雪崩电流通过JFET区的器件更有可能经受住雪崩事件，这是因为所述更高的电流帮助减少了转移到器件外围的电流。
图7A和图7B是示出当常规功率MOSFET 100和MOSFET 300处于其断开状态时这两者的电场强度(针对1200伏的衬底电压)的截面图。如图7A和图7B所示，常规MOSFET 100的栅氧化层170中的电场相当高，而MOSFET 300的栅氧化层270中的电场明显降低。遍及器件100和300的其他部分的电场相对类似。
图7C是示出沿图7A的7C-7C线和图7B的7C-7C线取的仿真电场值的曲线图。如图7C中的曲线422所示，相较于常规MOSFET 100的栅氧化层170中的大约3.25×106伏/cm(曲线412)，MOSFET 300的栅氧化层270中的电场被降低至大约2.90×106伏/cm。图7C还示出了在栅氧化区外部，这两个器件的电场类似。
图8是根据本发明的实施例的p沟道IGBT 500的电路图。图9是图8的IGBT 500的单位元的实现的截面图。
如图8所示，IGBT 500包括NPN碳化硅功率BJT 501，其具有基极502、发射极503和集电极504。IGBT 500还包括碳化硅功率MOSFET 505，其具有栅极506、源极507和漏极508。碳化硅功率MOSFET 505的源极507与碳化硅功率BJT 501的基极502电连接，并且碳化硅功率MOSFET 505的漏极508与碳化硅功率BJT 501的集它极504它连接。
IGBT 500可如下操作。外部驱动电路与MOSFET 505的栅极506连接以向功率MOSFET 505施加栅极偏压。当该外部驱动电路向栅电极506施加足够电压时，在栅极506下方形成反型层，该反型层充当将BJT 501的集电极504电连接至BJT 501的基极502的沟道509。空穴从集电极区504通过沟道509被传导到基极501中。该空穴电流充当驱动BJT 501的基极电流。响应于该空穴电流，电子从BJT 501的发射极503越过基极502被传导至BJT 501的集电极504。因而，碳化硅功率MOSFET 505将碳化硅功率BJT 501从电流驱动器件转化为电压驱动器件，这可虑及简化的外部驱动电路。碳化硅功率MOSFET 505充当驱动器晶体管，并且碳化硅功率BJT 501充当IGBT500的输出晶体管。
图9是下列各项的示意性截面图(a)被用于形成图8的功率MOSFET 505的至少一部分的两个单独的MOSFET 505′和(b)被用于形成图8的功率BJT 501的至少一部分的两个单独的BJT 501′。应理解的是，为了形成功率IGBT 500，将并联实现多个单独的MOSFET505′并且将并联实现多个单独的BJT 501′。在一些实施例中，各单独的MOSFET 505可与各单独的BJT 501′在空间上分隔开，而在其他实施例中，各单独的MOSFET 505′可与各单独的BJT 501′在整个器件中相互混合。在任何一种情况下，单独的MOSFET 505′与单独的BJT 501′的组合可在功能上被视为IGBT 500的单位元。
如图9所示，MOSFET 505′和BJT 501′可形成在同一块状单晶n型碳化硅衬底510上。p+碳化硅场阻挡层(field stopper layer)512可以被设置在衬底510上。p型场阻挡层512可外延生长并且可例如为大约0.2微米厚，并且可被掺杂至大约5×1017cm-3的浓度。轻度掺杂(p-)的p型碳化硅漂移层520被设置在场阻挡层512上。p型漂移层520可例如为以大约2×1014cm-3的浓度掺杂的100微米(μm)厚的外延层。在p型碳化硅漂移层520的上表面中设置有一对碳化硅n阱530、535。在n阱530的中心部分中形成有p+碳化硅源极区550，并且在n阱535的中心部分中形成有p+碳化硅源极区555。重度掺杂的n+碳化硅区560形成在邻近p+碳化硅区550的n阱530的上部中，并且重度掺杂的n+碳化硅区565形成在邻近p+碳化硅区555的n阱535的上部中。p+碳化硅源极区550与重度掺杂的n+碳化硅层560的组合包括单位元的IGBT中的第一个的阳极，并且p+碳化硅源极区555与重度掺杂的n+碳化硅层565的组合包括单位元的IGBT中的第二个的阳极。
位于n阱530、535之间的p型碳化硅漂移层520的上部包括p型JFET区542。JFET区542包括中心部分544和邻近相应的n阱530、535的两个局部JFET区546、548。JFET区542的局部JFET区546、548可具有第一掺杂浓度，该第一掺杂浓度大于JFET区542的中心部分544的第二掺杂浓度。欧姆接触部590被形成以接触n+碳化硅区560和p+碳化硅区550，并且欧姆接触部591被形成以接触n+碳化硅区565和p+碳化硅区555。欧姆接触部595形成在n+碳化硅衬底510的背面上。诸如二氧化硅层的栅极绝缘层570形成在p-JFET区542、n阱530、535的顶部上并且形成至p+碳化硅发射极区550、555上。最终，举例来说诸如为碳化硅层的MOSFET栅极580形成在栅极绝缘层570上。由此，MOSFET沟道被限定在n阱530、535中并且位于p+发射极区550、555与p型JFET区542之间。
n+碳化硅区560、565充当BJT 501′的集电极504′。p型碳化硅层512、520、542充当BJT 501′的基极502′，而n+碳化硅衬底510充当BJT 501′的发射极503′。p+碳化硅区550、555充当相应的MOSFET 505′的漏极508′，而p型JFET区542、546、548充当MOSFET 505′的源极507′。在图9中还示出了通过IGBT 500的空穴电流和电子电流。
在IGBT 500中包括局部JFET区546、548可提供大量优点。首先，如上所述，当IGBT 500处于其断开状态时，JFET区542的中心部分中的降低的掺杂浓度可使栅氧化层570中的电场降低。另外，位于JFET区542的相对面上的MOSFET 505′的耗尽区可趋向于在JFET区542下方合并，并且可从栅极进一步延伸，相较于常规器件，这可减少反向漏电流并且增强IGBT 500的电压阻断能力。
另外，如图9所示，局部JFET区546、548可部分地位于p阱230、235之下。因此，p-漂移层520与n阱530、535之间的p-n结可更容易经历雪崩击穿，这是因为局部JFET区546、548的部分地位于n阱530、535之下的部分中的更高的掺杂水平导致更高的电场，而这便于在器件的有源区域内更快速地达到雪崩条件。由于可增加通过n阱530、535的雪崩电流，进而可降低IGBT 500的外围处的雪崩电流，因此这可以是有利的。由于外围处过多的雪崩电流可能在物理上损害或破坏IGBT 500，因此通过n阱530、535所提供的增加的雪崩电流可提供更有可能经受住雪崩事件的更健壮的器件。
另外，通过使局部JFET区546、548延伸至部分地位于n阱530、535之下，降低BJT 501的电流增益，由此降低通过器件的电子电流与空穴电流之比可以是有可能的。因而，相较于常规的IGBT，根据本发明的实施例的IGBT可具有相对较高的空穴电流水平(该电流流过器件的JFET区)和相对较低的电子电流水平(其为能够引起诸如IGBT500的p沟道IGBT的闩锁效应的电流)。因而，根据本发明的实施例的IGBT可不容易受到闩锁效应的影响。
尽管图8和图9示出了根据本发明的实施例的p沟道IGBT 500的单位元500′的结构，但应理解的是，可以按照本发明的另外的实施例来提供n沟道IGBT。例如，在一个这样的实施例中，可提供n沟道IGBT的单位元，除了每个半导体层的极性相反之外，其具有与图9所示的结构相同的结构。同样应理解的是，可提供具有根据本发明的实施例的局部JFET区的n型和p型MOSFET两者。
按照本发明的另外的实施例，形成具有选择性掺杂的JFET区的功率场效应晶体管的方法以及形成包括这样的晶体管的器件的方法被提供。例如，图10A-10F示出了根据本发明的一些实施例的用于形成n沟道MOSFET的JFET区的方法。
如图10A所示，操作可开始于在n型碳化硅衬底600上形成轻度掺杂的n型碳化硅漂移区605(其可例如以5×1015/cm3的浓度被掺杂)。接着，参考图10B，可依次在碳化硅漂移层605的上表面上形成诸如氧化物掩膜层(例如二氧化硅)的第一掩膜层610和诸如为光致抗蚀剂、多晶硅层或氮化层(例如氮化硅)的第二掩膜层615。如图10B所示，可依次蚀刻第二掩膜层615和第一掩膜层610以使n型碳化硅漂移区605的部分暴露。进而可通过第一和第二掩膜层中的开口来执行使用n型掺杂物的离子注入工艺以在n型碳化硅漂移区605的上表面中形成第一和第二重度掺杂的n型源极/漏极区620、625。
如图10C所示，进而可例如使用干法或湿法蚀刻工艺(取决于用于形成第二掩膜层的材料)来去除第二掩膜层615，并且进而可例如使用缓冲氧化物蚀刻工艺来选择性地去除第一氧化层610的部分以使漂移层605的顶面的另外的部分暴露。然后，如图10D所示，可执行第二离子注入工艺以将p型掺杂物注入n型碳化硅漂移区605的暴露的上表面。可将第二离子注入工艺设定为与上文所讨论的第一离子注入工艺相比将p型掺杂物注入更深的深度。因此，中度至重度掺杂的p型区630、635、640可形成在n型碳化硅漂移区605的邻近第一和第二源极/漏极区620、625的上部中，并且重度至非常重度掺杂的p型区645可形成在n型碳化硅漂移区605的位于第一和第二源极/漏极区620、625以及p型区630、635、640下方的一部分中。区域630、635、640、645包括MOSFET的p型阱区650。可以对第一和第二源极/漏极区620、625进行足够重度的n型掺杂，使得即使在使用p型掺杂物的第二离子注入工艺之后，这些区域也可保持为重度掺杂的n型区620、625。
接着，如图10E所示，第二缓冲氧化物蚀刻(或其他掩膜去除工艺)可被用于选择性地去除第一掩膜层610的附加部分，由此使n型碳化硅漂移区605的邻近p阱650的侧边缘的附加部分暴露。可以通过第一掩膜层610中的开口向n型碳化硅漂移区605的上表面的暴露部分中执行使用n型掺杂物的第三离子注入工艺。该第三离子注入工艺可被用于形成邻近p阱650的侧边缘的第一和第二中度掺杂的局部JFET区655、660。局部JFET区可被n型掺杂至例如为2.75×1016/cm3的浓度。接着，如图10F所示，第一掩膜层610的其余部分可被去除，并且举例来说诸如为二氧化硅层的栅极绝缘层665和栅电极670可依次形成在器件的上表面上以完成MOSFET。
如图10A-10F所示，可使用自对准技术来执行JFET区和局部JFET区注入，并且因此可在不需要对JFET区进行图形化的情况下形成MOSFET。另外，可沉积单层光致抗蚀剂(或其他掩膜)(即第一和第二掩膜层610、615)，其可被用于上文所讨论的第一、第二和第三离子注入工艺。另外，在一些实施例中，可在上文所讨论的第三离子注入工艺期间使用逆向注入分布，以便相较于局部JFET区655、660的上部更重度地掺杂局部JFET区655、660的下部。该逆向注入分布可被用于更好地控制MOSFET的阈值电压。还应理解的是，虽然图10A-10F示出了根据本发明的实施例的形成MOSFT的一种方式，但也可使用其他方法。最终，虽然图10A-10F示出了根据本发明的实施例的形成MOSFET的方法，但应理解的是，在本文中所公开的操作可被适当地修改以形成举例来说诸如为图8-9的IGBT 500的其他器件。
虽然主要参考MOSFET和IGBT描述了以上发明的实施例，但应理解的是，根据本发明的实施例的局部JFET区可被用在其他器件中。
虽然参考具体附图描述了上述实施例，但应理解的是，本发明的一些实施例可包括附加和/或居间的层、结构或元件，和/或可被删除的具体的层、结构或元件。虽然已描述了本发明的若干示例性实施例，但本领域的技术人员将容易地理解，许多修改在所述示例性实施例中是可能的并且在本质上不背离本发明的新颖性示教和优点。相应地，所有这样的修改旨在包括于权利要求所限定的本发明的范围内。因此，应理解的是，上述内容是本发明的示意，而本发明不应被视为限于所公开的具体实施例，并且对所公开的实施例及其他实施例的修改旨在包括于所附权利要求的范围内。本发明由下面的权利要求限定，并且权利要求的等同内容也被包括在其中。

Claims (24)

1.一种半导体开关器件，其包括：
宽带隙漂移层，其具有第一导电类型；
第一宽带隙阱区，其具有与所述第一导电类型相反的第二导电类型并且位于所述宽带隙漂移层上；
第二宽带隙阱区，其具有所述第二导电类型并且位于所述宽带隙漂移层上；
第一宽带隙源极/漏极区，其具有所述第一导电类型并且位于所述第一宽带隙阱区上；
第二宽带隙源极/漏极区，其具有所述第一导电类型并且位于所述第二宽带隙阱区上；
宽带隙JFET区，其具有所述第一导电类型并且位于所述第一和第二宽带隙阱区之间；以及位于所述JFET区以及所述第一和第二宽带隙阱区上的栅极绝缘层；
其中所述JFET区的邻近所述第一宽带隙阱区的侧表面的第一局部JFET区和所述JFET区的邻近所述第二宽带隙阱区的侧表面的第二局部JFET区的的掺杂浓度超过所述JFET区的位于所述JFET区的第一和第二局部JFET区之间的中心部分的掺杂浓度，
其中所述栅极绝缘层的位于所述第一局部JFET区上的部分、所述JFET区的中心部分以及所述第二局部JFET区全部具有相同的厚度。
2.根据权利要求1所述的半导体开关器件，其中所述JFET区的第一和第二局部JFET区分别至少部分地在所述第一和第二宽带隙阱区的下方延伸。
3.根据权利要求2所述的半导体开关器件，其还包括位于所述栅极绝缘层上的栅电极，并且其中邻近所述宽带隙漂移层的所述第一局部JFET区的下部比所述第一局部JFET区的上部更重度地被掺杂。
4.根据权利要求3所述的半导体开关器件，其中所述器件包括碳化硅MOSFET，并且其中所述第一和第二局部JFET区比所述第一和第二宽带隙阱区更靠近所述宽带隙漂移层的底面延伸。
5.根据权利要求4所述的半导体开关器件，其中所述宽带隙漂移层包括n型碳化硅漂移层，其中所述第一和第二宽带隙阱区包括第一和第二p型碳化硅p阱，其中所述第一和第二宽带隙源极/漏极区包括第一和第二n型碳化硅源极/漏极区，并且其中所述宽带隙JFET区包括n型碳化硅JFET区。
6.根据权利要求1所述的半导体开关器件，其中所述第一和第二局部JFET区中的每一个的峰值掺杂浓度超过所述JFET区的中心部分处的掺杂浓度至少两倍。
7.根据权利要求2所述的半导体开关器件，其中所述JFET区的第一局部JFET区还至少部分地在所述第一宽带隙源极/漏极区下方延伸，并且所述JFET区的第二局部JFET区还至少部分地在所述第二宽带隙源极/漏极区下方延伸。
8.根据权利要求1所述的半导体开关器件，其中所述器件包括碳化硅绝缘栅双极结晶体管(“IGBT”)。
9.根据权利要求8所述的半导体开关器件，其中所述器件还包括n型碳化硅衬底和分别形成在所述第一和第二宽带隙阱区中的第一和第二n+碳化硅发射极区，并且其中所述宽带隙漂移层包括p型碳化硅漂移层，其中所述第一和第二宽带隙阱区包括第一和第二n型碳化硅n阱，其中所述第一和第二宽带隙源极/漏极区包括第一和第二p型碳化硅源极/漏极区，并且其中所述宽带隙JFET区包括p型碳化硅JFET区。
10.根据权利要求9所述的半导体开关器件，其中所述器件还包括p型碳化硅电流扩展层，其中所述p型碳化硅JFET区是所述p型碳化硅电流扩展层的一部分，并且其中所述第一和第二局部JFET区包括所述p型碳化硅电流扩展层的注入部分。
11.一种绝缘栅双极结晶体管(“IGBT”)，其包括：
宽带隙漂移层，其具有第一导电类型并且位于宽带隙衬底上，所述宽带隙衬底具有与所述第一导电类型相反的第二导电类型；
第一宽带隙阱区，其具有所述第二导电类型并且位于所述宽带隙漂移层上；
第二宽带隙阱区，其具有所述第二导电类型并且位于所述宽带隙漂移层上；
第一宽带隙源极/漏极区，其具有所述第一导电类型并且位于所述第一宽带隙阱区上；
第二宽带隙源极/漏极区，其具有所述第一导电类型并且位于所述第二宽带隙阱区上；
第一宽带隙集电极区，其具有所述第二导电类型并且位于所述第一宽带隙阱区上；
第二宽带隙集电极区，其具有所述第二导电类型并且位于所述第二宽带隙阱区上；
宽带隙JFET区，其具有所述第一导电类型并且位于所述第一和第二宽带隙阱区之间；
在所述宽带隙JFET区上的栅极绝缘层；
其中所述JFET区的邻近所述第一宽带隙阱区的侧表面的第一局部JFET区和所述JFET区的邻近所述第二宽带隙阱区的侧表面的第二局部JFET区的掺杂浓度超过所述JFET区的位于所述JFET区的第一和第二局部JFET区之间的中心部分的掺杂浓度，并且
其中邻近所述宽带隙漂移层的所述第一局部JFET的下部比邻近所述栅极绝缘层的所述第一局部JFET的上部更重度地被掺杂。
12.根据权利要求11所述的绝缘栅双极结晶体管，其中所述JFET区的第一和第二局部JFET区分别至少部分地在所述第一和第二宽带隙阱区下方延伸。
13.根据权利要求12所述的绝缘栅双极结晶体管，其还包括位于所述宽带隙JFET区以及所述第一和第二宽带隙阱区上的栅极绝缘层和位于所述栅极绝缘层上的栅电极，其中所述栅极绝缘层的位于所述第一局部JFET区上的部分、所述JFET区的中心部分以及所述第二局部JFET区全部具有相同的厚度。
14.根据权利要求12所述的绝缘栅双极结晶体管，其中所述JFET区的第一局部JFET区还至少部分地在所述第一宽带隙源极/漏极区下方延伸，并且所述JFET区的第二局部JFET区还至少部分地在所述第二宽带隙源极/漏极区下方延伸。
15.根据权利要求11所述的绝缘栅双极结晶体管，其中所述第一导电类型为p型并且所述第二导电类型为n型。
16.一种形成功率场效应晶体管的方法，其包括：
形成具有第一导电类型的第一宽带隙层；
在所述第一宽带隙层的顶面上形成掩膜层，所述掩膜层在其中具有第一和第二开口；
通过所述掩膜层中的第一和第二开口在所述第一宽带隙层的上部中形成第一和第二重度掺杂的源极/漏极区；
去除所述掩膜层的一部分；
在所述第一宽带隙层中形成具有与所述第一导电类型相反的第二导电类型的第一宽带隙阱区，使得所述第一重度掺杂的源极/漏极区处于所述第一宽带隙阱区之内；
在所述第一宽带隙层中形成具有所述第二导电类型的第二宽带隙阱区，使得所述第二重度掺杂的源极/漏极区处于所述第二宽带隙阱区之内；
邻近所述第一宽带隙阱区的侧边缘形成具有所述第一导电类型的第一局部JFET区，并且邻近所述第二宽带隙阱区的侧边缘形成具有所述第一导电类型的第二局部JFET区，其中所述第一和第二局部JFET区被具有所述第一导电类型的宽带隙JFET区分隔开；
其中所述第一和第二局部JFET区各自的掺杂浓度均超过位于它们之间的宽带隙JFET区的掺杂浓度，并且
其中所述第一和第二局部JFET区比所述第一和第二宽带隙阱区更靠近所述第一宽带隙层的底面延伸。
17.根据权利要求16所述的方法，其中所述第一宽带隙层包括宽带隙漂移层。
18.根据权利要求16所述的方法，其中所述方法还包括形成宽带隙漂移层，并且其中所述第一宽带隙层包括形成在所述宽带隙漂移层上的宽带隙电流扩展层。
19.根据权利要求17所述的方法，其中在所述宽带隙漂移层中形成具有所述第二导电类型的第一宽带隙阱区使得所述第一重度掺杂的源极/漏极区处于所述第一宽带隙阱区之内包括以这样的浓度将所述第二导电类型的离子注入到所述宽带隙漂移层中：即所述浓度形成所述第一宽带隙阱区但不足以实质上改变处于所述第一宽带隙阱区内的所述第一重度掺杂的源极/漏极区的掺杂浓度。
20.根据权利要求19所述的方法，其中通过在形成所述第一和第二宽带隙阱区之后将所述第一导电类型的掺杂物注入到包括所述第一和第二宽带隙阱区以及所述第一和第二重度掺杂的源极/漏极区的衬底的暴露区域中而形成所述第一和第二局部JFET区，使得所述第一和第二局部JFET区的掺杂浓度高于所述JFET区的其他部分的掺杂浓度。
21.根据权利要求17所述的方法，其中所述第一和第二局部JFET区比所述第一和第二宽带隙阱区更靠近所述宽带隙漂移层的底面延伸。
22.一种半导体开关器件，其包括：
宽带隙漂移层，其具有第一导电类型；
第一宽带隙阱区，其具有与所述第一导电类型相反的第二导电类型并且位于所述宽带隙漂移层上；
第二宽带隙阱区，其具有所述第二导电类型并且位于所述宽带隙漂移层上；以及
宽带隙JFET区，其具有所述第一导电类型并且位于所述第一和第二宽带隙阱区之间；
其中所述宽带隙JFET区包括中间部分，所述中间部分的掺杂浓度低于所述宽带隙JFET区的第一外围部分的第一掺杂浓度并且低于所述宽带隙JFET区的第二外围部分的第二掺杂浓度，并且
其中所述宽带隙JFET区的第一外围部分的下表面至少与所述第一宽带隙阱区的下表面同样地接近所述宽带隙漂移层的下表面，并且其中所述宽带隙JFET区的第二外围部分的下表面至少与所述第二宽带隙阱区的下表面同样地接近所述宽带隙漂移层的下表面。
23.根据权利要求22所述的开关器件，其中所述宽带隙JFET区的第一外围部分至少部分地在所述第一宽带隙阱区下方延伸。
24.根据权利要求23所述的开关器件，其中所述宽带隙JFET区的第一外围部分的峰值掺杂浓度超过所述JFET区的中间部分处的掺杂浓度至少两倍。
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