JP2000349282A - ｐ−チャンネル絶縁ゲートバイポーラートランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 高耐圧、大電流動作を行うスイッチング素子
に適した新規なｐ−チャンネル絶縁ゲートバイポーラー
トランジスタの提供。 【解決手段】 半導体材料として炭化ケイ素を用い、ｎ
型エミッタ４、ｐ^-ベース３、ｎ⁺コレクタ２からなるｎ
ｐｎバイポーラートランジスタと、ｎ型エミッタ４に接
する絶縁膜層７を介してゲート８が設けられ、ｎ型エミ
ッタ４中に埋め込みされてなるｐ⁺ウエル５、ｐ^-ベース
３、その間にあるｎ型エミッタ４、絶縁膜層７を介して
設けられたゲート８により構成される絶縁ゲートトラン
ジスタとが構成されており、ｎ型エミッタ４とｐ⁺ウエ
ル５とは、エミッタ電極６により等電圧を印加する構造
を有し、ｎ⁺コレクタ２上に設けられたコレクター電極
１によりｎ⁺コレクタに電圧を印加し、ゲート８にゲー
ト電圧を印加する構造を有するｐ−チャンネル絶縁ゲー
トバイポーラートランジスタ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ｐ−チャンネル絶
縁ゲートバイポーラートランジスタに関するものであ
る。具体的には、直流−直流電圧変換、又は直流−交流
電圧変換を行う電力制御に利用される半導体スイッチン
グ素子の一つである、絶縁ゲートバイポーラートランジ
スタ（Insulated Gate Bipolar Transistor、以後、Ｉ
ＧＢＴと略す）において、絶縁ゲート下のチャンネルを
ｐ−チャンネルとし、当該ｐ−チャンネルの材料に炭化
ケイ素を利用する素子に関する。

【０００２】

【従来の技術】絶縁ゲートバイポーラートランジスタ
（ＩＧＢＴ）は、電力制御に利用される半導体スイッチ
ング素子の一つであり、ゲート電圧の変化に応じてオン
−オフ動作が可能である利点を用いて、直流−交流電圧
変換、更には、変換された交流を平滑化して直流にする
ことで直流−直流電圧変換を行う電力制御用機器に利用
される。ＩＧＢＴの動作原理を、ｎ−チャンネルＩＧＢ
Ｔを例にとり、以下に説明する。図２（ａ）はｎ−チャ
ンネルＩＧＢＴの断面構造に一例を示すものである。図
２（ｂ）は、図２（ａ）に示すｎ−チャンネルＩＧＢＴ
の構成を素子記号で表したものである。

【０００３】図２（ａ）に示すｎ−チャンネルＩＧＢＴ
においては、ｐ⁺基板がｐ型コレクタ１１、その上に積
層されたｎ^-エピ層がｎ^-ベース１３、前記ｎ^-エピ層の
上面よりイオン注入により形成したｐ型エミッタ１４
（ｐ型ウエル）が、縦型ｐｎｐバイポーラートランジス
タを構成している。該ｐ型ウエルの一部に浅い高濃度の
イオン注入によりｎ⁺ウエル１５が形成されている。こ
のｎ⁺ウエル１５とｎ^-ベース（ｎ^-エピ層）１３、その
間に挟まれたｐ型ウエルの上表面にゲート絶縁膜７とし
て、酸化膜が形成されている。ゲート８は、ｎ⁺ウエル
１５とｎ^-ベース（ｎ^-エピ層）１３、その間に挟まれた
ｐ型ウエル１４の上に設けられ、ゲート絶縁膜７を介し
てゲート８の下にあるｐ型ウエル１４にチャンネルが形
成される。ｎ⁺ウエル１５とｎ^-ベース（ｎ^-エピ層）１
３、その間に挟まれたｐ型ウエル１４、その上のゲート
８により、絶縁ゲートＦＥＴが構成されている。エミッ
タ電極６は、ｐ型ウエル１４に対してオーミック接合を
形成するとともに、高濃度のｎ⁺ウエル１５に対して
も、オーミック接合を形成するように構成されており、
両者に同一の電圧が印加される。

【０００４】この例では、エミッタＥはソースに接続さ
れているとする。ソースに対して、しきい値よりも高い
正の電圧をゲートＧに掛けると、酸化膜７の下のｐ型伝
導層（ｐ型ウエル）に反転層（反転チャネル）が形成さ
れる。この反転チャネルにより、ｎ⁺ウエル１５とｎ^-エ
ピ層１３は電気的に接続される。この時、コレクタＣに
は、エミッタＥに対して正の電圧が掛けられていると、
ｐ⁺基板（ｐ⁺コレクタ）１２とｎ^-エピ層（ｎ^-ベース）
１３のｐ⁺ｎ接合が十分に順方向にバイアスされるまで
の間は、ほとんどの電圧はこの接合（ｐ⁺基板１２とｎ^-
エピ層１３のｐ⁺ｎ接合）にかかる。コレクタＣとエミ
ッタＥ間電圧を更に増し、ｐ⁺基板１２とｎ^-エピ層１３
のｐ⁺ｎ接合が十分に順方向にバイアスされた以降は、
順方向にバイアスに要した電圧を超えて、増加した分の
電圧は反転チャネル部分またはｎ^-エピ層３にかかるこ
とになる。この状態に至ると、正孔はｐ⁺基板１２から
ｎ^-エピ層１３へ、同時に、電子はｎ⁺ウエル１５から反
転チャネルを通してｎ^-エピ層１３へ注入される。その
結果、ｎ^-エピ層１３は伝導度変調され、低いインピー
ダンスの状態になる。

【０００５】さらにエミッター電圧を増していくと、反
転チャンネル間に掛かる電圧も増加し、反転チャンネル
を通してｎ^-エピ層１３へ注入される電子は、ｐ⁺基板１
２からｎ^-エピ層１３へ注入される正孔を相殺する。

【０００６】この例のようにｎ−チャンネルＩＧＢＴ
は、ｐ型ウエル１４、ｎ^-エピ層１３、ｐ⁺基板１２から
構成されるワイドベースのｐｎｐトランジスタをｎ−チ
ャンネルのＭＯＳトランジスタで駆動するものと考えら
れ、図２（ｂ）に示すようにモデル化できる。

【０００７】さらにコレクタＣとエミッタＥ間の電圧を
増すと、ｐ⁺基板１２からｎ^-エピ層１３へ注入された正
孔は、ｐ型ウエル１４にまで到達する。ｎ⁺ウエル１５
／ｐ型ウエル１４／ｎ^-エピ層１３のｎｐｎトランジス
タ構造を考えると、ｐ型ウエル１４に流れ込んだ正孔に
より、ｐ型ウエル１４とｎ⁺ウエル１５の接合が十分に
順バイアスされると、ｎ^-エピ層１３を超え、ｐ⁺基板１
２からｐベース（ｐ型ウエル）１４へ流入する正孔とｎ
⁺ウエル１５からｐベース（ｐ型ウエル）１４への電子
の注入が同時に起こり、ｐ型ウエル１４も伝導度変調さ
れた低いインピーダンスの状態になる。このように、ｎ
^-エピ層１３とｐ型ウエル１４が同時に伝導度変調され
た、すなわちｐ⁺基板１２とｎ⁺ウエル１５の間（コレク
タＣとエミッタＥ間）のインピーダンスが低くなった状
態は、寄生ｐ−ｎ−ｐ−ｎ構造がサイリスタ動作してい
るものである。この状態に到ると、ゲートＧの電圧を除
いても素子をオフできなくなる。この状態を、素子がラ
ッチアップしていると称する。図３に、ラッチアップし
ている際、ｎ−チャンネルＩＧＢＴの寄生サイリスタを
含めて、素子記号で表したものを示す。以上に、ＩＧＢ
Ｔにおいて、オフ状態からオン状態へ移るときの素子内
部の現象について、順をおって説明した。

【０００８】次に、オン状態からオフ状態へ戻す過程に
おける素子内部の現象を説明する。ｎ型エピ層１３へ正
孔と電子が注入されている正常動作状態でゲート電圧を
除くと、ｎ⁺ウエル１５から反転チャンネルを通した電
子の注入が止まる。電子の注入が止まると、ｐ型ウエル
１４とｎ^-エピ層１３の接合は逆方向にバイアスされて
いるために、この接合領域には急速に空乏層が広がり、
接合領域には高い電界が発生する。電界強度はｐｎ接合
部で最大となり、接合から離れる程小さくなる。また、
ｎ^-エピ層１３の不純物濃度はｐ型ウエル１４に比較し
て低く設定されているため、空乏層はｎ^-エピ層１３側
に広がっている。オン状態からオフ状態へ移行する過程
では、オン状態ではｎ^-エピ層１３に注入されいた正孔
と電子は、空乏層の形成に伴い生成する電界により、逆
方向に加速される。具体的には、空乏層領域で電子はエ
ミッタＥ側の電界が低い方へ加速される。一方、正孔は
コレクタＣ側の電界が高い方へ加速される。

【０００９】このようにｐｎ接合近傍に空乏層が急速に
広がり、この時空乏層にある電子と正孔は互いに反対方
向に加速される。加速される電子、正孔が加速過程にお
いて結晶格子の原子に衝突すると、価電子帯の電子をた
たき出す。たたき出された電子も、空乏層中の電界によ
って加速され、原子に衝突すると、また原子から電子を
たたき出す。電子の一回の衝突でたたき出される電子数
が平均して１よりも大きくなると、この衝突過程によっ
て生ずる電子電流は急激に増幅（アバランシェ増幅）さ
れ、ついには素子の破壊を引き起こす。

【００１０】以上に述べたｎ−チャンネルＩＧＢＴの動
作原理に基づき、スイッチングをしている場合の安全動
作領域（Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ，Ｓ
ＯＡ）について以下に説明する。ｎ−チャンネルＩＧＢ
ＴのコレクタＣとエミッタＥ間に電圧を印加した状態
で、ゲートＧにしきい値より高い電圧を、周期Ｔでパル
ス時間幅ｔｐの間加えて、スイッチング動作させる。

【００１１】コレクタＣとエミッタＥ間の電圧（コレク
タ−エミッタ電圧）を高くしていくと、素子がオン状態
からオフ状態に移行するとき、ｐ型ウエル１４とｎ^-エ
ピ層１３のｐｎ接合空乏層に発生する電界も高まり、そ
れに応じて原子へ衝突する電子速度も高まる。この結
果、一回の電子衝突でたたき出される電子数の増加、お
よび単位時間当たりの衝突回数も増加する。そのため、
コレクタＣとエミッタＥ間の電圧が一定電圧以上になる
とアバランシェ増幅が起こる。加えて、素子の扱う電流
（コレクタ電流）についても同じことがいえ、一定値を
超えるとアバランシェ増幅が起こる。

【００１２】コレクタ−エミッタ電圧、コレクタ電流に
ついて、上述したアバランシェ増幅による素子破壊を引
き起こさない限界を図示すると、図５に模式的に図示す
るように、コレクタ−エミッタ電圧、コレクタ電流を変
数とした実線が得られる。安全動作領域（Ｓａｆｅ Ｏ
ｐｅｒａｔｉｎｇ Ａｒｅａ，ＳＯＡ）は、この実線の
内側に対応し、この領域内では素子が破壊されず正常な
動作を続ける。

【００１３】図６に、図２（ａ）に示すｎ−チャンネル
ＩＧＢＴに対応する構造を持つｐ−チャンネルＩＧＢＴ
の断面構造を示す。ｐ−チャンネルＩＧＢＴでは、エミ
ッタＥに対して、コレクタＣに負の電圧を掛けた状態で
スイッチング動作を行う。

【００１４】ゲートＧに、エミッタＥに対してしきい値
より低い負の電圧が掛けられると、ゲート絶縁膜７下の
ｎウエル４に反転チャンネルができ、ｐ⁺ウエル層５か
らこのチャンネルを通してｐ^-エピ層３に正孔が注入さ
れる。また、ｎ⁺基板２からは、前記の反転チャンネル
を通してｐ⁺ウエル５からｐ^-エピ層３へ注入される正孔
を相殺するように、ｐ^-エピ層３へ電子の注入が起こ
る。その結果、ｐ^-エピ層３は伝導度変調したインピー
ダンスの低い状態となり、オン状態となる。ｐ−チャン
ネルＩＧＢＴにおいても、寄生サイリスタが動作する状
態では、図４に示す素子構成となり、ラッチアップ状態
に移行する。

【００１５】ｐ−チャンネルＩＧＢＴにおいても、オン
状態からオフ状態に変わる過程で、ｐ^-エピ層３とｎウ
エル層４間のｐｎ接合部分に空乏層が急速に広がる。ｐ
−チャンネルＩＧＢＴでは、ｎウエル４に比べｐ^-エピ
層３の不純物濃度が低く設定されているために、空乏層
はｐ^-エピ層３側に広がっている。したがって、ｎ−チ
ャンネルＩＧＢＴとは逆に、図６に示すように、ｐ−チ
ャンネルＩＧＢＴでは空乏層内の電子は電界の高い方へ
加速され、正孔は電界の低い方へ加速される。ｐ−チャ
ンネルＩＧＢＴでもｎ−チャンネルＩＧＢＴと同じく、
空乏層において、ｎウエル４とｐ^-エピ層３の境界で電
界が最大となり、その付近でアバランシェ増幅による過
電流が発生すると、素子が破壊される。

【００１６】オン状態からオフ状態に変わる過程で、素
子内部の高い電界が発生するｐｎ接合領域に向けて加速
され集中するのは、ｐ−チャンネルＩＧＢＴでは電子で
あり、ｎ−チャンネルＩＧＢＴでは主に正孔である。

【００１７】加速された正孔、電子が格子原子に衝突す
るとき、どちらがより原子をイオン化しアバランシェ増
幅を起こしやすいかを比較する。その指標となる正孔、
電子による原子のイオン化率は、例えば、結晶シリコン
では、同じ電界強度の場合、電子によるイオン化率αが
正孔によるイオン化率βよりも一桁程度大きい。ｐ−チ
ャンネルＩＧＢＴは、寄生サイリスタの短絡抵抗に関し
て、ｎウエルであることから抵抗が小さく、そのため、
ラッチアップが発生し難く、ラッチアップには強いと予
測されるが、実際には、上記の理由により、シリコンデ
バイスでは、ｎ−チャンネルＩＧＢＴよりもｐ−チャン
ネルＩＧＢＴの方がアバランシェ降伏を起こしやすく、
従ってＳＯＡも狭くなる。これまで、シリコンを用いて
ｐ−チャンネルＩＧＢＴを作成した際には、ＳＯＡがｎ
−チャンネルＩＧＢＴよりも数分の１と狭く、高耐圧、
大電流動作が可能なスイッチング素子の製造が難しく、
実用の水準を満たす上で難点があった。

【００１８】

【発明が解決しようとする課題】本発明は、上記の課題
を解決するもので、本発明の目的は、高耐圧、大電流動
作を行うスイッチング素子に適した新規なｐ−チャンネ
ルＩＧＢＴを提供することにある。具体的には、安全動
作領域（Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ，Ｓ
ＯＡ）が、従来のシリコンを用いたｐ−チャンネルＩＧ
ＢＴより有意に広く、特には、耐圧特性が優る新規なｐ
−チャンネルＩＧＢＴを提供することにある。

【００１９】

【課題を解決するための手段】本発明者は、上記の課題
（問題点）を克服するため、ｐ−チャンネルＩＧＢＴの
ＳＯＡを拡大する方策を種々考え、その効果を比較・検
討を進めた結果、ｐ−チャンネルＩＧＢＴにおいて、オ
ン状態からオフ状態に変わる過程で、ｎウエル（ｎ型エ
ミッタ）４とｐ^-エピ層（ｐ^-ベース）３の境界で電界が
最大となり、その付近でアバランシェ増幅による過電流
が発生するが、従来のシリコンに代え、炭化ケイ素を当
該ｎウエル（ｎ型エミッタ）４とｐ^-エピ層（ｐ^-ベー
ス）３に用いると、このアバランシェ降伏の起こる電界
を高くすることが可能となることを見出し、本発明を完
成するに到った。

【００２０】本発明は、上述したように、従来のシリコ
ンを用いたＩＧＢＴではｐ−チャンネルＩＧＢＴのＳＯ
Ａはｎ−チャンネルＩＧＢＴのＳＯＡよりも狭く、高耐
圧、大電流の素子の製造が難しいという課題を解決し、
ＳＯＡがシリコンを用いたｎ−チャンネルＩＧＢＴと比
較しても遜色なく、高耐圧、大電流の素子に適するｐ−
チャンネルＩＧＢＴを提供するものである。

【００２１】すなわち、本発明のｐ−チャンネルＩＧＢ
Ｔは、ｐ−チャンネルＩＧＢＴを製造する半導体材料と
して炭化ケイ素を用い、ｎ型エミッタ、ｐ^-ベース、ｎ⁺
コレクタからなるｎｐｎバイポーラートランジスタと、
前記ｎ型エミッタに接する絶縁膜層を介してゲートが設
けられ、前記ｎ型エミッタ中に埋め込みされてなるｐ⁺
ウエル、前記ｐ^-ベース、その間にある前記ｎ型エミッ
タ、前記絶縁膜層を介して設けられたゲートにより構成
される絶縁ゲートトランジスタとが構成されており、前
記ｎ型エミッタとｐ⁺ウエルとは、エミッタ電極により
等電圧を印加する構造を有し、前記ｎ⁺コレクタ上に設
けられるコレクタ電極により前記ｎ⁺コレクタに電圧を
印加し、前記ゲートにゲート電圧を印加する構造を有す
るものである。

【００２２】特に、本発明において、シリコンに代えて
用いる炭化ケイ素は、その結晶は種々の多形をとるが、
そのうち、六方晶の４Ｈ−ＳｉＣ結晶または６Ｈ−Ｓｉ
Ｃ結晶を用いるものである。４Ｈおよび６Ｈは、結晶の
Ｃ軸に沿った積層周期が、それぞれ原子層で４原子層お
よび６原子層であることを表している。４Ｈ−ＳｉＣ結
晶を、上記のｎ型エミッタ、ｐ^-ベース、ｎ⁺コレクタか
らなるｎｐｎバイポーラートランジスタ中、ｎ型エミッ
タ、ｐ^-ベースが構成される領域に用いると好ましい。

【００２３】

【発明の実施の形態】本発明のｐ−チャンネル絶縁ゲー
トバイポーラートランジスタは、バイポーラートランジ
スタ動作領域となるｎ型エミッタ、ｐ^-ベースの半導体
材料として、炭化ケイ素を用いるもので、その特徴を有
する限り、素子自体の構造は、種々に選択することが可
能である。具体的には、ｐ−チャンネル絶縁ゲートバイ
ポーラートランジスタを構成している絶縁ゲートトラン
ジスタにおいて、ゲート絶縁膜は、当該絶縁ゲート下に
反転チャンネルが形成されるならば、種々の絶縁膜を用
いることができる。また、バイポーラートランジスタに
おいて、ｐ^-ベースとｎ⁺コレクタの間に不純物濃度がｎ
⁺コレクタより低く（または高く）設定されるｎ層を設
けることもできる。すなわち、ｎ型エミッタ／ｐ^-ベー
ス／ｎ層／ｎ⁺コレクタの構造に当該ｎｐｎトランジス
タを構成してもよい。加えて、エミッタ電極において、
良好なオーミックコンタクトを形成するために、電極と
接する領域に高濃度にドーピングされたｎ⁺領域を設け
る構成としてもよい。以下に、本発明を実施する際、好
ましい態様の幾つかを述べる。

【００２４】本発明のｐ−チャンネル絶縁ゲートバイポ
ーラートランジスタを構成する絶縁ゲートトランジスタ
をＤＭＯＳトランジスタとするのが好ましい。すなわ
ち、ゲート絶縁膜として、ＳｉＣ自体を酸化して得られ
る酸化膜を用いたＤＭＯＳ構造を選択すると好ましい。

【００２５】更に、絶縁膜層を介して設けられるゲート
が平面上にある構造以外に、本発明のｐ−チャンネル絶
縁ゲートバイポーラートランジスタを構成する絶縁ゲー
トトランジスタにおいて、絶縁膜層を介して設けられた
ゲートがトレンチ形状に形成されている構造をとること
もできる。

【００２６】また、本発明のｐ−チャンネル絶縁ゲート
バイポーラートランジスタを構成するｎｐｎバイポーラ
ートランジスタにおいて、ｎ型エミッタとｎ⁺コレクタ
が同一面側に設けられてなるラテラル構造のｎｐｎバイ
ポーラートランジスタをとることもでき、あるいは、ｎ
型エミッタとｎ⁺コレクタが異なる面側に設けられてな
る縦型構造のｎｐｎバイポーラートランジスタとするこ
ともできる。

【００２７】（作用）実際に、炭化ケイ素は、シリコン
と比較して禁制帯幅が広く、素子内での発熱の影響が著
しい、高耐圧、大電流動作に適することに加え、シリコ
ンとは逆に、電子によるイオン化率αは、正孔によるイ
オン化率βより格段に小さく、ｐ−チャンネルＩＧＢＴ
において、オン状態からオフ状態に変わる過程で、ｎウ
エル（ｎ型エミッタ）４とｐ^-エピ層（ｐ^-ベース）３の
境界で起きるアバランシェ増幅における電子の寄与を大
幅に抑えることができる。例えば、４Ｈ−ＳｉＣについ
て、文献（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒ
ｅｎｃｅ ｏｎ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ，
ＩＩＩ−ｎｉｔｒｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ−Ｍ
ａｔｅｒｉａｌｓ １９９７ ｐ．５０４）に報告され
ているｃ軸方向に電界を加えた際の電子および正孔によ
るイオン化率を参照すると、電子によるイオン化率αが
正孔によるイオン化率βに比較して４０倍〜５０倍小さ
い。したがって、ＳｉＣ結晶を用いたｐ−チャンネルＩ
ＧＢＴを作製することによって、シリコンとは反対に、
アバランシェ増幅を大幅に抑えることができ、従来のシ
リコン素子では困難とされている高耐圧、大電流のｐ−
チャンネルＩＧＢＴの製造が可能となる。

【００２８】さらに、上述したように、ｐ−チャンネル
ＩＧＢＴでは、ｎウエルを用いるので寄生サイリスタの
短絡抵抗が小さく、また、ラッチアップが発生しにく
い。加えて、ｐ−チャンネルＩＧＢＴでは、基板にｎ⁺
基板を用いるので、オン抵抗の上昇も抑えられるという
効果がある。

【００２９】以下に、具体例に基づき、本発明のｐ−チ
ャンネルＩＧＢＴおよびそれを製造する工程、方法に関
して、より詳しく説明する。

【００３０】

【実施例】図１は、ｎ⁺ＳｉＣ単結晶基板上に形成した
ｐ−チャンネルＩＧＢＴの一例を示すもので、本発明の
第１の実施例である、ＤＭＯＳ構造のｐ−チャンネルＩ
ＧＢＴの断面構造を表すものである。

【００３１】図７は、図１に示すＤＭＯＳ構造のｐ−チ
ャンネルＩＧＢＴと同種のＳｉＣ−ｐ−チャンネルＩＧ
ＢＴを製造するプロセスの概略を順次断面構造を用いて
説明したものである。図７の（ｅ）に、ＳｉＣ−ｐ−チ
ャンネルＩＧＢＴの断面構造をより具体的的にしめす。
図７の（ａ）〜（ｅ）に示す工程をおって、その製造プ
ロセスを説明する。

【００３２】先ず、工程図７の（ａ）では、窒素が１０
¹⁹〜１０²⁰／ｃｍ³ドープされた、高濃度のｎ型４Ｈ−
ＳｉＣ基板（ｎ⁺基板）２（厚さ〜４００μｍ）の上
に、このｎ⁺基板２を種結晶としてｐ型のＳｉＣエピ層
（ｐ^-エピ層）３を成長させる。４Ｈ−ＳｉＣエピ成長
は常圧の熱ＣＶＤ法を用いる。基板表面に水素または塩
化水素ガス（塩化水素／水素の比は約１／１０００、反
応温度〜１２００℃）を反応させ、基板表面を数Åエッ
チングした後、反応ガス（例えば、水素：ＳｉＨ₄：ト
リメチルＡｌ＝３０００：１０：１の混合比）を用いて
エピ成長をおこない（成長温度１５００℃）、数μｍか
ら十数μｍのエピ層を成長させる。この時、得られるｐ
^-エピ層の不純物濃度は、１０¹⁶〜１０¹⁷／ｃｍ³であ
る。さらに、このエピ成長後、ＳｉＣエピ層表面を水蒸
気により酸化し（酸化温度〜１０００℃）、５０Å〜１
００Åの酸化膜を成長させる。さらに、この酸化膜上
に、多結晶シリコンを５０００Åから１μｍ程度、減圧
ＣＶＤ法を用いて形成する。

【００３３】次に、図７の（ｂ）に示すように、フォト
レジストをマスクにして、多結晶シリコンと酸化膜を、
塩素ガスを反応ガスとしてドライエッチングをおこな
い、絶縁膜７およびゲート８を残し、ｐ−チャンネルＩ
ＧＢＴのゲート形状（ゲート長〜５μｍ）を形成する。

【００３４】この形成したゲート形状をマスクとして基
板表面にイオン注入（加速電圧〜４０ｋｅＶ、ドーズ量
１０¹³／ｃｍ²）をおこなうことによって、ゲート以外
の部分にｎ型不純物（リンまたは窒素）の注入をおこな
う。イオン注入後に基板を１５００℃で３０分〜１時
間、Ａｒ雰囲気下で熱処理することによって、打ち込ま
れたｎ型不純物の活性化をおこなう。その際、活性化と
同時に、わずかに拡散が起こる。この結果、図７の
（ｃ）に示すように、前記の拡散により、絶縁膜７およ
びゲート８の下まで接合面が延びたｎ型ウエル４が形成
される。例えば、このｎ型ウエル４の不純物濃度は、〜
５×１０¹⁷／ｃｍ³程度、また、ウエルの深さは、〜１
μｍとする。

【００３５】次に、ｎ型ウエル４中に、ｐ⁺ウエル５を
形成するため、多結晶シリコンからなるゲート４および
フォトレジストからなるマスクを形成し、その開口部に
より限定された範囲に、ｐ型不純物のアルミニウムまた
はホウ素を高濃度かつ浅い条件（例えば、加速電圧〜３
０ｋｅＶ、ドーズ量１０¹⁵〜１０¹⁶／ｃｍ²）で注入を
行う。この注入後、熱処理をおこない、注入したｐ型不
純物の活性化を行う。この熱処理に伴い、わずかな横方
向の拡散も起きる。そのため、図７の（ｄ）に示すよう
に、高濃度のｐ⁺ウエル領域５が形成されるとともに、
ゲート酸化膜（絶縁膜）７の下にはチャンネル部分１０
が形成される。この工程では、併せて、ｐ⁺ウエル領域
５およびゲート４を覆うフォトレジストからなるマスク
を形成し、ｎ型ウエル４中に、ｎ型不純物を高濃度かつ
浅い条件で注入し、熱処理により活性化を行い、ｎ⁺ウ
エル領域９を形成する。このｎ⁺ウエル領域９は、高濃
度にドーピングされているため、ｐ⁺ウエルに対してオ
ーミックコンタクトを得るメタルに対しても、同じく、
低抵抗のオーミックコンタクトを得ることができる。

【００３６】次に、減圧ＣＶＤ法を用いてＰＳＧ膜（リ
ン原子を３％〜５％含む低温酸化膜）を基板表面の全面
に成膜した後、図７の（ｅ）に示すように、ｐ⁺ウエル
５とｎ⁺ウエル９を接続するメタルコンタクトを形成す
るための開口部分を形成する。最後に、前記開口部分に
チタンとアルミニウムの合金からなるメタルコンタクト
を形成し、エミッタ電極６とする。一方、ｎ⁺基板（ｎ⁺
コレクタ）２の裏面に、ｎ⁺基板と低抵抗のオーミック
コンタクトを得る裏面電極（ニッケル、チタン、銀、金
などからなる多層膜）を形成し、コレクタ電極１とす
る。

【００３７】図８は、本発明ＳｉＣ−ｐ−チャンネルＩ
ＧＢＴの第二の実施例である、ゲートがトレンチ構造に
形成される素子の製造プロセスを示す。図８の（ｆ）
は、この第二実施例の素子断面図をより具体的に示され
ものであり、このトレンチ構造ＳｉＣ−ｐ−チャンネル
ＩＧＢＴの特徴は、絶縁ゲートトランジスタのチャンネ
ルが、トレンチ構造側壁面の絶縁膜に沿って形成される
点にある。すなわち、この素子では、多結晶シリコンの
ゲート８に、エミッタ電極６に対して負の電圧がかけら
れた状態でスイッチングが行われる。このゲートに負の
電圧がかけられた時に、トレンチ状に加工した部分２０
の側壁部にｐ⁺ウエル５とｐ^-エピ層３を接続する反転チ
ャンネル１０ができる構造となっている。以下に、図８
の（ａ）〜（ｆ）に示す工程をおって、その製造プロセ
スを説明する。

【００３８】図８の（ａ）は、上記図７の（ａ）に示す
工程と同じ方法によって、ｎ型ＳｉＣ基板（ｎ⁺基板）
１を種結晶にしてｐ^-エピ層２を数μｍから数十μｍ成
長した状態を示す。この後、引き続き、不純物ガスをｎ
型不純物ガス（窒素；アンモニアまたはフォスフィン）
に切り替え、エピ成長を継続して、ｎ型エピ層（ｎ型エ
ミッタ層）４（不純物濃度は〜１０¹⁷／ｃｍ³程度）を
１μｍ〜２μｍ成長させ、図８の（ｂ）に示す二層構造
のエピ膜を得る。

【００３９】次いで、ｎ型エピ層（ｎ型エミッタ層）４
の表面にフォトレジストでエッチングマスクを形成し、
ドライエッチング（四塩化炭素を反応ガスとした反応性
イオンエッチング）によって、図８（ｃ）のようなトレ
ンチ形状２０を形成する。トレンチ深さは、その底部が
ｐ^-エピ層２に達するように選択し、前記ｎ型エピ層３
の膜厚に応じて、１μｍから３μｍ程度に選ぶ。

【００４０】上記図７の（ｃ）にて説明した工程と条件
に準じて、ＳｉＣエピ膜の表面を酸化し５０Å〜１００
Åの酸化膜を形成し、さらに、酸化膜上に多結晶シリコ
ンを数μｍ成長させ、前記のトレンチ２０の溝を埋め戻
す。図８の（ｄ）は、トレンチ以外の表面に厚く成膜し
た多結晶シリコンをエッチバックした後、ゲート８の部
分を残して、多結晶シリコンおよび酸化膜を同時パター
ニングして、除去した後の状態を表わす。この時、トレ
ンチ状に加工した部分２０側壁部の酸化膜は、ゲート絶
縁膜７となり、トレンチ２０の溝を埋める多結晶シリコ
ンがゲート８となる。

【００４１】図８の（ｅ）は、図７の（ｄ）に示す工程
と同様の手法を用い、即ち、ｎ型エピ層３表面にそれぞ
れフォトレジストを用い作製した打ち込みマスクを利用
して、ｐ⁺ウエル５の領域には、ｐ型不純物（アルミニ
ウムまたはホウ素）を浅く、高濃度に打ち込み、また、
ｎ⁺ウエル９の領域には、ｎ型不純物（リンまたは窒
素）を浅く、高濃度に打ち込み、熱処理を施し、不純物
の活性化を行った状態を示す。なお、打ち込みの深さ
は、ｐ⁺ウエル５およびｎ⁺ウエル９ともに、ｐ^-エピ層
２に達しないように選択する。特に、ｐ⁺ウエル５を形
成する際には、活性化の熱処理に伴う拡散が生じても、
トレンチ２０の側壁部に反転チャンネル１０が形成され
るように、ｎ型エピ層３の膜厚に応じて、イオン打ち込
み深さ（加速電圧）を適宜調節・選択する。

【００４２】最後に、図７の（ｅ）の工程に準じ、減圧
ＣＶＤ法を用いてＰＳＧ膜（リン原子を３％〜５％含む
低温酸化膜）を基板表面の全面に成膜し、メタルコンタ
クトを形成するための開口部分を形成する。図８の
（ｆ）に示すように、前記開口部分上にｐ⁺ウエル５と
ｎ⁺ウエル９を接続するエミッタ電極６となるメタルコ
ンタクト（チタンとアルミニウムの合金）およびコレク
タ電極１となる裏面電極（ニッケル、チタン、銀、金な
どからなる多層膜）を、それぞれスパッタリング法を用
いて形成する。

【００４３】図９に、本発明ＳｉＣ−ｐ−チャンネルＩ
ＧＢＴの第三の実施例を示す。この素子構造の特徴は、
コレクタ電極１とエミッタ電極６は同じ側にあり、ラテ
ラル構造のｎｐｎバイポーラトランジスタが形成されて
いる点である。加えて、エミッタ側の高濃度ｎ⁺ウエル
（ｎ⁺シンカー）２３はその先端がｎ⁺基板２２に達して
おり、ｎウエル（ｎ型エミッタ）４とｎ⁺基板２２はこ
のｎ⁺ウエル２３（ｎ⁺シンカー）によりショートされて
いる。従って、ｎ⁺基板２２もエミッタ（ソース）に接
続されている。ｐ^-エピ層３は、図１に示す縦型構造の
素子と同じく、ｎ⁺基板２２を種結晶として成長される
が、そのｐ^-エピ層３の厚さは比較的薄く、３μｍ〜４
μｍとされる。ｎ⁺ウエル（ｎ⁺シンカー）２３は、高濃
度で深い打ち込みにより作製される。一方、表面に設け
られるｎ⁺コレクタ２とするｎ⁺層は、高濃度で浅い打ち
込みにより作製される。

【００４４】なお、表面にｎ⁺コレクタ２を設けること
に伴い、ｎウエル（ｎ型エミッタ）４、ｐ⁺ウエル５の
配置も、図１に示す縦型構造の素子と異なるので、これ
ら構造上の差異に付随して、イオン注入の順序や回数が
製造工程上異なる。その差異を除き、製造方法ならびに
条件自体は、上で述べた縦型構造のｐ−チャンネルＩＧ
ＢＴにおいて類似するので、詳細な説明は割愛する。

【００４５】以上、本発明のＳｉＣを用いるｐ−チャン
ネルＩＧＢＴに関して、その具体的な素子構造の例を説
明したが、本発明においては、ＳｉＣを用いるｐ−チャ
ンネルＩＧＢＴは、これらの具体例の構造を基に、種々
の変形、付加的構造を持つ素子として実施することがで
きる。例えば、既にシリコンを用いたｐ−チャンネルＩ
ＧＢＴにおいて、その素子特性を向上する目的で提案さ
れている種々の変形、付加的構造（例えば、IEEE ELECT
RON DEVICE LETTER, Vol. 11, No.5, 1990 p.184 など
を参照）を本発明において、利用しても、本発明の効果
を実質的に損なうものではない。

【００４６】その他、素子作製上、ＳｉＣを用いるｐ−
チャンネルＩＧＢＴにおける利点として、以下に述べる
ものを挙げることができる。先ず、４Ｈ−ＳｉＣにおい
ては、一般にｐ⁺基板には６Ｈ−ＳｉＣが混入し易い
が、ＳｉＣを用いるｐ−チャンネルＩＧＢＴでは、ｎ⁺
基板を用いるので、４Ｈ−ＳｉＣ基板への６Ｈ−ＳｉＣ
混入による影響を回避できる。また、ＳｉＣでは、イオ
ン注入後の活性化には、ｐ型不純物では、１５００℃以
上のアニールが必要であるが、ｎ型不純物では、１２０
０℃以上のアニールでもよい。従って、ｐ−チャンネル
ＩＧＢＴにおいては、ｎウエルの作製工程において、前
記アニール温度の利点が生かされる。このように、Ｓｉ
Ｃを用いるｐ−チャンネルＩＧＢＴには、ｎ−チャンネ
ルＩＧＢＴと比較すると、素子を製造する上でも、種々
の利点がある。

【００４７】

【発明の効果】本発明によって、従来シリコンを用いた
ｐ−チャンネルＩＧＢＴでは実用化が難しかった、高耐
圧、大電流動作が本発明のｐ−チャンネルＩＧＢＴにお
いて可能となる。特に、前記の高耐圧、大電流動作が可
能である点から、本発明のｐ−チャンネルＩＧＢＴは、
直流−直流電圧変換、又は直流−交流電圧変換を行う電
力制御において、広く利用されるスイッチング素子とな
り得る。

【図面の簡単な説明】

【図１】本発明の半導体材料としてＳｉＣを用いるｐ−
チャンネルＩＧＢＴの第一の実施例における素子断面図
（ａ）および本素子の構成を素子記号で示す図（ｂ）で
ある。

【図２】従来のｎ−チャンネルＩＧＢＴの素子断面図
（ａ）およびその構成を素子記号で示す図（ｂ）であ
る。

【図３】ｎ−チャンネルＩＧＢＴのラッチアップ時にお
ける、その寄生サイリスタの動作原理を説明する図であ
る。

【図４】ｐ−チャンネルＩＧＢＴにラッチアップ時にお
ける、その寄生サイリスタの動作原理を説明する図であ
る。

【図５】ＩＧＢＴにおける安全動作領域（ＳＯＡ）を概
略的に示す図である。

【図６】ｐ−チャンネルＩＧＢＴにおいて、素子破壊を
引き起こすアバランシェ増幅過程でのキャリア加速の機
構を説明する図である。

【図７】本発明のＳｉＣを用いるｐ−チャンネルＩＧＢ
Ｔの第一の実施例において、それを製造するプロセスを
説明する断面図である。

【図８】本発明のＳｉＣを用いるｐ−チャンネルＩＧＢ
Ｔの第二の実施例において、それを製造するプロセスを
説明する断面図である。

【図９】本発明のＳｉＣを用いるｐ−チャンネルＩＧＢ
Ｔの第三の実施例において、その構造的特徴を説明する
断面図である。

【符号の説明】

１ コレクタ電極 ２ ｎ⁺コレクタ ３ ｐ^-ベース（ｐ^-エピ層） ４ ｎ型エミッタ（ｎウエル） ５ ｐ⁺ウエル（ｐ⁺ソース） ６ エミッタ電極 ７ ゲート絶縁膜 ８ ゲート ９ ｎ⁺ウエル １０ 反転チャンネル １１ コレクタ電極 １２ ｐ⁺コレクタ（ｐ⁺基板） １３ ｎ^-ベース（ｎ^-エピ層） １４ ｐ型エミッタ（ｐウエル） １５ ｎ⁺ウエル（ｎ⁺ソース） １６ エミッタ電極 １７ ゲート酸化膜 １８ ポリシリコンゲート ２０ トレンチ ２１ ＰＳＧ膜 ２２ ｎ⁺基板（裏面エミッタ） ２３ ｎ⁺ウエル（ｎ⁺シンカー） ２９ 正孔の加速方向 ３０ 電子の加速方向

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体材料として炭化ケイ素を用い、ｎ
   型エミッタ、ｐ^-ベース、ｎ⁺コレクタからなるｎｐｎバ
   イポーラートランジスタと、前記ｎ型エミッタに接する
   絶縁膜層を介してゲートが設けられ、前記ｎ型エミッタ
   中に埋め込みされてなるｐ⁺ウエル、前記ｐ^-ベース、そ
   の間にある前記ｎ型エミッタ、前記絶縁膜層を介して設
   けられたゲートにより構成される絶縁ゲートトランジス
   タとが構成されており、前記ｎ型エミッタとｐ⁺ウエル
   とは、エミッタ電極により等電圧を印加する構造を有
   し、前記ｎ⁺コレクタ上に設けられたコレクタ電極によ
   り前記ｎ⁺コレクタに電圧を印加し、前記ゲートにゲー
   ト電圧を印加する構造を有することを特徴とするｐ−チ
   ャンネル絶縁ゲートバイポーラートランジスタ。
2. 【請求項２】 前記ｐ−チャンネル絶縁ゲートバイポー
   ラートランジスタを構成する絶縁ゲートトランジスタが
   ＤＭＯＳトランジスタであることを特徴とする請求項１
   に記載のｐ−チャンネル絶縁ゲートバイポーラートラン
   ジスタ。
3. 【請求項３】 ｐ−チャンネル絶縁ゲートバイポーラー
   トランジスタを構成する絶縁ゲートトランジスタにおい
   て、前記絶縁膜層を介して設けられたゲートがトレンチ
   形状に形成されていることを特徴とする請求項１に記載
   のｐ−チャンネル絶縁ゲートバイポーラートランジス
   タ。
4. 【請求項４】 ｐ−チャンネル絶縁ゲートバイポーラー
   トランジスタを構成するｎｐｎバイポーラートランジス
   タにおいて、前記ｎ型エミッタとｎ⁺コレクタが同一面
   側に設けられてなるラテラル構造のｎｐｎバイポーラー
   トランジスタをとることを特徴とする請求項１に記載の
   ｐ−チャンネル絶縁ゲートバイポーラートランジスタ。
5. 【請求項５】 ｐ−チャンネル絶縁ゲートバイポーラー
   トランジスタを構成するｎｐｎバイポーラートランジス
   タにおいて、前記ｎ型エミッタとｎ⁺コレクタが異なる
   面側に設けられてなる縦型構造のｎｐｎバイポーラート
   ランジスタをとることを特徴とする請求項１に記載のｐ
   −チャンネル絶縁ゲートバイポーラートランジスタ。