JP4143134B2 - 無ラッチアップ型パワーｍｏｓ−バイポーラートランジスター - Google Patents

Description

関連出願
本出願は、１９９７年７月１０日出願の米国特許出願第０８／８９１，２２１号の継続出願であり、これは、無ラッチアップ型パワーＵＭＯＳ−バイポーラートランジスター（ＬＭＢＴ）と題する１９９７年６月１２日出願の米国特許出願第６０／０４９，４２３号に関連し、それによる優先権を主張する。
発明の分野
本発明は、半導体デバイス、より詳細には炭化ケイ素中に形成されたそのようなデバイスに関する。本発明は特に、炭化ケイ素中に形成されたパワートランジスターに関する。
発明の背景
シリコンバイポーラートランジスターは、モーター駆動回路、アプライアンス制御装置、ロボティクスおよび照明安定器における高電力用途に有用なデバイスである。それは、バイポーラートランジスターが２００〜５０Ａ／ｃｍ²の比較的大きな電流密度を扱うように設計でき、かつ５００〜２５００Ｖの比較的高いブロッキング電圧に耐えるように設計できるからである。
バイポーラートランジスターにより得られる電力定格が有望であるにもかかわらず、すべての高電力用途に対するそれらの適性には幾つかの根本的な欠点がある。バイポーラートランジスターは電流制御型デバイスであり、トランジスターをオン状態モードに維持するには一般にコレクター電流の１／５ないし１／１０という比較的大きなベース制御電流を必要とする。高速ターンオフをも必要とする用途については、それに比例してより大きなベース電流が必要となる可能性がある。ベース電流要求が大きいので、ターンオンとターンオフを制御するベース駆動サーキットリーがかなり複雑かつ高価である。バイポーラートランジスターは、誘導電力回路用途で一般に要求されるように高電流と高圧を同時に印加する場合、早期放電破壊も生じやすい。さらに、高温では一般に単一トランジスターに電流迂回が起き、このためエミッター安定化策が必要になるので、バイポーラートランジスターを並列で操作するのはかなり困難である。この電流迂回は一般にバイポーラーデバイスのオン状態電圧降下により起き、これによってさらに動作温度が高まる。
このベース駆動の問題に対処するために、シリコンパワーＭＯＳＦＥＴが開発された。パワーＭＯＳＦＥＴでは、適切なゲートバイアスをかけるとゲート電極がターンオンとターンオフを制御する。たとえば正のゲートバイアスをかけ、これに対応してｐ型チャンネル領域に導電性ｎ型逆転層が形成されると、ｎ型エンハンスメントＭＯＳＦＥＴがターンオンになる。この逆転層によりｎ型ソースとドレイン領域が電気的に接続し、ソースとドレインの間に多数キャリヤー伝導が行われるようになる。
パワーＭＯＳＦＥＴのゲート電極は、介在する絶縁層（一般に二酸化ケイ素）で導電性チャンネル領域から分離されている。ゲートがチャンネル領域から絶縁されているので、ＭＯＳＦＥＴを導電状態に維持するために、あるいはＭＯＳＦＥＴをオン状態からオフ状態に、またはその逆にスイッチングするために、ゲート電流はほとんど必要ない。ゲートがＭＯＳＦＥＴのチャンネル領域と共にコンデンサーを形成するので、スイッチング中のゲート電流は小さく維持される。したがって、スイッチングに際し必要なのは充電と放電の電流（“変位電流”）だけである。絶縁ゲート電極に伴う入力インピーダンスが高いので、ゲートに課される電流要求は最小であり、ゲート駆動サーキットリーを容易に満たすことができる。
さらに、ＭＯＳＦＥＴの電流伝導は多数キャリヤー輸送のみによって起きるので、過剰の小数キャリヤーの組換えに伴う遅れはない。したがって、パワーＭＯＳＦＥＴのスイッチング速度はバイポーラートランジスターより数桁速くすることができる。バイポーラートランジスターと異なり、パワーＭＯＳＦＥＴは、“二次放電破壊”として知られる破損を生じることなく高い電流密度と高圧印加に同時に比較的長い期間耐えるように設計できる。パワーＭＯＳＦＥＴの順電圧降下は温度の上昇に伴って高まり、これにより並列接続デバイスの均一な電流分布が促進されるので、パワーＭＯＳＦＥＴは容易に並列接続できる。
しかし、以上に述べたパワーＭＯＳＦＥＴの有益な特性は、高圧デバイスについてはＭＯＳＦＥＴのドリフト領域のオン抵抗が比較的高い（小数キャリヤーが注入されないため起きる）ことにより、一般に相殺される。その結果、ＭＯＳＦＥＴの動作時順電流密度は一般に比較的低い値に制限され、６００Ｖのデバイスについて等しいオン状態電圧降下で、バイポーラートランジスターの１００〜１２０Ａ／ｃｍ²と比べて一般に４０〜５０Ａ／ｃｍ²である。
パワーバイポーラートランジスターとＭＯＳＦＥＴデバイスがもつこれらの特色に基づき、バイポーラー電流伝導とＭＯＳ−制御電流流れとの組合わせを利用したデバイスを開発し、これがバイポーラーまたはＭＯＳＦＥＴ単独のような単一技術に優る著しい利点を備えていることを見いだした。バイポーラーとＭＯＳの特性を組み合わせたデバイスの一例は、絶縁ゲートバイポーラートランジスター（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｅｒ，ＩＧＢＴ）である。
ＩＧＢＴは、パワーＭＯＳＦＥＴのインピーダンスゲートが高いこととパワーバイポーラートランジスターのオン状態伝導損失が小さいことを組み合わせたものである。ＩＧＢＴは、これらの特色のため、モーター制御用途などに必要な誘導スイッチング回路に広く利用されている。これらの用途には、広い順方向バイアス化安全動作エリア（ｆｏｒｗａｒｄ−ｂｉａｓｅｄ ｓａｆｅ−ｏｐｅｒａｔｉｎｇ−ａｒｅａ，ＦＢＳＯＡ）、および広い逆方向バイアス化安全動作エリア（ｒｅｖｅｒｓｅ−ｂｉａｓｅｄ ｓａｆｅ−ｏｐｅｒａｔｉｎｇ−ａｒｅａ，ＲＢＳＯＡ）をもつデバイスが必要である。
ＩＧＢＴの欠点のひとつは、ゲート制御によるオン状態電流密度に限界があることである。これは、その構造に寄生サイリスターがあることにより生じる。オン状態電流密度が著しく高いと、このサイリスターはラッチアップし、このためオン電流に対するゲート制御が失われる。ＩＧＢＴのこの特性は、ＩＧＢＴのサージ電流容量も制限する。オン状態電圧降下および／またはスイッチング速度を犠牲にしてこの寄生サイリスターの有効性を抑制する機構について、多数の提案がなされた。
最近の試みには、パワーデバイスの代わりに炭化ケイ素（ＳｉＣ）デバイスを用いる研究も含まれる。そのようなデバイスには、米国特許第５，５０６，４２１号に記載されるパワーＭＯＳＦＥＴが含まれる。高電力用途のために炭化ケイ素接合電界効果トランジスター（ＪＦＥＴ）および金属半導体電界効果トランジスター（ＭＥＳＦＥＴ）も提唱された。米国特許第５，２６４，７１３および５，２７０，５５４号参照。しかしこれらのデバイスは、最小電圧降下として約３Ｖの順電圧降下を示す。したがってこれらのデバイスはすべての用途に適するわけではない。
デバイスの順電圧降下は、ＩＧＢＴについてはＭＯＳＦＥＴまたはＪＦＥＴと同じ速度で放電破壊電圧の上昇に伴って増大することはないので、炭化ケイ素ＩＧＢＴはさらに他のパワーデバイスより向上した性能をもつ。図１に示すように、ＭＯＳＦＥＴ／ＪＦＥＴについての順電圧降下（Ｖｆ）に対する放電破壊電圧（ＢＶ）の曲線８は、約２０００Ｖで炭化ケイ素ＩＧＢＴの曲線９と交差する。したがって２０００Ｖより高い放電破壊電圧については、同じ放電破壊電圧での順電圧降下に関して、炭化ケイ素の方がシリコンＭＯＳＦＥＴまたはＪＦＥＴより良好な性能をもつであろう。
炭化ケイ素ＩＧＢＴの特性はパワーデバイスとして将来性を示すが、そのようなデバイスは現在、炭化ケイ素におけるそれらの利用性が制限されている。これらの制限は、品質の良好な高ドープｐ型炭化ケイ素基板を作成するのが困難なため生じる。他の制限は、炭化ケイ素内では正孔の移動性がきわめて低く、このため著しく寄生サイリスターラッチアップを生じやすいことである。したがって、炭化ケイ素ＩＧＢＴがもつゲート制御オン状態電流密度値は低いと予想される。ＩＧＢＴは一般に垂直デバイスであるので、デバイスをその上に作成する基板はデバイスの性能にとって重要であろう。基板材料の品質は、高品質デバイスを作成する際の制限因子となる可能性がある。したがって良品質の高ドープｐ型炭化ケイ素基板の製造が困難であることが、現在ではｎ型基板にＩＧＢＴを加工する制限となるであろう。
従来の電力回路では、高い正電圧レベルに対してではなく接地電圧レベルを基準として開閉する制御電圧をデバイスに印加できるデバイスを得ることが望ましい。しかしゲートがデバイスのエミッターを基準とするＩＧＢＴを得るには、一般に高ドープｐ型基板が必要である。前記のように、現在では炭化ケイ素に高ドープｐ型基板を作成するのはｎ型基板を作成するより困難である。ｎ型基板については、炭化ケイ素ＩＧＢＴのゲート電圧はコレクター電圧を基準とする。これは一般的電力回路では線間電圧である。したがって現在の炭化ケイ素ＩＧＢＴは、ＩＧＢＴの構造、炭化ケイ素の電気的特性、および高ドープｐ型炭化ケイ素基板を作成する際の制限の結果として、レベルシフティング手段について、より複雑なゲート駆動サーキットリーを必要とし、その結果、より複雑な電力回路になるであろう。
以上の考察からみて、高電力炭化ケイ素デバイスを改善する必要がある。
発明の目的と概要
以上からみて、本発明の目的のひとつは炭化ケイ素パワーデバイスを提供することである。
本発明の他の目的は、電圧制御型の炭化ケイ素パワーデバイスを提供することである。
本発明のさらに他の目的は、一般の電力回路で制御電圧が接地基準であり、一方、コレクター電圧が正の高圧をブロッキングできる、炭化ケイ素パワーデバイスを提供することである。
本発明のさらに他の目的は、ｎ型炭化ケイ素基板上に作成できる炭化ケイ素パワーデバイスを提供することである。
本発明の他の目的は、他のバイポーラートランジスターと並列接続できるバイポーラートランジスターであって、動作温度の上昇に伴ってバイポーラートランジスターのオン状態電圧降下が低下することにより生じる不安定性が少ないものを提供することである。
本発明のさらに他の目的は、放電破壊電圧の高い炭化ケイ素パワーデバイスを提供することである。
本発明の他の目的は、逆バイアスモード動作中のゲート絶縁破壊傾向が少ないＭＯＳ制御を提供することである。
これらおよび他の本発明の目的は、炭化ケイ素ｎｐｎバイポーラートランジスター（バルク単結晶高ドープｎ型炭化ケイ素基板上に形成され、ｎ型ドリフト層およびｐ型ベース層をもつ）を含むＭＯＳバイポーラートランジスターにより達成される。好ましくは、ベース層はエピタキシャル生長により形成され、メサとして形成される。ｎｐｎバイポーラートランジスターに隣接して、炭化ケイ素ｎＭＯＳＦＥＴが、このｎＭＯＳＦＥＴのゲートに印加された電圧によりｎｐｎバイポーラートランジスターが導電状態に入るように形成される。ｎＭＯＳＦＥＴは、バイポーラートランジスターが導電状態にあるときｎｐｎバイポーラートランジスターにベース電流を与えるように形成されたソースおよびドレインをもつ。ＭＯＳＦＥＴのソースとドレインの間を流れる電子電流をｎｐｎトランジスターのｐ型ベース層に注入するための正孔電流に変換する手段も含まれる。ＭＯＳＦＥＴの絶縁層に伴う電界クラウディングを少なくするための手段も備えられる。好ましくは、ｎＭＯＳＦＥＴは蓄電モードデバイスである。
具体的態様において、変換手段は、ｎＭＯＳＦＥＴを通って流れる電子電流をｎｐｎバイポーラートランジスターのベース層に注入するための正孔電流に変換するように、ｎＭＯＳＦＥＴとｎｐｎバイポーラートランジスターの間に形成された、炭化ケイ素トンネルダイオードを含む。そのような態様においては、炭化ケイ素ｎＭＯＳＦＥＴはｎ型伝導性ソース領域を含み、トンネルダイオードはソース領域とｐ型伝導領域との間に導電性ｐ−ｎトンネル接合が形成されるように、ｎ型伝導性ソース領域に隣接してｐ型ベース層より高いキャリヤー濃度をもつｐ型伝導性炭化ケイ素領域を形成することにより形成される。
本発明の１態様において、変換手段は、ｐ型ベース層内にｐ型ベース層より高いキャリヤー濃度をもつｐ型伝導性炭化ケイ素領域を含み、かつｎＭＯＳＦＥＴのｎ型ソース領域をこのｐ型伝導性炭化ケイ素領域に電気的に接続するための導電性ストラップを含む。さらに、電界クラウディングを少なくするための手段には、ドリフト層内に絶縁層の下方に間隔をおいて形成された、ベース層にまで広がったｐ型伝導性炭化ケイ素領域が含まれてもよい。
ベース層としてメサを備えた態様では、メサの側壁にステップ部分が含まれてもよい。このような場合、ｐ型伝導性炭化ケイ素領域はｐ型ベース層内のステップ部分に形成することができ、かつｐ型ベース層より高いキャリヤー濃度をもつ。導電性ストラップは、ｎＭＯＳＦＥＴのｎ型ソース領域をｐ型伝導性炭化ケイ素領域に電気的に接続する。
メサが勾配付き側壁を備えているさらに他の態様においては、側壁の勾配が、電界クラウディングを少なくするための手段に伴う予め定めたドーピングプロフィルを備えている。
ドリフト層内にｎＭＯＳＦＥＴのゲートに近接して形成されたｐ型炭化ケイ素領域を用いることにより、ゲート領域の電界クラウディングを少なくすることができ、これによりＭＯＳＦＥＴの放電破壊電圧が高まる。このｐ型伝導性材料領域の形成は、勾配付き側壁をもつメサとしてベース層を形成することによって促進される。その際この側壁の勾配が打込みプロセスと協調し、目的とするドーピングプロフィルを得ることができる。さらに、ベース層をメサとして形成することにより、イオン打込みによってベース層の有意部分に欠陥が生じることなく、ベース層をエピタキシャル生長により形成することができる。イオン打込みによるベース層の損傷はｎｐｎトランジスターの利得を低下させ、その結果、オン状態電圧降下が高まる可能性がある。
他の態様において、変換手段は、ｐ型ベース層内に形成された、ｐ型ベース層より高いキャリヤー濃度をもつｐ型伝導性炭化ケイ素領域を含み、ｎＭＯＳＦＥＴのｎ型ソース領域をこのｐ型伝導性炭化ケイ素領域に電気的に接続するための導電性ストラップを形成する。
本発明の具体的態様において、炭化ケイ素ｎＭＯＳＦＥＴは、ｎｐｎバイポーラートランジスターに隣接して形成されたゲート溝（ｇａｔｅ ｔｒｅｎｃｈ）を備え、かつ変換手段に電子を供給するように形成されたソース領域を備えたＵＭＯＳＦＥＴを含み、ｎｐｎバイポーラートランジスターは垂直ｎｐｎバイポーラートランジスターを含む。さらにこのＭＯＳバイポーラートランジスターは、電気的に並列の複数のｎｐｎバイポーラートランジスターを設けるように、複数のユニットセルから形成することができる。
ＭＯＳトランジスター内の電子電流の流れがバイポーラートランジスター内へベース電流として注入するための正孔電流の流れに変換されるＭＯＳゲートバイポーラートランジスターを形成することにより、電圧制御バイポーラートランジスターが得られる。さらに、バイポーラーデバイスはｎｐｎデバイスであるので、このバイポーラートランジスターはｎ−型炭化ケイ素基板上に形成できる。したがってｐ−型基板を用いる欠点を克服できる。またこのデバイスはｎｐｎバイポーラーデバイスであるので、デバイスのエミッターを接地することができ、これによりゲート制御を接地基準とすることができる。したがって本発明のデバイスは、電力回路に接地基準制御回路を利用できる。
さらに、バイポーラーデバイスのベース電流はチャンネル伝導を用いるＭＯＳ逆転チャンネルから注入されるので、炭化ケイ素の電子逆転層移動度の低さによる影響を少なくすることができる。またバイポーラーデバイスにベース電流を供給するＭＯＳトランジスターの特性は、多重並列バイポーラーデバイスの動作を安定化する傾向をもつ。したがって、バイポーラーデバイスのオン状態抵抗は温度上昇に伴って小さくなるが、ベース駆動ＭＯＳトランジスターのオン状態抵抗は温度と共に大きくなる。ＭＯＳベース駆動トランジスターの抵抗が大きくなると、バイポーラーデバイスのベース電流が小さくなり、その結果バイポーラートランジスター内を流れる電流が小さくなる。したがって、バイポーラーデバイスのオン状態抵抗が温度と共に小さくなるとしても、ＭＯＳトランジスターが供給するベース電流が小さくなるため、トランジスター内を流れる電流を小さくすることができる。この相互作用により、本発明のデバイスがユニットセルからなる場合、電流容量を高めるためにこれを繰り返して単一基板内に電気的に並列な多数のバイポーラートランジスターを得ることができるという利点がさらに得られる。
本発明のデバイスは、ラッチアップの可能性もない。ＩＧＢＴの構造と対比して本発明の構造には寄生サイリスターがないので、本発明のデバイスは無ラッチアップ型である。
本発明のデバイスには電流飽和モードがあるので、広い順バイアス安全動作領域も得られる。また本発明のデバイスは正孔の衝撃イオン化速度が４Ｈ−ＳｉＣ中の電子より高いので、広い逆バイアス安全動作領域も備えている。これらの特性は誘導スイッチング用途に特に適している。
前記の態様のほか、ｎ型バルク単結晶炭化ケイ素基板、およびこのｎ型伝導性バルク単結晶炭化ケイ素基板上に形成されたｎ型炭化ケイ素ドリフト層を含むＵＭＯＳバイポーラートランジスターのユニットセルも提供する。ｎ型ドリフト層は、キャリヤー濃度がｎ型炭化ケイ素基板より低い。このｎ型炭化ケイ素ドリフト層上にｐ型炭化ケイ素ベース層が形成され、このｐ型ベース層内にｎ型炭化ケイ素の第１領域が形成される。ｐ型ベース層内にゲート溝が形成され、ベース層とｎ型炭化ケイ素の第１領域の一部を通って広がってドリフト層に達し、第１のｎ型領域の一部がゲート溝の側壁の一部となる。ゲート溝の底と側壁に絶縁層が形成される。ベース層内に、ゲート溝に隣接し、そこから離れた位置に、ｎ型伝導性炭化ケイ素の第２領域が形成される。絶縁層上に導電性ゲート接点が形成され、第１のｎ型領域の一部の上方に広がる。コレクター接点は、ドリフト層の反対側の炭化ケイ素基板面上に形成される。炭化ケイ素のｐ型領域がベース層内に形成され、第１のｎ型領域と第２のｎ型領域の間に配置される。ｐ型領域は、ｐ型ベース層のキャリヤー濃度より高いキャリヤー濃度をもち、第１のｎ型領域を通って流れる電子電流をｐ型ベース層に注入するための正孔電流に変換する正孔溜めを提供するように形成される。最後に、炭化ケイ素の第２のｎ型領域上にエミッター接点が形成される。
特定の態様においては、ゲート溝の底のｎ型炭化ケイ素ドリフト領域内に形成された炭化ケイ素の第２のｐ型領域も設けられる。この第２のｐ型領域は、好ましくはｎ型ドリフト層のキャリヤー濃度より高いキャリヤー濃度をもつ。
他の態様においては、第１のｐ型領域が第１のｎ型領域と共にｐ−ｎ接合を形成し、これによりトンネルダイオードが得られる。あるいは、このｐ型領域を第１のｎ型領域に電気的に接続するために、第１のｎ型領域とｐ型領域の間に形成された導電性ストラップを設けてもよい。
本発明の具体的態様において、ｐ型ベース層は約０．３〜約０．５μｍの厚さをもつ。ｎ型ドリフト層は約３〜約５００μｍの厚さをもつ。またｎ型ドリフト層は約１×１０¹²〜約１×１０¹⁷ｃｍ^-3のキャリヤー濃度をもち、ｐ型ベース層は約１×１０¹⁶〜約１×１０¹⁸ｃｍ^-3のキャリヤー濃度をもつ。
さらに他の本発明の態様においては、本発明による複数のユニットセルを含むＭＯＳゲートバイポーラートランジスターが提供される。
本発明には、前記デバイスの製造方法も含まれる。これらの方法はさらに、ＵＭＯＳＦＥＴ炭化ケイ素トランジスターと同じ基板上に本発明によるデバイスを作成できるという利点をもつ。したがって本発明には、ｎ型バルク単結晶炭化ケイ素基板上にｎ型炭化ケイ素ドリフト層を形成し、このｎ型炭化ケイ素ドリフト層上にｐ型炭化ケイ素ベース層を形成する工程を含む方法も含まれる。ベース層内に炭化ケイ素のｎ型領域が形成されるように第１マスキング層を通してイオンを打込んで、エミッター領域とドレイン領域を得る。このソース領域に隣接して炭化ケイ素のｐ型領域が形成されるように、第２マスキング層を通して同様にイオンを打込む。ｎ型ソース領域の一部およびベース層を通ってドリフト層内へ溝をエッチングし、ゲート溝を設ける。ベース層および溝の露出面上に絶縁層を形成し、溝内およびベース層上に、ゲート接点が得られるように導電性接点を形成およびパターン化する。絶縁層の一部を除去して、ベース層内に形成されたエミッター領域を露出させ、露出したエミッター領域上にエミッター接点を形成する。ドリフト層と反対側の炭化ケイ素基板表面に電源／コレクター接点を形成する。
本発明方法の他の態様においては、マスキング層を通した打込み工程の後に、得られた構造体を約１５００℃より高い温度でアニーリングする工程を行う。本発明方法には、ｎ型ドリフト層内に溝の底の下方にｐ型炭化ケイ素領域を形成することが含まれてもよい。
本発明方法の他の態様においては、ベース層内に形成された、より高いキャリヤー濃度のｎ型ソース領域およびｐ型領域の部分を露出し、これらの露出部分上に、ｎ型領域をｐ型領域に電気的に接続するための導電性ストラップを形成する。
本発明方法のさらに他の態様においては、ｎ型バルク単結晶炭化ケイ素基板、およびこのｎ型伝導性バルク単結晶炭化ケイ素基板に隣接したｎ型炭化ケイ素ドリフト層をもつＭＯＳバイポーラートランジスターのユニットセルが提供される。ｎ型ドリフト層はｎ型炭化ケイ素基板より低いキャリヤー濃度をもつ。ｎ型炭化ケイ素ドリフト層上にｐ型エピタキシャル炭化ケイ素ベース層を形成し、このｐ型ベース層内にｎ型炭化ケイ素ドリフト層の反対側の面に隣接して炭化ケイ素の第１のｎ型領域を形成する。ｐ型エピタキシャル炭化ケイ素ベース層は、このｐ型エピタキシャル炭化ケイ素ベース層を通ってｎ型ドリフト層へ広がる側壁をもつメサとして形成される。
ｎ型ドリフト層上に、側壁に隣接し、そこから離れた位置に絶縁層が形成され、ドリフト層内にメサの側壁に隣接して炭化ケイ素の第２のｎ型伝導領域が形成される。第２のｎ型伝導領域はドリフト層より高いキャリヤー濃度をもつ。絶縁層上に第１のｎ型領域の上方に広がったゲート接点が形成される。コレクター接点は、炭化ケイ素基板表面上にドリフト層の反対側に形成される。炭化ケイ素の第１のｐ型領域がベース層内に形成され、第２のｐ型領域が第２のｎ型伝導領域に隣接して形成され、第２のｎ型伝導領域の下方で、ゲート接点の下方のｎ型ドリフト領域内へ広がる。このｐ型領域は、ｐ型エピタキシャルベース層のキャリヤー濃度より高いキャリヤー濃度をもつ。第１のｐ型領域は、第１のｎ型領域を通って流れる電子をｐ型ベース層に注入するための正孔に変換するように形成される。炭化ケイ素の第２のｎ型伝導領域と第１のｐ型領域を電気的に接続するように、側壁の底部に導電性ストラップも形成される。炭化ケイ素の第１のｎ型領域上には、エミッター接点が形成される。
特定の態様において、炭化ケイ素の第１および第２のｐ型領域は、ベース層内にメサの側壁および第２のｎ型伝導領域に隣接して形成されてゲート接点内およびその下方に広がった、ｐ型炭化ケイ素の連続領域を含む。
他の態様において、側壁は約６０°未満の勾配をもつ。側壁の勾配は、ドリフト層内の予め定めた深さにｐ型イオンが打込まれたとき、炭化ケイ素のｐ型領域が得られるように選択できる。
他の態様において、側壁はメサの側壁にステップが得られるように２つの側壁を含む。このような場合、炭化ケイ素の第１のｐ型領域はこのステップに隣接してｐ型エピタキシャルベース層内に形成された炭化ケイ素の第１のｐ型領域、およびｎ型ドリフト層内に形成された炭化ケイ素の第２のｐ型領域を含む。第２のｐ型領域は第２のｎ型伝導領域に隣接して形成され、ゲート接点の下方のｎ型ドリフト層からｐ型ベース層へ広がる。導電性ストラップが、第１のｐ型領域を第２のｐ型領域および第２のｎ型伝導領域と接続する。
本発明の特定の態様のユニットセルは、ドリフト層の表面に露出するように形成された第２のｐ型領域を含むこともできる。このような場合、導電性ストラップが第１のｐ型領域を第２のｐ型領域および第２のｎ型領域と電気的に接続する。さらに絶縁層がメサの側壁上にドリフト層とステップの間に形成され、ステップ上へ広がっていてもよい。次いで、導電性ストラップをこの絶縁層上に形成することができる。
具体的態様において、ｐ型ベース層は約０．３〜約５μｍの厚さをもつ。またｎ型ドリフト領域は約３〜約５００μｍの厚さをもつ。ｎ型ドリフト領域は約１０¹²〜約１０¹⁷ｃｍ^-3のキャリヤー濃度をもち、ｐ型エピタキシャルベース層は約１０¹⁶〜約１０¹⁸ｃｍ^-3のキャリヤー濃度をもつ。ｐ型領域は、ゲート接点の下方へ約３〜約１２μｍの距離に広がってもよい。第２のｎ型伝導領域は、ｎ型ドリフト層内に約０．３〜約５μｍの深さにまで形成される。
他の態様において、絶縁層は酸化物層を含む。また本発明のＭＯＳゲートバイポーラートランジスターを複数の本発明のユニットセルにより形成することができる。本発明のユニットセルおよびトランジスターを製造する方法も提供される。
以上および他の本発明の目的、利点および特色、ならびにそれらを達成する方法は、以下の本発明の詳細な説明を、添付の図面と合わせて考慮することによってより容易に理解できるであろう。図面には本発明の好ましい態様を例示する。
図面の説明
図１は、シリコンＭＯＳＦＥＴおよびＪＦＥＴならびに炭化ケイ素ＩＧＢＴに関して、順電圧降下に対する放電破壊電圧のグラフである。
図２は、本発明によるパワーデバイスの複数のユニットセルの断面図である。
図３は、本発明によるパワーデバイスの別形態の複数のユニットセルの断面図である。
図４Ａ〜４Ｊは、本発明によるパワーデバイスの作成を説明した断面図である。
図５は、別形態の本発明によるパワーデバイスの複数のユニットセルの断面図である。
図６は、第２別形態の本発明によるパワーデバイスの複数のユニットセルの断面図である。
図７は、第３別形態の本発明によるパワーデバイスの複数のユニットセルの断面図である。
図８Ａ〜８Ｈは、別形態の本発明によるパワーデバイスの作成を説明した断面図である。
好ましい態様の詳細な説明
本発明の好ましい態様を示した添付の図面を参照して、以下に本発明をより詳細に説明する。ただし本発明は多種多様な形態で実施でき、本明細書に述べた態様に限定されると解すべきではない。むしろこれらの態様は本発明の範囲を十分かつ完全に開示し、当業者に十分に伝えるために提示したものである。全体を通して同様な数字は同様な素子を表す。さらに、図面に示した種々の層および領域は模式的に示したものである。当業者に自明なとおり、本明細書中で基板その他の層“上”に形成された層に関する記載は、基板その他の層上に直接に、または基板その他の層上に形成された介在層（１またはそれ以上）上に形成された層を表す。同様に当業者に自明なとおり、本発明を各層に関して記載するが、それらの層はエピタキシャルに、または打込みにより形成することができる。したがって本発明は添付の図面に示した相対的なサイズや間隔に限定されない。
図２は本発明の１態様を示す。図２には、無ラッチアップ型パワーＵＭＯＳバイポーラートランジスター（ＬＭＢＴ）のユニットセルの組合わせを示す。本発明の第１態様のユニットセルを図２の線Ａ−Ａ′とＢ−Ｂ′の間に示す。このユニットセルを線Ａ−Ａ′および線Ｂ−Ｂ′両方の周りに鏡面投影することにより、多重ユニットセルのデバイスを得ることができる。図２には多重ユニットセルデバイスの一部を示す。当業者に自明のとおり、本発明のユニットセルは単一ユニットセルデバイスの作成にも利用できる。そのような場合、領域１８および２２は溝１６のエミッター側にのみ形成すればよい。
本発明のＬＭＢＴには、ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基板１０が含まれる。基板１０は、上面、およびこの上面の反対側の下面をもつ。ｎ型伝導性炭化ケイ素の第１層１２が基板１０の上面に形成され、ｎ^-ドリフト領域を形成することができる。あるいはｎ^-基板が基板の下面に打込まれたｎ⁺領域を含み、これにより基板内にｎ⁺およびｎ^-領域を得ることもできる。したがって本明細書中で用いる基板および第１層という記載は、基板上および基板内の両方に形成された層を表す。基板１０のキャリヤー濃度は第１層１２のキャリヤー濃度より高い。したがって基板をｎ⁺基板ということができる。基板１０には、シート抵抗率１Ω−ｃｍ未満が適切である。第１層１２には、約１０¹²〜約１０¹⁷ｃｍ^-3のキャリヤー濃度が適切である。基板は約１００〜約５００μｍの厚さをもつことができる。第１層１２は約３〜約５００μｍの厚さをもつことができる。
第１層１２の上に、ｐ型ベース層を得るための第２層１４を形成する。第２層１４はエピタキシャル生長させるか、または第１層１２内に打込むことができ、デバイスのｐ型ベース層を形成するｐ型伝導性炭化ケイ素から形成される。第２層１４内に、デバイスのエミッターを形成するｎ⁺伝導性炭化ケイ素の領域２０が形成される。第２層１４内に、ｎ⁺領域１８およびｐ⁺領域２２も形成される。ｐ⁺炭化ケイ素領域２２は、ｎ⁺領域１８の隣に、ｎ⁺領域１８とｐ⁺領域２２の間に導電性ｐ−ｎトンネル接合が形成されるように形成するのが好ましい。ｎ⁺領域１８は、それらがゲート溝１６の側壁の一部を形成するように形成される。ｎ⁺領域１８は、本発明のデバイスに取り込まれたＭＯＳトランジスターのドレイン領域を形成する。
ｐ型ベース層１４は、約１０¹⁶〜約１０¹⁸ｃｍ^-3のキャリヤー濃度、および約０．３〜約５μｍの厚さをもつことが好ましい。ｎ⁺領域１８は、ゲート溝から約０．５〜約２μｍ離れて広がり、約０．１〜約２μｍの深さにまで広がることが好ましい。ｎ⁺領域１８には、約１０¹⁸ｃｍ^-3より高いキャリヤー濃度が適切であろう。同様にｐ⁺領域２２は、約０．１〜約２μｍの深さにまで形成され、約０．１〜約２μｍの幅をもつことが好ましい。ｐ⁺領域２２には、約１０¹⁶ｃｍ^-3より高いキャリヤー濃度が適切であろう。ｐ領域２２は、エミッター領域２０から約０．５〜約４μｍ離れていることも好ましい。エミッター領域のサイズおよび形状は、本発明のデバイスのバイポーラー部分の目的特性に依存するであろう。
図２に示したデバイスには、ゲート溝１６も含まれる。ゲート溝１６は、ｎ⁺領域１８および第２層１４を通って第１層１２内へ下方に広がる溝を形成することにより形成される。したがってゲート溝１６は側壁と底をもつ。絶縁層２４（好ましくは酸化物層）がゲート溝の側壁と底の上に形成され、ｎ⁺領域１８の上面上へ広がる。この絶縁層２４は、好ましくは二酸化ケイ素などの酸化物層であるが、窒化ケイ素、窒化アルミニウムなど他の材料、または当業者に既知の他の絶縁材で作成されてもよい。ゲート溝１６の幅および深さは、本発明のデバイスの目的とする電気的特性に依存する。本発明には約１〜約１０μｍの幅を採用できる。ゲート溝の深さは、ゲート溝１６の底に形成される絶縁／酸化物層２４の上面が第２層１４と第１層１２の界面より下方にあるのに十分な深さにすべきである。さらに、ゲート絶縁層２４の厚さは好ましくは約１００Å〜約１μｍであるが、トランジスターの目的とする電気的特性に応じて変更できる。
図２のデバイスには、第１層１２内にゲート溝１６の下方に形成された任意のｐ型伝導性炭化ケイ素領域３２も含まれる。このｐ型伝導性炭化ケイ素領域３２は、第２層１２より高いキャリヤー濃度をもつ。約１０¹⁶〜約１０¹⁹ｃｍ^-3のキャリヤー濃度を採用できる。
基板１０の下面上に、コレクター接点３０を形成するためのオーム接点が形成される。接点はゲート溝１６の側壁と底にも形成され、ｎ⁺領域１８の上面上へ広がる。この接点は図２のデバイスのゲート接点を提供する。最後に、ｎ⁺炭化ケイ素領域２０上に、デバイスのエミッター接点を提供するためのオーム接点２８が形成される。
図２にゲート溝１６は２つの溝として示される。しかし当業者に自明のとおり、ゲート溝は第３次元（図２の紙面の内外への次元）において多種多様な形状をもつことができる。たとえば図２に示したデバイスは実質的に円形であってもよく、この場合ゲート溝１６は、たとえば六角形のデバイスにおけるように、エミッター領域２０を取り巻く単一ゲート溝である。またゲート溝１６は２本の実質的に平行な溝であってもよく、その場合、ゲート溝内に形成されたこれらのゲート接点２６は第３次元において電気的に接続している。このように本発明によるデバイスの三次元構造は多種多様な形状をとることができ、なおかつ本発明方法の利点をもつ。
図３には本発明の別形態を示す。図３に見られるように、図２のデバイスの構造体が、ｎ⁺領域１８をｐ⁺領域２２に接続する導電性ストラップ３４をも備えている。図３に示すデバイスでは、ｎ⁺領域１８とｐ⁺領域２２の間に整流ｐ−ｎ接合が形成されてはならない。当業者に自明のとおり、図２に示したユニットセルは図３にもある。したがって、本発明方法により任意数のユニットセルを含むデバイスを製造できる。
当業者に自明のとおり、本発明はユニットセルをパワーデバイス用に形成することができ、これによりデバイスの電流運搬能を高めるためにデバイスの複数のセルを並列に形成して作動させることができる。このような場合、図２または図３に示したデバイスのユニットセルを対称的に繰り返して、多重デバイスを得ることができる。このようなデバイスでは、デバイスの周辺にある外側ゲートはゲート溝のエミッター側にｎ型領域とｐ型領域のみを含めばよい。
図２および３に関して以上に記載したデバイスの作成を、図４Ａ〜４Ｊを参照して記載する。図４Ａに示すように、厚いｎ型層１２をｎ⁺基板１０上に、米国特許第４，９１２，０６４号（その開示内容全体を本明細書に援用する）に記載されるようなエピタキシャル生長方法により生長させる。あるいは前記のように、ｎ^-基板を用い、ｎ⁺打込みを行って、ｎ⁺層１０とｎ^-層１２を得ることもできる。図４Ｂに示すように、第２のｐ型層１４を第１のｎ型エピタキシャル層１２上にエピタキシャル生長させる。次いでこのｐ型層１４上にｎ⁺領域１８と２０を形成する。これらのｎ⁺領域１８と２０は、図４Ｃに示すようにマスク４０を用いるイオン打込みにより形成することができる。
図４Ｄに示すように、ｐ領域２２はマスク４２を用いるイオン打込みにより形成することができる。マスク４２は、ｐ型領域２２をｎ型領域１８に隣接して配置することによりこれらの間に導電性ｐ−ｎトンネル接合を形成するように形成されることが好ましい。ｐ型領域２２ならびにｎ型領域１８および２０を形成した後、この構造体を１５００℃より高い温度でアニーリングして、打込んだイオンを活性化する。
アニーリング後、デバイスを取り巻くメサをエッチングすることにより、端を仕切ることができる。このメサ（図示されていない）は第２層１４および第１層１２を通って基板１０内へ広がっていてもよい。あるいは、メサは第２層１４を通って第１層１２内へ広がっていてもよい。このような場合、露出したｎ^-層１２内に、約１００Å〜約５μｍの深さにまで、かつメサの端から約５〜約５００μｍの距離にイオンを打込むことができる。メサを取り巻く低ドープｐ型領域を形成するために、約５×１０¹⁵〜約１×１０¹⁷ｃｍ^-3のキャリヤー濃度を採用できる。いずれの場合も、次いでメサの露出面にパシベーション層を形成できる（図示されていない）。そのようなパシベーション層はＳｉＯ₂または当業者に既知のこれに類する材料であってもよい。
エピタキシャル構造を形成した後、デバイスのゲート溝を配置するために基板上にマスク４４を形成する。そのようなマスクを図４Ｅに示す。反応性エッチングにより、ｐ型ベース層１４を通ってｎ型ドリフト層１２内へゲート溝１６を形成する。ゲート溝１６は米国特許第４，９８１，５５１号（その開示内容全体を本明細書に援用する）に記載された反応性イオンエッチング法により形成できる。
図４Ｆに見られるように、ゲート溝１６の底に所望によりｐ型領域３２をイオン打込みしてもよい。ゲート溝１６の底にあるこのｐ型領域３２はゲート溝の角における電界クラウディングを少なくし、これによりデバイスのＭＯＳ部分の放電破壊電圧を高めることができる。このｐ⁺打込み領域３２は、米国特許第５，０８７，５７６号（その開示内容全体を本明細書に援用する）に記載された方法で形成できる。
ゲート溝１６を形成した後、図４Ｇに示すように、エピタキシャル構造上に絶縁／酸化物層２６を形成する。絶縁層２４は、溝１６の底と側壁を覆い、ｎ⁺領域１８の上面上へ広がるように形成される。絶縁／酸化物層２４には、好ましくは熱酸化法、たとえば“炭化ケイ素中の酸化物層における欠陥を減らす方法”と題する同一出願人による米国特許出願第０８／５５４，３１９号（その開示内容全体を本明細書に援用する）に記載された方法、または酸化物析出法、たとえば米国特許第５，４５９，１０７号および米国特許出願第０８／５５４，３１９号（それらの開示内容全体を本明細書に援用する）に記載された方法を用いる。熱酸化法を用いる場合に好ましい態様は、たとえば米国特許第５，５０６，４２１号（その開示内容全体を本明細書に援用する）に記載されたカーボン表面加工ウェーハを用いるものである。
本発明デバイスの接点形成を図４Ｈ〜４Ｊに示す。ゲート接点は、図４Ｈに示すように、ゲート溝１６内に導電層を析出させることにより形成できる。図４Ｈに示すように、ゲート材料２６（好ましくはモリブデン）を絶縁層２４上に析出させ、ｎ型領域１８の一部の上方へ広がるようにパターン化することができる。図４Ｉに示すように、絶縁層２４に開口を形成し、次いでニッケルその他の適切な接点材料を層１４の露出部分上に析出させることにより、エミッター接点２８と任意の導電性ストラップ３４を同時に形成できる。最後に、図４Ｊに示すように、ニッケルその他の適切な接点材料を析出させることにより、基板の露出面にコレクター接点３０を形成する。
以上に記載した各態様において、基板および各層は６Ｈ、４Ｈ、１５Ｒまたは３Ｃ炭化ケイ素の群から選択される炭化ケイ素で形成できるが、前記の各デバイスには４Ｈ炭化ケイ素が好ましい。オーム接点に好ましい金属には、ニッケル、ケイ化タンタルおよび白金が含まれる。あるいは、アルミニウム／チタン接点も本発明のオーム接点を形成するために使用できる。これら特定の金属を記載したが、炭化ケイ素とのオーム接点を形成する、当業者に既知の他のいかなる金属も使用できる。
前記デバイスのエピタキシャル層および打込み領域のキャリヤー濃度またはドーピング量に関しては、ｐ⁺またはｎ⁺伝導型の領域およびエピタキシャル層は、過度の加工欠陥を生じることなく可能な限り強くドーピングすべきである。ｐ型領域を設けるのに適したドーパントには、アルミニウム、ホウ素またはガリウムが含まれる。ｎ型領域を設けるのに適したドーパントには、窒素およびリンが含まれる。アルミニウムはｐ⁺領域に好ましいドーパントであり、上記に述べた高温イオン打込みを用い、約１０００〜約１５００℃の温度でアルミニウムをｐ⁺領域に打込むことが好ましい。ｎエピタキシャル層には最高約３×１０¹⁷ｃｍ^-3のキャリヤー濃度が適しているが、約３×１０¹⁶ｃｍ^-3以下のキャリヤー濃度が好ましい。
当業者に自明のとおり、エピタキシャル層１２および１４の厚さはデバイスの目的とする動作特性に依存するであろう。さらにこれらの動作特性は、多重セルデバイスに用いるユニットセルの個数およびユニットセルの幾何学的形状により影響されるであろう。ゲート溝の幅もデバイスの目的とする動作特性、それらの動作特性を得るために用いるユニットセルの個数、およびユニットセルに採用する幾何学的形状自体に依存するであろう。
操作において、本発明のデバイスはバイポーラー導電性とＭＯＳゲート制御を組み合わせた炭化ケイ素デバイスを提供する。さらに本発明は、ゲート電圧をデバイスのエミッター基準とすることができるｎ型炭化ケイ素基板を用いる。この関係により、電力回路においてゲート電圧を接地基準とすることができる。本発明の他の利点は、ベース電流注入のためにＭＯＳトランジスターによるｎチャンネル伝導を利用し、このため炭化ケイ素内での比較的低い電子チャンネル移動度の影響が少なくなることである。
本発明によるデバイスのターンオンは、エミッター２８を接地電位に維持した状態で、正のバイアスをコレクター３０に印加し（約３〜１０Ｖ）、正のバイアスをゲート２６に印加する（約１５〜４０Ｖ）ことにより行われる。ＮＭＯＳＦＥＴのソース１８はオフ状態では浮動であり、動作時のエミッター電圧より約３Ｖ（ｐ−ｎ接合についての炭化ケイ素順バイアス電圧降下）高い。ゲート２６の正のバイアスにより、ｎＭＯＳＦＥＴをターンオンにすることができる。したがってデバイスのターンオンのためのゲート電圧（Ｖ_g）は１５Ｖ＋Ｖ_t＋３Ｖであろう。ここでＶ_tはＭＯＳデバイスの閾値である。ソースに対し正のバイアスをゲートにかけると、コレクターからｎｐｎトランジスターのベースへの電子の流路が形成され、これによりそのエミッター−ベース接合に順バイアスがかかる。ｎｐｎトランジスターのターンオンにより小数キャリヤーが低ドープのドリフト領域に注入されることによって、このデバイスは高い電流密度で動作できる。したがってこのデバイスによれば、比較的低い順電圧降下で高い電流密度が得られる。ｎｐｎトランジスターへのベース電流はＭＯＳトランジスターの飽和電流により制限され、その結果、ＬＭＢＴの電流飽和特性が得られる。ゲート電圧が高いほどｎｐｎトランジスターへのベース電流を高くすることができ、したがってＬＭＢＴの飽和電流がより高くなる。
ゲート電位をエミッター電位と同じにすると、このデバイスは順ブロッキングモードの動作に入る。これによりＮＭＯＳＦＥＴがターンオフになり、その結果ｎｐｎトランジスターのベース電流がゼロに低下する。ｎｐｎトランジスターの小数キャリヤーがそれらに固有の寿命に伴って減衰した後、デバイスは電流の流れを止め、実質的なコレクター電圧を維持することができる。この電圧はｐベース１４−ｎ^-ドリフト領域１２の接合、ｐ⁺緩衝／ゲート酸化物−ｎ^-ドリフト領域の接合により維持される。ｐ⁺緩衝領域３２は、所望により第３次元でｐベースに短絡してもよい。この緩衝領域の目的は、このデバイスの順ブロッキングモードの動作に際しゲート誘電体内に高い電界が生じるのを阻止することである。
図５には、本発明の別形態を示す。この態様では、エピタキシャル形成したバイポーラートランジスターｐ型伝導性ベース領域、および埋め込まれたｐ型炭化ケイ素領域を用いて、ゲート絶縁体／酸化物に与えられる電界を制御する。図５には、無ラッチアップ型パワーＭＯＳバイポーラートランジスター６０のユニットセルの組合わせを示す。本発明のこの別形態のユニットセルを図５の線Ｃ−Ｃ′とＤ−Ｄ′の間に示す。このユニットセルを線Ｃ−Ｃ′および線Ｄ−Ｄ′両方の周りに鏡面投影することにより、多重ユニットセルのデバイスを得ることができる。図５には多重ユニットセルデバイスの一部を示す。当業者に自明のとおり、本発明のユニットセルは単一ユニットセルデバイスの作成にも利用できる。
図５に示すように、本発明のＭＯＳ−バイポーラートランジスター６０には、ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基板１０が含まれる。基板１０は、上面、およびこの上面の反対側の下面をもつ。ｎ型伝導性炭化ケイ素の第１層１２を基板１０の上面に形成して、ｎ^-ドリフト領域を形成することができる。あるいはｎ^-基板が基板の下面に打込まれたｎ⁺領域を含み、これにより基板内にｎ⁺およびｎ^-領域を得ることができる。したがって本明細書中で用いる基板および第１層という記載は、基板上および基板内の両方に形成された層を表す。基板１０のキャリヤー濃度は第１層１２のキャリヤー濃度より高い。したがって基板をｎ⁺基板ということができる。基板１０には、シート抵抗率１Ω−ｃｍ未満が適切である。第１層１２には、約１０¹²〜約１０¹⁷ｃｍ^-3のキャリヤー濃度が適切である。基板は約１００〜約５００μｍの厚さをもつことができる。第１層１２は約３〜約５００μｍの厚さをもつことができる。
第１層１２の上に、ｐ型ベース層を得るための第２層１４を形成する。第２層１４はエピタキシャル生長させることが好ましく、デバイスのｐ型ベース層を形成するｐ型伝導性炭化ケイ素から形成される。図５に示すように、ｎ^-層１２内へ広がる側壁をもつメサ６２を形成するように、エピタキシャル層１４をパターン化する。側壁６２は好ましくは可能な限りわずかに層１２内へ広がるが、約０．５μｍの深さは許容できる。好ましくは、メサの側壁はメサの底部がメサの頂部より幅広くなるような勾配をもつ。この勾配は、側壁がドリフト層１２となす角度で測定して６０°未満であることが好ましい。好ましくは、メサ６２の頂部の幅とメサ６２の底部の幅の差は約１０μｍ未満である。ただしこの差は、ｐ型ベース層１４およびｎ型炭化ケイ素の第１領域６４の厚さに応じて、目的とするメサ６２の側壁の勾配を得るように変更できる。側壁の勾配を、ｐ型領域６８のプロフィルが形成されるような原子の打込みと協調するように選択することが好ましい。この勾配は、ｐ型領域６８がｐベース層１４と接するまで広がるようにｐ型原子を打込むことにより、ｐ型領域６８の打込みを促進する。したがってメサの勾配は、第１ドリフト層１２からベース層１４にまで広がる連続した打込み原子領域を得るように選択すべきである。
図５に示した本発明の態様のＭＯＳ−バイポーラートランジスターには、ｎ型炭化ケイ素の第１領域６４も含まれる。これは、ｐ型ベース層１４上にｎ型炭化ケイ素ドリフト層１２の反対側の面に隣接して形成され、ＭＯＳ−バイポーラートランジスター６０のバイポーラートランジスターエミッター領域を提供する。このｎ型炭化ケイ素の第１領域６４は、ｎ⁺炭化ケイ素の第１領域６４を得るためにｎ型伝導層１２より高いキャリヤー濃度をもつようにドーピングすることが好ましい。エミッター接点２８が得られるように、ｎ型炭化ケイ素６４の第１領域上にオーム接点をも形成する。
絶縁層７０が、第１層１２上に、メサ６２の側壁に隣接し、そこから離れた位置に形成される。ＭＯＳトランジスターのゲート接点７２を得るために、絶縁層７０上にオーム接点を形成する。この絶縁層７０は好ましくは二酸化ケイ素などの酸化物層であるが、窒化ケイ素、窒化アルミニウムなど他の材料、または当業者に既知の他の絶縁材で作成されてもよい。
ＭＯＳバイポーラートランジスター６０には、ｎ^-ドリフト層１２内にメサ６２の側壁の底部に形成されたｎ⁺炭化ケイ素の第２領域６６も含まれる。このｎ⁺領域６６は、メサ６２の側壁からデバイスのゲート接点７２の下方へ広がる。ｎ⁺炭化ケイ素の第２領域６６は、好ましくはｎ^-ドリフト層１２より高いキャリヤー濃度をもつようにドーピングされる。ｎ⁺炭化ケイ素の第２領域６６を、ｎ⁺炭化ケイ素の第２領域６６と導電性ストラップ７４が接触するように、ドリフト層１２の表面に近接して形成することも好ましい。
炭化ケイ素のｐ型領域６８も、ｐ型ベース層１４内に、メサ６２の側壁およびｎ⁺炭化ケイ素の第２領域６６に隣接して形成される。炭化ケイ素のｐ型領域６８は、ｎ^-ドリフト層１２内でｎ⁺炭化ケイ素の第２領域６６の下方に広がり、かつゲート接点７２の下方へ広がる。炭化ケイ素のｐ型領域６８は、好ましくはｐ型ベース層１４より高いキャリヤー濃度をもつようにドーピングされる。さらに、この炭化ケイ素のｐ型領域は、ｎ⁺炭化ケイ素の第２領域６６を通って流れる電子をｐ^-型ベース層に注入するための正孔に変換するように形成される。炭化ケイ素のｐ型領域６８は、ゲート絶縁層７０に伴う電界クラウディングを少なくし、これによりＭＯＳ−バイポーラートランジスター６０のＭＯＳトランジスター部分のブロッキング電圧を高めるようにも形成される。
ＭＯＳ−バイポーラートランジスター６０には、ｎ⁺炭化ケイ素の第２領域６６を炭化ケイ素のｐ型領域６８と電気的に接続する導電性ストラップ７４も含まれる。あるいは、ｎ⁺炭化ケイ素の第２領域６６と炭化ケイ素のｐ型領域の間のｐ−ｎ接合がトンネルダイオードを形成し、これにより電子の流れがベース層１４内で正孔の流れに変換される場合、導電性ストラップ７４の必要性は除かれるであろう。
ｐ型ベース層１４は、約１０¹⁶〜約１０¹⁸ｃｍ^-3のキャリヤー濃度、および約０．３〜約５μｍの厚さをもつことが好ましい。第２のｎ⁺領域６６は、好ましくは約１〜約５μｍの幅であり、可能な限りわずかにゲートの下方へ広がるが、この距離は約０．５〜約３μｍであってもよい。第２のｎ⁺領域６６も、好ましくは約０．１〜約０．５μｍの深さにまで広がる。ｎ⁺領域６６には、約１０¹⁸ｃｍ^-3より高いキャリヤー濃度が適切であろう。
ｐ⁺領域６８は、約０．３〜約２μｍの厚さであって、ゲート接点７２の下方約３〜約１２μｍにまで広がることが好ましい。ただしｐ⁺領域６８がゲート接点の下方へ広がる距離は、個々の用途に応じて変動するであろう。特に、ゲート接点の下方のｐ⁺領域６８の間隔は、絶縁層７０付近の電界を調節するのに利用できる。ｐ⁺領域６８の間隔が小さくなるのに伴って、絶縁層７０付近の電界は小さくなるであろう。約１〜約５μｍの間隔が適切であろう。ｐ⁺領域６８には、約１０¹⁶ｃｍ^-3より高いキャリヤー濃度が適切である。好ましくは、ドリフト層１２およびｐ⁺領域６８のドーピングは、ドリフト層１２がビルトイン電位によりｐ⁺／ｎ接合を完全に失い、ＭＯＳゲートがゼロゲートバイアスになるように選択される。
図６には、本発明の第２の別形態を示す。この態様では、エピタキシャル形成したバイポーラートランジスターｐ型伝導性ベース領域を用い、このベース領域はメサの側壁にステップをもつメサとして形成される。図６には、無ラッチアップ型パワーＭＯＳバイポーラートランジスター８０のユニットセルの組合わせを示す。本発明のこの別形態のユニットセルを図６の線Ｅ−Ｅ′とＦ−Ｆ′の間に示す。このユニットセルを線Ｅ−Ｅ′および線Ｆ−Ｆ′両方の周りに鏡面投影することにより、多重ユニットセルのデバイスを得ることができる。図６には多重ユニットセルデバイスの一部を示す。当業者に自明のとおり、本発明のユニットセルは単一ユニットセルデバイスの作成にも利用できる。
図６に示すように、本発明のＭＯＳ−バイポーラートランジスター８０には、図５に関して記載したように、ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基板１０、およびｎ型伝導性炭化ケイ素の第１層１２が含まれる。
第１層１２の上に、ｐ型ベース層を得るための第２層１４を形成する。第２層１４はエピタキシャル生長させることが好ましく、ｐ型伝導性炭化ケイ素から形成され、デバイスのｐ型ベース層を形成する。図６に示すように、ステップ８４を形成しかつｎ^-層１２内へ広がる側壁をもつメサ８２を形成するように、エピタキシャル層１４をパターン化する。側壁８２は好ましくは可能な限りわずかに層１２内へ広がるが、約０．５μｍの深さは許容できる。好ましくは、ステップ８４からドリフト層１２へ広がるメサ８２の側壁は、メサの底部がステップ８４におけるメサの幅より広くなるような勾配をもつ。この勾配は、側壁がドリフト層１２となす角度で測定して６０°未満であることが好ましい。好ましくは、メサ８２の頂部の幅とメサ８２の底部の幅の差は約１０μｍ未満である。ただしこの差は、ｐ型ベース層１４およびｎ型炭化ケイ素の第１領域６４の厚さに応じて、目的とするメサ６２の側壁の勾配を得るように変更できる。さらに、ステップ部分８４からドリフト層１２までの側壁の勾配を、ｐ型領域８８のプロフィルが形成されるような原子の打込みと協調するように選択することが好ましい。この勾配は、ｐ型領域８８がｐベース層１４と接するまで広がるようにｐ型原子を打込むことにより、ｐ型領域８８の打込みを促進する。したがってメサの勾配は、第１ドリフト層１２からベース層１４にまで広がる連続した打込み原子領域を得るように選択すべきである。
図６に示した本発明の態様のＭＯＳ−バイポーラートランジスターには、ｎ型炭化ケイ素の第１領域６４も含まれる。これは、ｐ型ベース層１４上にｎ型炭化ケイ素ドリフト層１２の反対側の面に隣接して形成され、ＭＯＳ−バイポーラートランジスター８０のバイポーラートランジスターエミッター領域を提供する。このｎ型炭化ケイ素の第１領域６４は、ｎ⁺炭化ケイ素の第１領域６４を得るためにｎ型伝導層１２より高いキャリヤー濃度をもつようにドーピングすることが好ましい。エミッター接点２８が得られるように、ｎ型炭化ケイ素６４の第１領域上にオーム接点をも形成する。
絶縁層７０が、第１層１２上に、メサ８２の側壁に隣接し、そこから離れた位置に形成される。ＭＯＳ−トランジスターのゲート接点７２を得るために、絶縁層７０上にオーム接点を形成する。この絶縁層７０は好ましくは二酸化ケイ素などの酸化物層であるが、窒化ケイ素、窒化アルミニウムなど他の材料、または当業者に既知の他の絶縁材で作成されてもよい。
ＭＯＳバイポーラートランジスター８０には、ｎ^-ドリフト層１２内にメサ８２の側壁の底部に形成されて側壁からデバイスのゲート接点７２の下方へ広がる、ｎ⁺炭化ケイ素の第２領域８６も含まれる。ｎ⁺炭化ケイ素の第２領域８６は、好ましくはｎ^-ドリフト層１２より高いキャリヤー濃度をもつようにドーピングされる。ｎ⁺炭化ケイ素の第２領域８６を、ｎ⁺炭化ケイ素の第２領域８６と導電性ストラップ９２が接触するように、ドリフト層１２の表面に近接して形成することも好ましい。
炭化ケイ素のｐ型領域８８および９０も、ｐ型ベース層１４内にｎ⁺炭化ケイ素の第２領域８６に隣接して、およびｐ型ベース層１４内にメサ８２のステップ８４に形成される。炭化ケイ素のｐ型領域８８は、ｎ^-ドリフト層１２内に、ｎ⁺炭化ケイ素の第２領域８６の下方、そしてゲート接点７２の下方へ広がる。炭化ケイ素のｐ型領域８８および９０は、好ましくはｐ型ベース層１４より高いキャリヤー濃度をもつようにドーピングされる。さらに、炭化ケイ素のｐ型領域９０は、ｎ⁺炭化ケイ素の第２領域８６を通って流れる電子をｐ^-型ベース層に注入するための正孔に変換するように形成される。炭化ケイ素のｐ型領域８８は、ゲート絶縁層７０に伴う電界クラウディングを少なくし、これによりＭＯＳ−バイポーラートランジスター６０のＭＯＳトランジスター部分のブロッキング電圧を高めるように形成される。ＭＯＳ−バイポーラートランジスター８０には、ｎ⁺炭化ケイ素の第２領域８６を炭化ケイ素のｐ型領域９０と電気的に接続する導電性ストラップ７４も含まれる。導電性ストラップ７４はｎ⁺炭化ケイ素の第２領域８６とｐ型ベース層１４をも接続してもよく、これによりｐ型領域８８がｎ⁺炭化ケイ素の第２領域８６と同じ電位になる。
ｐ型ベース層１４は、約１０¹⁶〜約１０¹⁸ｃｍ^-3のキャリヤー濃度、および約０．３〜約５μｍの厚さをもつことが好ましい。第２のｎ⁺領域８６は、好ましくは約１〜約５μｍの幅であり、可能な限りわずかにゲートの下方へ広がるが、この距離は約０．５〜約３μｍであってもよい。また第２のｎ⁺領域８６は、好ましくは約０．１〜約０．５μｍの深さにまで広がる。ｎ⁺領域８６には、約１０¹⁸ｃｍ^-3より高いキャリヤー濃度が適切であろう。
ｐ⁺領域８８および９０は約０．３〜約２μｍの厚さであって、領域８８はゲート接点７２の下方約３〜約１２μｍにまで広がることが好ましい。ただしｐ⁺領域８８がゲート接点の下方へ広がる距離は、個々の用途に応じて変動するであろう。特に、ゲート接点の下方のｐ⁺領域８８の間隔は、絶縁層７０付近の電界を調節するのに利用できる。ｐ⁺領域８８の間隔が小さくなるのに伴って、絶縁層７０付近の電界は小さくなるであろう。約１〜約５μｍの間隔が適切であろう。ｐ⁺領域８８および９０には、約１０¹⁶ｃｍ^-3より高いキャリヤー濃度が適切である。好ましくは、ドリフト層１２およびｐ⁺領域８８のドーピングは、ドリフト層１２がビルトイン電位によりｐ⁺／ｎ接合を完全に失い、ＭＯＳゲートがゼロゲートバイアスになるように選択される。
図７には、本発明の第３の別形態を示す。この態様では、エピタキシャル形成したバイポーラートランジスターｐ型伝導性ベース領域を用い、図６の場合と同様にこのベース領域はメサの側壁にステップをもつメサとして形成される。図７には、無ラッチアップ型パワーＭＯＳバイポーラートランジスター２００のユニットセルの組合わせを示す。本発明のこの別形態のユニットセルを図７の線Ｇ−Ｇ′とＨ−Ｈ′の間に示す。このユニットセルを線Ｇ−Ｇ′および線Ｈ−Ｈ′両方の周りに鏡面投影することにより、多重ユニットセルのデバイスを得ることができる。図７には多重ユニットセルデバイスの一部を示す。当業者に自明のとおり、本発明のユニットセルは単一ユニットセルデバイスの作成にも利用できる。
図７に示すように、本発明のＭＯＳ−バイポーラートランジスター２００には、図５および６に関して記載したように、ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基板１０、およびｎ型伝導性炭化ケイ素の第１層１２が含まれる。
第１層１２の上に、ｐ型ベース層を得るための第２層１４を形成する。第２層１４はエピタキシャル生長させることが好ましく、ｐ型伝導性炭化ケイ素から形成され、デバイスのｐ型ベース層を形成する。図７に示すように、ステップ２８４を形成しかつｎ^-層１２内へ広がる側壁をもつメサ２８２を形成するように、エピタキシャル層１４をパターン化する。メサ２８２の側壁は好ましくは可能な限りわずかに層１２内へ広がるが、約０．５μｍの深さは許容できる。ステップ２８４からドリフト層１２へ広がるメサ２８２の側壁は、メサの底部がステップ２８４におけるメサの幅より広くなるような勾配をもつように示してある。しかしこのような勾配は図７に示した本発明の態様に必要ではない。
図７に示した本発明の態様のＭＯＳ−バイポーラートランジスターには、ｎ型炭化ケイ素の第１領域６４も含まれる。これは、ｐ型ベース層１４上にｎ型炭化ケイ素ドリフト層１２の反対側の面に隣接して形成され、ＭＯＳ−バイポーラートランジスター２００のバイポーラートランジスターエミッター領域を提供する。このｎ型炭化ケイ素の第１領域６４は、ｎ⁺炭化ケイ素の第１領域６４を得るためにｎ型伝導層１２より高いキャリヤー濃度をもつようにドーピングすることが好ましい。エミッター接点２８が得られるように、ｎ型炭化ケイ素６４の第１領域上にオーム接点をも形成する。
絶縁層７０が、第１層１２上に、メサ８２の側壁に隣接し、そこから離れた位置に形成される。ＭＯＳトランジスターのゲート接点７２を得るために、絶縁層７０上にオーム接点を形成する。この絶縁層７０は好ましくは二酸化ケイ素などの酸化物層であるが、窒化ケイ素、窒化アルミニウムなど他の材料、または当業者に既知の他の絶縁材で作成されてもよい。
ＭＯＳバイポーラートランジスター２００には、ｎ^-ドリフト層１２内にメサ２８２の側壁の底部に形成されて側壁からデバイスのゲート接点７２の下方へ広がる、ｎ⁺炭化ケイ素の第２領域２０６も含まれる。ｎ⁺炭化ケイ素の第２領域２０６は、好ましくはｎ^-ドリフト層１２より高いキャリヤー濃度をもつようにドーピングされる。ｎ⁺炭化ケイ素の第２領域２０６を、ｎ⁺炭化ケイ素の第２領域２０６と導電性ストラップ９２が接触するように、ドリフト層１２の表面に近接して形成することも好ましい。
炭化ケイ素のｐ型領域２０８および９０も、ｐ型ベース層１４内にｎ⁺炭化ケイ素の第２領域２０６に隣接して、およびｐ型ベース層１４内にメサ２８２のステップ２８４に形成される。炭化ケイ素のｐ型領域２０８は、ｎ^-ドリフト層１２内に、ｎ⁺炭化ケイ素の第２領域２０６の下方、そしてゲート接点７２の下方へ広がる。炭化ケイ素のｐ型領域２０８および９０は、好ましくはｐ型ベース層１４より高いキャリヤー濃度をもつようにドーピングされる。さらに、炭化ケイ素のｐ型領域９０は、ｎ⁺炭化ケイ素の第２領域２０６を通って流れる電子をｐ^-型ベース層に注入するための正孔に変換するように形成される。炭化ケイ素のｐ型領域２０８は、ゲート絶縁層７０に伴う電界クラウディングを少なくし、これによりＭＯＳ−バイポーラートランジスター２００のＭＯＳトランジスター部分のブロッキング電圧を高めるように形成される。
ＭＯＳ−バイポーラートランジスター２００には、ｎ⁺炭化ケイ素の第２領域２０６を炭化ケイ素のｐ型領域９０と電気的に接続する導電性ストラップ９２も含まれる。導電性ストラップ９２は、メサ２８２の側壁上に形成されてメサ２８２のステップ２８４へ広がった絶縁層２１０上に形成されることが好ましい。この絶縁層２１０は酸化物層であってもよい。導電性ストラップ７４はｎ⁺炭化ケイ素の第２領域２０６とｐ型領域２０８をも接続してもよく、これによりｐ型領域２０８がｎ⁺炭化ケイ素の第２領域２０６と同じ電位になる。図７に示すように、ｐ型領域２０８は好ましくはドリフト層１２の露出面にまで広がり、これによりｐ型領域２０８、ｎ型領域２０６およびｐ型領域９０間に接点を形成することができる。たとえばｐ型領域２０８は、メサ２８２の底部付近の領域で露出するように形成されてもよく、メサ２８２の下方へ広がる必要はない。デバイスに必要な領域の量を少なくするために、ｐ型領域２０８がメサ２８２の底部を過ぎて広がる距離を、前記の接続が可能な最小の大きさに維持することが好ましい。
ｐ型ベース層１４は、約１０¹⁶〜約１０¹⁸ｃｍ^-3のキャリヤー濃度、および約０．３〜約５μｍの厚さをもつことが好ましい。第２のｎ⁺領域２０６は、好ましくは約１〜約５μｍの幅であり、可能な限りわずかにゲートの下方へ広がるが、この距離は約０．５〜約３μｍであってもよい。また第２のｎ⁺領域２０６は、好ましくは約０．１〜約０．５μｍの深さにまで広がる。ｎ⁺領域２０６には、約１０¹⁸ｃｍ^-3より高いキャリヤー濃度が適切であろう。
ｐ⁺領域２０８および９０は約０．３〜約２μｍの厚さであって、領域２０８はゲート接点７２の下方約３〜約１２μｍにまで広がることが好ましい。ただしｐ⁺領域２０８がゲート接点の下方へ広がる距離は、個々の用途に応じて変動するであろう。特に、ゲート接点の下方のｐ⁺領域２０８の間隔は、絶縁層７０付近の電界を調節するのに利用できる。ｐ⁺領域２０８の間隔が小さくなるのに伴って、絶縁層７０付近の電界は小さくなるであろう。約１〜約５μｍの間隔が適切であろう。ｐ⁺領域２０８および９０には、約１０¹⁶ｃｍ^-3より高いキャリヤー濃度が適切である。好ましくは、ドリフト層１２およびｐ⁺領域２０８のドーピングは、ドリフト層１２がビルトイン電位によりｐ⁺／ｎ接合を完全に失い、ＭＯＳゲートがゼロゲートバイアスになるように選択される。
図５、図６または図７の態様の作動は、図２および３に関して先に記載したデバイスと同様である。いずれのデバイスもバイポーラー伝導とＭＯＳゲート制御を組み合わせる炭化ケイ素デバイスを提供する。さらに、これらの別形態もゲート電圧をデバイスのエミッターの基準とすることができるｎ型炭化ケイ素基板を用いる。これらのデバイスでも、ドリフト層のｐ型打込み領域がＭＯＳデバイスのゲート絶縁層に与えられる電界を小さくする作用をするので、放電破壊電圧が高まる。さらに、これら別形態のＭＯＳデバイスは蓄積モードデバイスであるので、炭化ケイ素の電子蓄積層移動度を利用することができる。したがって逆転層キャリヤー移動度の約２０倍の電子蓄積層移動度を得ることができる。これにより、ＭＯＳデバイスのオン状態電圧を低くすることができる。
本発明によるデバイスのターンオンは、エミッター２８を接地電位に維持した状態で、正のバイアスをコレクター３０に印加し（約３〜１０Ｖ）、正のバイアスをゲート２６に印加する（約１５〜４０Ｖ）ことにより行われる。ＮＭＯＳＦＥＴのソース６６、８６および２０６はオフ状態では浮動であり、動作時のエミッター電圧より約３Ｖ（ｐ−ｎ接合についての炭化ケイ素順バイアス電圧降下）高い。ゲート７２の正のバイアスにより、ｎＭＯＳＦＥＴをターンオンにすることができる。したがってデバイスのターンオンのためのゲート電圧（Ｖ_g）は１５Ｖ＋Ｖ_t＋３Ｖであろう。ここでＶ_tはＭＯＳデバイスの閾値である。ソースに対し正のバイアスをゲートにかけると、コレクターからｎｐｎトランジスターのベースへの電子の流路が形成され、これによりそのエミッター−ベース接合に順バイアスがかかる。ｎｐｎトランジスターのターンオンにより小数キャリヤーを低ドープのドリフト領域に注入することによって、このデバイスを高い電流密度で作動できる。したがってこのデバイスによれば、比較的低い順電圧降下で高い電流密度が得られる。ｎｐｎトランジスターへのベース電流はＭＯＳトランジスターの飽和電流により制限され、その結果、ＬＭＢＴの電流飽和特性が得られる。ゲート電圧が高いほどｎｐｎトランジスターへのベース電流を高くすることができ、したがってＬＭＢＴの飽和電流がより高くなる。
ゲート電位をエミッター電位と同じにすると、このデバイスは順ブロッキングモードの動作に入る。これによりＮＭＯＳＦＥＴがターンオフになり、その結果ｎｐｎトランジスターのベース電流がゼロに低下する。ｎｐｎトランジスターの小数キャリヤーがそれらに固有の寿命に伴って減衰した後、デバイスは電流の流れを止め、実質的なコレクター電圧を維持することができる。この電圧はｐベース１４−ｎ^-ドリフト領域１２の接合、ｐ⁺緩衝／ゲート酸化物−ｎ^-ドリフト領域の接合により維持される。ｐ⁺領域６８、８８および２０８は、デバイスの順ブロッキングモードの動作に際しゲート誘電体内に高い電界が生じるのを阻止する。
図６のデバイスの作成を、図７Ａ〜７Ｈに示す。本明細書中の考察からみて当業者に自明のとおり、図５のデバイスの作成方法は図６のデバイスの作成方法と同様であり、主な違いはメサおよびそれに対応する打込みの形成である。さらに、図７のデバイスの作成方法も同様であり、主な違いはｎ型領域およびｐ型領域のマスキング位置である。
図８Ａに示すように、図５、６および７のデバイスを作成する際には、厚いｎ型層１２をｎ⁺基板１０上に、米国特許第４，９１２，０６４号（その開示内容全体を本明細書に援用する）に記載されるようなエピタキシャル生長方法により生長させる。あるいは前記のように、ｎ^-基板を用い、ｎ⁺打込みを行って、ｎ⁺層１０とｎ^-層１２を得ることもできる。図８Ｂに示すように、第２のｐ型層１４を第１のｎ型エピタキシャル層１２上にエピタキシャル生長させる。次いでこのｐ型層１４の上にｎ⁺領域６４を形成する。このｎ⁺領域６４は、イオン打込みまたはエピタキシャル生長により形成することができる。
図８Ｃには、ｎ型領域６４の上にマスク１００を形成する、メサ形成の第１工程を示す。マスク１００は、メサ８２の上部の最大寸法に対応する幅に形成される。次いでｎ型領域６４、ｐ型層１４およびマスク１００をエッチングして、メサ８２の上部を形成する。マスク１００を、炭化ケイ素領域のエッチング速度と同様な速度でエッチングされる材料で形成することが好ましい。こうして、マスク１００が炭化ケイ素の露出部分にまでエッチングされるのに伴って、勾配付き側壁が形成される。当業者に自明のとおり、マスク１００をフォトレジストで形成し、次いでエッチングに対し望ましい抵抗が得られるように選択的に加熱してもよい。たとえばマスク１００が炭化ケイ素と同じ速度でエッチングされると、約４５°の勾配をもつ側壁が形成されるであろう。勾配付き側壁は、米国特許第４，９８１，５５１号（その開示内容全体を本明細書に援用する）に記載される反応性イオンエッチング法によりエッチングすることができる。
図８Ｄには、図８Ｃのマスキング領域のエッチングにより得られた第１メサ上での第２マスク１０２の形成を示す。図８Ｃのマスク１００と同様に、図８Ｄのマスク１０２は、メサ８２の底部の最大幅を定め、かつステップ部分８４が得られるサイズである。次いで図８Ｄの構造体をエッチングすると、メサ８２が完成する。このエッチングプロセスでは、マスク１０２がエッチングされ、かつｐ型層１４を通ってドリフト層１２までエッチングされる。マスク１００と同様に、マスク１０２はフォトレジストであってもよい。その際フォトレジストが炭化ケイ素のエッチング速度と対比してエッチングされる速度は、メサ８２に勾配付き側壁を与えるように制御される。
図８Ｅに示すように、第３マスク１０４を用いるイオン打込みによりｐ領域８８および９０を形成することができる。マスク１０４は、ｐ型領域８８をデバイスのゲートの下方に配置するように、かつｐ型領域８８がｐ型層１４へ広がるように形成されることが好ましい。マスク１０４は、ｐ型領域９０をメサ８２のステップ部分８４に配置するように形成されることも好ましい。ｐ⁺打込み領域８８および９０は、たとえば米国特許第５，０８７，５７６号（その開示内容全体を本明細書に援用する）に記載される方法で形成することができる。
図８Ｆに見られるようにｐ領域８８および９０を形成した後、マスク１０４を取り除き、ｎ領域８６形成のために第４マスク１０６を形成する。マスク１０６は、好ましくはｎ型領域８６をデバイスのｐ型領域からゲートへ広がるように配置すべく形成される。次いで、マスク１０６を用いてイオン打込みによりｎ型領域８６を形成する。ｎ型領域８６ならびにｐ領域８８および９０を形成した後、この構造体を好ましくは約１５００℃より高い温度でアニーリングして、打込んだイオンを活性化する。
アニーリング後、デバイスを取り巻く分離メサをエッチング形成することにより、端を仕切ることができる。この分離メサ（図示されていない）は第２層１４および第１層１２を通って基板１０内へ広がっていてもよい。あるいは、分離メサは第２層１４を通って第１層１２内へ広がっていてもよい。このような場合、露出したｎ^-層１２内に、約１００Å〜約５μｍの深さにまで、かつ分離メサの端から約５〜約５００μｍの距離にイオンを打込むことができる。分離メサを取り巻く低ドープｐ型領域を形成するために、約５×１０¹⁵〜約１×１０¹⁷ｃｍ^-3のキャリヤー濃度を採用できる。
メサ８２ならびにｎ型およびｐ型領域８６、８８および９０を形成した後、図８Ｇに示すように、エピタキシャル構造上に絶縁／酸化物層７０を形成する。絶縁層７０には、好ましくは熱酸化法、たとえば“炭化ケイ素中の酸化物層における欠陥を減らす方法”と題する同一出願人による米国特許出願第０８／５５４，３１９号（その開示内容全体を本明細書に援用する）に記載された方法、または酸化物析出法、たとえば米国特許第５，４５９，１０７号および米国特許出願第０８／５５４，３１９号（それらの開示内容全体を本明細書に援用する）に記載された方法を用いる。熱酸化法を用いる場合に好ましい態様は、たとえば米国特許第５，５０６，４２１号（その開示内容全体を本明細書に援用する）に記載されたカーボン表面加工ウェーハを用いるものである。
絶縁／酸化物層７０を形成した後、この層をエッチングして、導電性ストラップ９２、ゲート接点７２およびエミッター接点２８を形成するための開口を形成する。本発明デバイスの接点形成を図８Ｈに示す。ゲート接点は、絶縁／酸化物層７０上に導電層を析出させ、次いでこの導電層をパターン化することにより形成できる。図８Ｈに示すように、ゲート材料７２（好ましくはモリブデン）を絶縁層７０上に析出させ、ｎ型領域８６の一部の上方へ広がるようにパターン化する。絶縁層７０に開口を形成し、次いでニッケルその他の適切な接点材料を層１４の露出部分上に析出させることにより、エミッター接点２８と任意の導電性ストラップ３４を同時に形成できる。最後に、ニッケルその他の適切な接点材料を析出させることにより、基板の露出面にコレクター接点３０を形成する。
以上に図５〜８Ｈに関して記載した各態様において、基板および各層は６Ｈ、４Ｈ、１５Ｒまたは３Ｃ炭化ケイ素の群から選択される炭化ケイ素で形成できるが、前記の各デバイスには４Ｈ炭化ケイ素が好ましい。オーム接点に好ましい金属には、ニッケル、ケイ化タンタルおよび白金が含まれる。あるいは、アルミニウム／チタン接点も本発明のオーム接点を形成するために使用できる。これら特定の金属を記載したが、炭化ケイ素とのオーム接点を形成する、当業者に既知の他のいかなる金属も使用できる。
前記デバイスのエピタキシャル層および打込み領域のキャリヤー濃度またはドーピング量に関しては、ｐ⁺またはｎ⁺伝導型の領域およびエピタキシャル層は、過度の加工欠陥を生じることなく可能な限り強くドーピングすべきである。ｐ型領域を得るのに適したドーパントには、アルミニウム、ホウ素またはガリウムが含まれる。ｎ型領域を得るのに適したドーパントには、窒素およびリンが含まれる。アルミニウムはｐ⁺領域に好ましいドーパントであり、上記に述べた高温イオン打込みを用いて、約１０００〜約１５００℃、好ましくは約１５００℃より高い温度でアルミニウムをｐ⁺領域に打込むことが好ましい。ｎエピタキシャル層には最高約３×１０¹⁷ｃｍ^-3のキャリヤー濃度が適しているが、約３×１０¹⁶ｃｍ^-3以下のキャリヤー濃度が好ましい。
当業者に自明のとおり、エピタキシャル層１２および１４の厚さはデバイスの目的とする動作特性に依存するであろう。さらにこれらの動作特性は、多重セルデバイスに用いるユニットセルの個数およびユニットセルの幾何学的形状により影響されるであろう。ゲートの幅もデバイスの目的とする動作特性、それらの動作特性を得るために用いるユニットセルの個数、およびユニットセルに採用する幾何学的形状自体に依存するであろう。
図面および明細書には、本発明の典型的な好ましい態様を開示し、具体的な用語を用いたが、それらは全般的に説明のために用いたにすぎず、限定のためのものではない。本発明の範囲は以下の請求の範囲に記載される。

Claims (21)

1. 下記のものを含む、ＭＯＳバイポーラートランジスターのユニットセル：
   ｎ型バルク単結晶炭化ケイ素基板（１０）；
   ｎ型伝導性バルク単結晶炭化ケイ素基板上にあるｎ型炭化ケイ素ドリフト層であって、ｎ型炭化ケイ素基板より低いキャリヤー濃度を有するｎ型ドリフト層（１２）；
   ｎ型炭化ケイ素ドリフト層上にあるｐ型炭化ケイ素ベース層（１４）；
   前記ｐ型炭化ケイ素ベース層（１４）の表面のｐ型ベース層内にある炭化ケイ素の第１のｎ型領域（１８）；
   前記ｐ型ベース層内及び第１のｎ型領域（１８）内にあり、ベース層および第１のｎ型領域を通って広がってドリフト層に達したゲート溝であって、第１のｎ型領域の一部をゲート溝の側壁の一部とするゲート溝（１６）；
   ゲート溝の底および側壁上にありかつ前記第１のｎ型領域上にある絶縁層（２４）；
   前記ｐ型ベース層（１４）の表面の前記ベース層内に、ゲート溝から離れた位置にある、炭化ケイ素の第２のｎ型領域（２０）；
   絶縁層上にあり、第１のｎ型領域の一部の上方に広がるゲート接点（２６）；
   ドリフト層の反対側の炭化ケイ素基板面上にあるコレクター接点（３０）；
   前記ベース層（１４）の表面の前記ベース層内に、第１のｎ型領域と第２のｎ型領域の間に、前記第１のｎ型領域との間に導電性トンネル接合が形成されるように、前記第１のｎ型領域に隣接して配置された炭化ケイ素のｐ型領域（２２）であって、前記ｐ型ベース層（１４）のキャリヤー濃度より高いキャリヤー濃度を有し、前記ゲート接点（２６）に電圧が印加された際に前記第１のｎ型領域（１８）を通る電子電流を前記ｐ型ベース層（１４）に注入するための正孔電流に変換するように形成されている前記ｐ型領域；
   ならびに
   炭化ケイ素の第２のｎ型領域上にあるエミッター接点（２８）。
2. さらに、
   前記ゲート溝の底の前記ｎ型炭化ケイ素ドリフト層中にあり、ｐ型ベース層のキャリヤー濃度より高いキャリヤー濃度を有する、炭化ケイ素のｐ型領域（３２）を含む、請求項１記載のユニットセル。
3. さらに、
   前記ベース層内の前記ｐ型領域と前記第１のｎ型領域との間の電気的接続を付与する、前記ベース層中の当該第１のｎ型領域と当該ｐ型領域の表面に形成された導電性ストラップ（３４）を含む、請求項１または２記載のユニットセル。
4. 下記のものを含む、ＭＯＳバイポーラートランジスターのユニットセル：
   ｎ型バルク単結晶炭化ケイ素基板（１０）；
   ｎ型伝導性バルク単結晶炭化ケイ素基板上にあるｎ型炭化ケイ素ドリフト層であって、ｎ型炭化ケイ素基板より低いキャリヤー濃度を有するｎ型ドリフト層（１２）；
   ｎ型炭化ケイ素ドリフト層上に形成されたｐ型エピタキシャル炭化ケイ素ベース層（１４）であって、前記ｐ型エピタキシャル炭化ケイ素ベース層は、前記ｐ型エピタキシャル炭化ケイ素ベース層を通って前記ｎ型ドリフト層にまで広がった側壁を有するメサとして形成されている；
   前記ｐ型ベース層内に、ｎ型炭化ケイ素ドリフト層と反対側の面に隣接して形成された炭化ケイ素の第１のｎ型領域（６４）；
   ｎ型ドリフト層上に、側壁から離れた位置に形成された絶縁層（７０）；
   ｎ型炭化ケイ素ドリフト層内に、メサの側壁に隣接して形成された炭化ケイ素の第２のｎ型領域であって、前記ｎ型炭化ケイ素ドリフト層より高いキャリヤー濃度を有する第２のｎ型領域（６６，８６，２０６）；
   絶縁層上にあり、第２のｎ型領域の一部の上方に広がるゲート接点（７２）；
   ｎ型炭化ケイ素ドリフト層の反対側の炭化ケイ素基板面上にあるコレクター接点（３０）；
   前記ｐ型ベース層内にありかつ前記メサの側壁に隣接する炭化ケイ素の第１のｐ型領域（６８，９０）、および前記ｎ型ドリフト層内の第２のｐ型領域（６８，８８，２０８）であって、前記第２のｎ型領域に隣接し、前記ｎ型ドリフト層内に前記第２のｎ型領域の下方、そしてゲート接点の下方へ広がる第２のｐ型領域；これらの第１及び第２のｐ型領域は電気的に接続し、ｐ型エピタキシャルベース層のキャリヤー濃度より高いキャリヤー濃度を有し、前記第２のｐ型領域は、前記ゲート接点に電圧が印加された際に前記第２のｎ型領域を通る電子電流を前記ｐ型エピタキシャルベース層に注入するための正孔電流に変換するように形成されている；
   前記メサの基部及び側壁上に、第２のｎ型領域を炭化ケイ素の第１のｐ型領域と電気的に接続するように形成された導電性ストラップ（７４，９２）；ならびに
   炭化ケイ素の第１のｎ型領域上にあるエミッター接点（２８）。
5. 炭化ケイ素の第１のｐ型領域および第２のｐ型領域が、前記メサの前記側壁および第２のｎ型領域に隣接しかつゲート接点の下方へ広がるように前記ｐ型ベース層内および前記ｎ型ドリフト層内に形成されたｐ型炭化ケイ素の連続領域を構成する、請求項４記載のユニットセル。
6. 側壁が６０°未満の勾配を有する、請求項４または５記載のユニットセル。
7. 側壁の勾配は、前記ｎ型炭化ケイ素ドリフト層内の予め定めた深さにｐ型イオンが打込まれたとき炭化ケイ素の第２のｐ型領域が得られるように選択された、請求項４、５または６記載のユニットセル。
8. 前記メサは、２つの側壁とその間に形成されるステップを含み；
   炭化ケイ素の第１および第２のｐ型領域は、以下のように特徴付けられる：
   炭化ケイ素の第１のｐ型領域（９０）は、ｐ型エピタキシャルベース層内にこのステップに隣接して形成されている；および
   炭化ケイ素の第２のｐ型領域（８８）は、ｐ型ベース層に達する；
   請求項４、６または７記載のユニットセル。
9. 第２のｐ型領域が前記ｎ型炭化ケイ素ドリフト層の表面に露出するように形成され、導電性ストラップが第１のｐ型領域を第２のｐ型領域および第２のｎ型領域と接続した、請求項４、６または７記載のユニットセル。
10. さらに、前記ｎ型炭化ケイ素ドリフト層と前記ステップの間のメサの側壁上に形成されてステップ上へ広がった絶縁層（２１０）を含み、導電性ストラップがこの絶縁層上に形成された、請求項９記載のユニットセル。
11. 第２のｐ型領域がゲート接点の下方へ３μｍ〜１２μｍの距離に広がった、請求項４〜１０のいずれか１項記載のユニットセル。
12. 前記第２のｎ型領域がｎ型炭化ケイ素ドリフト層内へ０．１μｍ〜０．５μｍの深さにまで形成された、請求項４〜１１のいずれか１項記載のユニットセル。
13. 前記ｐ型ベース層が０．３μｍ〜５μｍの厚さを有する、請求項１〜１２のいずれか１項記載のユニットセル。
14. 前記ｎ型炭化ケイ素ドリフト層が３μｍ〜５００μｍの厚さを有する、請求項１〜１３のいずれか１項記載のユニットセル。
15. 前記ｎ型炭化ケイ素ドリフト層が１０¹²〜１０¹⁷ｃｍ^-3のキャリヤー濃度を有する、請求項１〜１４のいずれか１項記載のユニットセル。
16. ｐ型ベース層が１０¹⁶〜１０¹⁸ｃｍ^-3のキャリヤー濃度を有する、請求項１〜１５のいずれか１項記載のユニットセル。
17. 請求項１〜１６のいずれか１項記載の複数のユニットセルを含む、ＭＯＳバイポーラートランジスター。
18. ＭＯＳバイポーラートランジスターの製造方法であって、
    ｎ型伝導性バルク単結晶炭化ケイ素基板（１０）上にｎ型炭化ケイ素ドリフト層（１２）を形成し、このｎ型炭化ケイ素ドリフト層はｎ型炭化ケイ素基板より低いキャリヤー濃度を有し；
    ｎ型炭化ケイ素ドリフト層上にｐ型炭化ケイ素ベース層（１４）を形成し；
    前記ｐ型ベース層の表面に前記ｐ型ベース層内に、炭化ケイ素の第１のｎ型領域（１８）、及び、エミッタ領域となる炭化ケイ素の第２のｎ型領域（２０）を形成し；
    前記ベース層の表面の前記ベース層内に、前記第１のｎ型領域と前記第２のｎ型領域の間に、前記第１のｎ型領域との間に導電性トンネル接合が形成されるように、前記第１のｎ型領域に隣接して配置されるとともに前記ｐ型ベース層（１４）のキャリヤー濃度より高いキャリヤー濃度を有し、前記ゲート接点（２６）に電圧が印加された際に前記第１のｎ型領域（１８）を通る電子電流を前記ｐ型ベース層（１４）に注入するための正孔電流に変換する炭化ケイ素のｐ型領域（２２）を形成し、
    前記ｐ型ベース層を通って、前記第１のｎ型領域から前記ｎ型ドリフト層内へ広がったゲート溝（１６）を形成し、これによりこの第１のｎ型領域の一部をゲート溝の側壁の一部とし；
    前記ゲート溝の底部および側壁上にかつ前記第１のｎ型領域上に絶縁層（２４）を形成し；
    前記絶縁層上に形成されて第１のｎ型領域の一部の上方に広がるゲート接点（２６）を形成し；
    炭化ケイ素の前記第２のｎ型領域上に形成されるエミッター接点（２８）を形成し；そして
    前記ｎ型炭化ケイ素ドリフト層の反対側の前記炭化ケイ素基板面上に形成されるコレクター接点（３０）を形成することを含む方法。
19. さらに、
    前記ゲート溝の底の前記ｎ型炭化ケイ素ドリフト層内に形成され、ｐ型ベース層のキャリヤー濃度より高いキャリヤー濃度を有する、炭化ケイ素のｐ型領域（３２）を形成する工程を含む、請求項１８記載の方法。
20. さらに、
    前記ベース層内の前記ｐ型領域と前記第１のｎ型領域との間を電気的に接続するように、当該第１のｎ型領域と当該ｐ型領域の表面に導電性ストラップ（３４）を形成する工程を含む、請求項１８記載の方法。
21. ｎ型伝導性バルク単結晶炭化ケイ素基板上にｎ型炭化ケイ素ドリフト層を形成する工程が、ｎ^-ドリフト層上にｎ⁺層を付与するようにｎ^-炭化ケイ素基板中にｎ型イオンを打込む工程を含む、請求項１８記載の方法。

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