KR100501918B1 - 래치-업이 억제된 전력용 모스-바이폴라 트랜지스터 - Google Patents

Abstract

벌크 단결정 n-형 실리콘 카바이드 기판 위에 형성되며 n-형 드리프트층과 p-형 베이스층을 갖는 실리콘 카바이드 npn 바이폴라 트랜지스터를 포함하는 MOS 바이폴라 트랜지스터가 제공된다. 바람직하게 상기 베이스층은 에피택셜에 의해 형성되며 메사로서 형성된다. 실리콘 카바이드 nMOSFET는, 상기 nMOSFET의 게이트에 인가되는 전압에 의해 상기 npn 바이폴라 트랜지스터가 도전 상태로 들어가도록 상기 npn 바이폴라 트랜지스터와 인접되게 형성된다. 상기 nMOSFET는, 상기 바이폴라 트랜지스터가 도전 상태일 때 베이스 전류를 상기 npn 바이폴라 트랜지스터로 제공하도록 형성된 소스 및 드레인을 갖는다. 또한 상기 소스 및 드레인 사이를 흐르는 전자 전류를 상기 p-형 베이스층 안으로의 주입을 위한 홀 전류로 변환시키는 수단도 포함한다. 상기 nMOSFET의 절연막과 관련된 전계 집중을 감소시키는 수단도 역시 제공된다.

Description

래치-업이 억제된 전력용 모스-바이폴라 트랜지스터{Latch-up free power MOS-bipolar transistor}

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 실리콘 카바이드에 형성된 반도체 소자에 관한 것이다. 특히 본 발명은 실리콘 카바이드에 형성된 전력용 트랜지스터에 관한 것이다.

본 출원은 1997년 7월 10에 출원된 미국 특허 출원 08/891,221호의 계속 출원으로서, 래치-업이 억제된 전력용 유모스(UMOS)-바이폴라 트랜지스터(LMBT)의 명칭으로 1997년 6월 12에 출원된 미국 가출원 60/049,423호에 관계되며, 그 출원으로부터 우선권을 주장한다.

실리콘 바이폴라 트랜지스터는 모터 구동 회로, 설비 제어, 로봇 및 조명 발라스트에서의 고 전력 응용을 위한 소자이다. 그 이유는 바이폴라 트랜지스터가 200-50A/㎠의 범위에서 상대적으로 큰 전류 밀도를 취급하고, 500-2500V의 범위의 상대적으로 높은 차폐 전압에 견디도록 설계될 수 있기 때문이다.

바이폴라 트랜지스터에 의해 얻어지는 매력적인 파워 정격에도 불구하고, 모든 고 파워 응용에 대한 적절성에는 여러가지 근본적인 단점들이 존재한다. 바이폴라 트랜지스터는, 온-상태 모드를 유지하기 위해서, 통상적으로 컬렉터 전류의 1/5에서 1/10의 상대적으로 큰 베이스 제어 전류를 요구하는 전류 제어 소자이다. 높은 턴-오프 속도도 또한 요구하는 응용 분야에서 그에 걸맞게 큰 베이스 전류가 기대될 수 있다. 큰 베이스 전류의 요구 때문에, 턴-온 및 턴-오프를 제어하기 위한 베이스 구동 회로는 상대적으로 복잡하고 비싸다. 또한 바이폴라 트랜지스터는, 통상적으로 유도성 전력 회로 응용에서 요구하는 것처럼, 높은 전류와 높은 전압이 소자에 동시에 인가되면, 일찍 브레이크다운 되기 쉽다. 더욱이, 일반적으로 하나의 트랜지스터로의 전류 전환은 고온에서 발생하므로, 바이폴라 트랜지스터를 병렬로 동작시키는 것이 상대적으로 어려워서, 에미터 발라스팅 장치가 필요하게 된다. 일반적으로 이 전류 전환은 동작 온도가 더 증가되면서 그 바이폴라 소자 양단에서의 온-상태 전압 강하의 감소로부터 나타나는 결과이다.

실리콘 전력용 MOSFET은 이와 같은 베이스 구동 문제를 해결하기 위해 개발되었다. 전력용 MOSFET에서, 게이트 전극은 적절한 게이트 바이어스를 인가하여 턴-온 및 턴-오프 제어를 제공한다. 예를 들면, n-형 엔핸스먼트 MOSFET에서의 턴-온은 포지티브 게이트 바이어스가 인가됨에 따라 도전성의 n-형 반전층이 p-형 채널 영역에 형성될 때 발생된다. 그 반전층은 n-형 소스 및 드레인 영역을 전기적으로 연결하고, 소스 및 드레인 사이에서 다수 캐리어의 전도를 허용한다.

전력용 MOSFET의 게이트 전극은 사이에 개재하는 절연층, 통상적으로 실리콘 디옥사이드에 의해 도전성의 채널 영역으로부터 분리된다. 게이트가 채널 영역과 절연되어 있으므로, MOSFET을 도전 상태로 유지시키거나 MOSFET을 온-상태로부터 오프-상태 또는 그 역으로 전환하는데 요구되는 게이트 전류는 매우 적다. 게이트 전류는 스위칭 동안에 적게 유지되는데, 그 이유는 게이트가 MOSFET의 채널 영역과 함께 커패시터를 형성하기 때문이다. 따라서, 스위칭 동안에는 단지 전류의 충전 및 방전("변위 전류")만이 요구된다. 절연된 게이트 전극과 연관된 높은 입력 임피던스로 인하여, 게이트 상에는 최소한의 전류가 요구되고, 게이트 구동 회로는 쉽게 실현될 수 있다.

더욱이, MOSFET에서의 전류 전도는 다수 캐리어 수송을 통해서만 발생하므로, 과잉 다수 캐리어의 재결합과 연관된 지연이 나타나지 않는다. 따라서, 전력용 MOSFET의 스위칭 속도는 바이폴라 트랜지스터의 속도보다 수 배의 크기만큼 더 빠를 수 있다. 바이폴라 트랜지스터와 달리, 전력용 MOSFET는, "2차 브레이크다운"으로 알려진 치명적인 손상 메카니즘 없이, 상대적으로 오랜 기간 동안에 높은 전류 밀도와 고 전압의 인가에도 동시에 견딜 수 있도록 설계될 수 있다. 또한 전력용 MOSFET는 쉽게 병렬이 되게 할 수 있는데, 그 이유는 전력용 MOSFET의 순방향 전압 강하가 증가하는 온도와 더불어 증가하며, 그에 따라 병렬로 연결된 소자들에서의 균일한 전류 분포를 증진시킬 수 있기 때문이다.

그러나, 위에서 기술된 전력용 MOSFET의 유리한 특징들은, 소수 캐리어 주입의 부재로부터 나타나는, 고 전압 소자들을 위한 MOSFET의 드리프트 영역의 상대적으로 높은 온-저항에 의해 전형적으로 상쇄된다. 결과적으로, MOSFET의 동작 순방향 전류 밀도는 600V 소자에 대해 전형적으로 40-50A/㎠의 범위인 상대적으로 낮은 값들로 제한되는 것이 일반적인데, 이와 비교해서 바이폴라 트랜지스터는 동일한 온-상태 전압 강하에 대해 100-120A/㎠이다.

전력용 바이폴라 트랜지스터들 및 MOSFET 소자들의 이와 같은 특징들에 기초하여, 바이폴라 전류 전도와 MOS-컨트롤 되는 전류 흐름의 결합을 구현하는 소자들이 바이폴라 또는 MOSFET와 같은 단일 기술들보다 상당한 이점들을 제공하기 위해 개발되고 발견되었다. 바이폴라와 MOS 특성을 결합시킨 소자의 하나의 예는 절연된 게이트 바이폴라 트랜지스터(IGBT)이다.

상기 IGBT는 전력용 MOSFET의 높은 임피던스 게이트를 전력용 바이폴라 트랜지스터의 낮은 온-상태 전도 손실과 결합시킨다. 이와 같은 특징들로 인하여, 상기 IGBT는 모터 제어 응용 기기들에서 요구되는 것과 같은 유도성 스위칭 회로들에 광범위하게 이용된다. 이와 같은 응용 기기들은 넓은 순방향 바이어스된 안전 동작 영역(FBSOA) 및 넓은 역방향 바이어스된 안전 동작 영역(RBSOA)을 갖는 소자들을 요구한다.

IGBT의 하나의 단점은 제한된 게이트 제어 온-상태 전류 밀도이다. 이것은 그 구조 내의 기생 사이리스터의 존재로부터 발생한다. 충분히 높은 온-상태 전류 밀도에서, 이 사이리스터는 래치 업되고, 따라서 온 전류에 대한 게이트 컨트롤을 잃어 버린다. 또한 IGBT의 이와 같은 특징은 IGBT의 서지 전류 용량을 제한한다. 온-상태 전압 강하 및/또는 스위칭 속도를 희생하면서 상기 기생 사이리스터의 동작을 억제하는 메커니즘을 위한 많은 것들이 제안된 바 있다.

최근의 노력들은 전력용 소자들에 실리콘 카바이드(SiC)의 사용에 대한 연구도 또한 포함한다. 그와 같은 소자들은 미국 특허 5,506,421호에 개시되어진 것과 같은 전력용 MOSFET를 포함한다. 마찬가지로, 실리콘 카바이드 접합 전계 효과 트랜지스터들(JFETs) 및 금속-반도체 전계 효과 트랜지스터들(MESFETs)도 또한 고전력용 응용 기기들에 대하여 제안되었다. 미국 특허 5,264,713호 및 5,270,554호를 보라. 그러나, 이 소자들은 최소 전압 강하로서 대략 3볼트의 순방향 전압 강하를 갖는다. 따라서, 이 소자들은 모든 응용 기기들에 대하여 적당하지 않다.

실리콘 카바이드 IGBT들은 다른 전력용 소자들보다 보다 더 향상된 기능을 제공하는데, 그 이유는 IGBT에서 소자의 순방향 전압 강하가 MOSFET 또는 JFET에서와 같이 브레이크다운 전압과 같은 비율로 증가하지는 않기 때문이다. 도 1에 도시된 바와 같이, MOSFET/JFET(8)에 대한 브레이크다운 전압(BV) 대 순방향 전압 강하(Vf)의 곡선이 실리콘 카바이드 IGBT(9)에 대한 곡선과 대략 2000V에서 교차한다. 따라서, 2000V보다 큰 브레이크다운 전압에 대해서, 실리콘 카바이드 IGBT들은 동일한 브레이크다운 전압에 대하여 실리콘 MOSFET들 또는 JFET들보다 더 좋은 성능을 제공한다.

실리콘 카바이드 IGBT의 상기 특성들이 전력용 소자로서의 가망성을 나타내지만, 그와 같은 소자들은 실리콘 카바이드 내에 그것들을 적용하는데 있어서 현재 제한적이다. 이 제한들은 양질의 고농도로 도핑된 p-형 실리콘 카바이드 기판들을 제조하는데 있어서의 현재의 어려움의 결과이다. 또 다른 제한은 실리콘 카바이드 내에서의 낮은 홀(hole) 이동도이며, 그에 따라 기생 사이리스터 래치-업이 잘 일어난다. 그러므로, 실리콘 카바이드 IGBT들은 낮은 값의 게이트 제어되는 온-상태 전류 밀도를 가질 것으로 예측된다. 상기 IGBT가 통상적으로 수직형 소자이므로, 그 소자가 만들어지는 기판은 소자 성능에 중요할 수도 있다. 기판 물질의 질은 양질의 소자들을 제조하는데 있어서 제한 요소일 수도 있다. 따라서, 양질의 고농도로 도핑된 p-형 실리콘 카바이드 기판들을 제조하는 어려움이 IGBT들의 제조를 n-형 기판들로 현재 제한한다.

종래의 전력 회로들에서, 어떤 소자, 즉 높은 포지티브 전압 레벨보다는 오히려 접지를 기준으로 그 소자를 턴 온 또는 오프시킬 수 있도록 그 소자에 인가되는 제어 전압을 가지는 소자를 갖는 것이 바람직하다. 그러나, 일반적으로 게이트가 소자의 에미터에 기준이 되는 IGBT를 제공하는 것은 고농도로 도핑된 p-형 기판을 요구한다. 위에서 언급된 바와 같이, 현재 고농도로 도핑된 p-형 기판은 n-형 기판보다 실리콘 카바이드에서 제조하기가 더 어렵다. n-형 기판을 갖는 실리콘 카바이드 IGBT는, 전형적인 전력 회로에서 선 전압인 컬렉터 전압에 기준이 되는 게이트 전압을 갖는다. 따라서, 현재의 실리콘 카바이드 IGBT는 레벨 변환 성분들을 갖는 보다 복잡한 게이트 구동 회로를 요구하며, IGBT들의 상기 구조, 실리콘 카바이드의 전기적인 특성들 및 고농도로 도핑된 p-형 실리콘 카바이드 기판의 제조상의 한계들로 인하여 보다 더 복잡한 전력 회로가 되는 결과를 낳는다.또한 MOS 및 바이폴라 개념들을 혼합하려는 노력들이 시도되었는데, 그 예가 General Electric의 프랑스 특허 2,524,711호 및 Katsunori의 미국 특허 5,331,194호이다. Parpia 등의 "A Novel CMOS-Compatable High Voltage Transistor Structure"(IEEE Transaction on Electron Devices, No. 12(1986))에서, 고전압 트랜지스터 구조가 혼합된 MOS-바이폴라 개념을 기초로 한 절연된 베이스 트랜지스터와 함께 서술되었다. 이 소자는 표준적인 CMOS 공정을 사용하여 수행될 수 있다고 서술되어 있다. Narayanan 등의 "CMOS compatible 250V Lateral Insulated Base Transistor"(Proceeding of the International Symposium on Power Semiconductor Devices and IC's, Baltimore, April 22-24, 1991)에서, 고전압 집적 회로에 적합한 2.5미크론 디지털 CMOS를 사용하여 제조된 다양한 수평형 절연 베이스 트랜지스터들의 성능이 서술되어 있다.

상기 논의에 비추어, 고 전력 실리콘 카바이드 소자들의 개선에 대한 요구가 존재한다.

도 1은 실리콘 MOSFET 및 JFET 및 실리콘 카바이드 IGBT에 있어서의 브레이크다운 전압에 대한 순방향 전압 강하의 그래프이다.

도 2는 본 발명에 따른 전력용 소자의 복수개의 단위 셀들의 단면도이다.

도 3은 본 발명에 따른 전력용 소자의 복수개의 단위 셀들의 다른 실시예의 단면도이다.

도 4a 내지 도 4j는 본 발명에 따른 전력용 소자의 제조 과정을 설명하는 단면도들이다.

도 5는 본 발명의 다른 실시예에 따른 전력용 소자의 복수개의 단위 셀들의 단면도이다.

도 6은 본 발명의 두 번째 다른 실시예에 따른 전력용 소자의 복수개의 단위 셀들의 단면도이다.

도 7은 본 발명의 세 번째 다른 실시예에 따른 전력용 소자의 복수개의 단위 셀들의 단면도이다.

도 8a 내지 도 8h는 본 발명의 다른 실시예에 따른 전력용 소자의 제조 방법을 설명하는 단면도들이다.

상기 관점에서, 본 발명의 하나의 목적은 실리콘 카바이드 전력용 소자를 제공하는 것이다.

본 발명의 다른 목적은 전압 제어되는 실리콘 카바이드 전력용 소자를 제공하는 것이다.

본 발명의 또 다른 목적은 전형적인 전력 회로들에서의 접지에 기준이 되는 제어 전압을 갖는 동시에 컬렉터 전압이 포지티브 고 전압을 차폐할 수 있는 실리콘 카바이드 전력용 소자를 제공하는 것이다.

본 발명의 또 다른 목적은 n-형 실리콘 카바이드 기판 위에 형성될 수도 있는 실리콘 카바이드 전력용 소자를 제공하는 것이다.

본 발명의 또 다른 목적은 동작 온도가 증가함에 따라 감소하는 바이폴라 트랜지스터들의 온-상태 전압 강하로 인한 불안정성을 감소시키며 다른 바이폴라 트랜지스터와 병렬이 될 수 있는 바이폴라 트랜지스터를 제공하는 것이다.

본 발명의 또 다른 목적은 증가된 브레이크다운 전압을 갖는 실리콘 카바이드 전력용 소자를 제공하는 것이다.

본 발명의 또 다른 목적은 역방향 바이어스 동작 모드 동안에 게이트 절연막 브레이크다운에 덜 민감한 실리콘 카바이드 MOS 제어를 제공하는 것이다.

본 발명의 이와 같은 목적들 및 다른 목적들은 MOS 바이폴라 트랜지스터에 의해 제공되는데, 그 MOS 바이폴라 트랜지스터는 고농도로 도핑된 n-형의 벌크 단결정 실리콘 카바이드 위에 형성되고 n-형 드리프트층 및 p-형 베이스층을 갖는 실리콘 카바이드 npn 바이폴라 트랜지스터를 포함한다. 상기 베이스층은 에피택셜 성장에 의해 형성되고, 메사로서 형성되는 것이 바람직하다. 실리콘 카바이드 nMOSFET는 nMOSFET의 게이트에 인가되는 전압이 npn 바이폴라 트랜지스터를 도전 상태로 들어가게 하도록 npn 바이폴라 트랜지스터와 인접되게 형성된다. 상기 nMOSFET는 바이폴라 트랜지스터가 도전 상태가 될 때 베이스 전류를 npn 바이폴라 트랜지스터로 제공하도록 형성된 소스 및 드레인을 갖는다. 또한 MOSFET의 소스 및 드레인 사이에 흐르는 전자 전류를 npn 트랜지스터의 p-형 베이스층 안으로의 주입을 위해 홀 전류로 변환시키기 위한 변환 수단이 포함된다. 상기 nMOSFET의 절연층과 연관된 전계 집중을 감소시키기 위한 수단도 역시 제공되어질 수도 있다. 상기 nMOSFET는 축적 모드 소자인 것이 바람직하다.

특별한 실시예들에서, 상기 변환 수단은 MOSFET를 통해 흐르는 전자 전류를 npn 트랜지스터의 p-형 베이스층 안으로의 주입을 위한 홀 전류로 변환시키기도록 하기 위하여 상기 nMOSFET와 상기 npn 바이폴라 트랜지스터 사이에 형성된 실리콘 카바이드 터널 다이오드를 포함한다. 그와 같은 실시예에서, 상기 실리콘 카바이드 nMOSFET는 n-형 도전형의 소스 영역을 가지며, 상기 터널 다이오드는 소스 영역과 p-형 도전형 영역 사이에 도전성의 p-n 접합을 형성하기 위하여 p-형 베이스층보다 더 높은 캐리어 농도를 갖는 p-형 도전형의 실리콘 카바이드 영역을 n-형 도전형의 소스 영역과 인접하도록 형성시킴으로써 형성된다.

본 발명의 하나의 실시예에서, 상기 변환 수단은 p-형 베이스층 내의 p-형 도전형의 실리콘 카바이드 영역을 포함하는데, 상기 p-형 도전형의 실리콘 카바이드 영역은 p-형 베이스층보다 더 높은 캐리어 농도를 가지며, nMOSFET의 n-형 소스 영역을 p-형 도전형의 실리콘 카바이드 영역과 전기적으로 연결시키기 위해 전기적으로 도전성인 띠를 갖는다. 더욱이, 전계 집중을 감소시키기 위한 수단은 절연층 아래에서 상기 절연층으로부터 일정 간격 이격되며 상기 베이스층까지 확장하는 드리프트층에 형성된 p-형 도전형의 실리콘 카바이드 영역을 포함한다.

상기 베이스층에 대한 메사를 갖는 실시예에서, 상기 메사의 측벽들은 계단 부분을 포함한다. 그와 같은 경우에, p-형 도전형의 실리콘 카바이드 영역은 p-형 베이스층에서 상기 계단 부분에 형성될 수도 있으며, p-형 베이스층보다 더 높은 캐리어 농도를 갖는다. 전기적으로 도전성인 띠는 nMOSFET의 n-형 소스 영역을 p-형 도전형의 실리콘 카바이드 영역과 전기적으로 연결시킨다.

상기 메사가 경사진 측벽들을 갖는 또 다른 실시예에서, 상기 측벽들의 기울기는 전계 집중을 감소시키기 위한 수단과 연관된 기설정된 도핑 프로파일을 제공한다.

상기 드리프트층에서 상기 nMOSFET의 게이트에 근접하여 형성된 p-형 실리콘 카바이드 영역의 이용을 통하여, 게이트 영역에서의 전계 집중이 감소될 수도 있으며, 이에 따라 MOSFET의 브레이크다운 전압이 증가한다. 이 p-형 도전형의 물질 영역의 형성은 상기 베이스층을 경사진 측벽들을 갖는 메사로서 형성함으로써 이루어질 수도 있다. 그러면 상기 측벽의 기울기는 소망하는 도핑 프로파일을 제공하는 주입 공정과 함께 작용한다. 더욱이, 상기 베이스층을 메사로서 형성함으로써, 상기 베이스층은 에피택셜 성장에 의해 형성될 수도 있으며, 상기 베이스층의 중요한 부분에서 이온 주입에 의해 발생할 수도 있는 결함들 없이 형성될 수도 있다. 이온 주입된 베이스층에서 손상은 높은 온-상태 전압 강하를 나타나도록 하는 낮은 npn 트랜지스터 이득으로 나타날 수 있다.

또 다른 실시예에서, 상기 변환 수단은, p-형 베이스층 내에 형성되고, p-형 베이스층보다 더 높은 캐리어 농도를 가지며, 그리고 nMOSFET의 n-형 소스 영역을 p-형 도전형의 실리콘 카바이드 영역과 전기적으로 연결시키기 위해 전기적으로 도전성의 띠를 형성하는 p-형 도전형의 실리콘 카바이드 영역을 포함한다.

본 발명의 특별한 실시예들에서, 상기 실리콘 카바이드 nMOSFET는 UMOSFET를 포함하는데, 상기 UMOSFET는 상기 npn 바이폴라 트랜지스터와 인접되게 형성된 게이트 트렌치를 가지고 전자들을 상기 변환 수단으로 제공시키도록 형성된 소스 영역을 가지며, 상기 npn 바이폴라 트랜지스터는 수직형 npn 바이폴라 트랜지스터를 포함한다. 더욱이, 상기 MOS 바이폴라 트랜지스터는 전기적으로 병렬인 npn 바이폴라 트랜지스터를 복수개 제공하도록 복수개의 단위 셀들로 형성될 수도 있다.

MOS 트랜지스터 안으로의 전자 전류 흐름이 베이스 전류로서 상기 바이폴라 트랜지스터 안으로의 주입을 위한 홀 전류 흐름으로 변환되는 MOS 게이트 바이폴라 트랜지스터를 형성시킴으로써, 전압 제어된 바이폴라 트랜지스터가 제공된다. 더욱이, 상기 바이폴라 소자는 npn 소자이므로, 상기 바이폴라 트랜지스터는 n-형 실리콘 카바이드 기판 위에 형성될 수도 있다. 따라서, p-형 기판을 사용하는 불리함들이 극복될 수도 있다. 또한, 상기 소자는 npn 바이폴라 소자이므로, 그 소자의 에미터는 게이트 컨트롤이 접지에 기준 되도록 접지될 수도 있다. 따라서, 전력 회로들에서, 본 발명의 소자들은 접지에 기준된 제어 회로를 이용할 수 있다.

더욱이, 바이폴라 소자의 베이스 전류가 n 채널 전도를 사용하는 MOS 반전 채널로부터 주입되므로, 실리콘 카바이드의 낮은 전자 반전층 이동도의 영향이 감소될 수도 있다. 또한, 바이폴라 소자로 베이스 전류를 공급하는 MOS 트랜지스터의 특성은 병렬로 이루어진 복수개의 바이폴라 소자들의 동작을 안정하게 한다. 따라서, 바이폴라 소자의 온-상태 저항이 증가된 온도와 더불어 감소되지만, 베이스 드라이브 MOS 트랜지스터의 온-상태 저항은 온도와 더불어 증가한다. MOS 베이스 드라이브 트랜지스터의 증가된 저항은 바이폴라 소자에서의 베이스 전류를 감소시키고, 그에 따라 바이폴라 트랜지스터를 통한 전류 흐름을 감소시킨다. 그러므로, 바이폴라 트랜지스터의 온-상태 저항은 온도와 더불어 감소하지만, 트랜지스터를 통해 흐르는 전류는 MOS 트랜지스터에 의해 공급되는 감소된 베이스 전류로 인하여 감소될 수도 있다. 이러한 상호 작용은 본 발명에 따른 소자들이 증가된 전류 용량을 허용하도록 단일 기판 내에 전기적으로 병렬인 바이폴라 트랜지스터를 복수개 제공하기 위하여 반복되도록 할 수도 있는 단일 셀로 구성된다는 부가적인 이점을 제공한다.

또한 본 발명에 따른 소자들은 래치-업의 가능성이 거의 없다. 본 소자들은 IGBT의 구조와는 대조적으로 어떠한 기생 사이리스터도 본 발명의 구조 내에서 존재하지 않으므로 래치-업이 발생하지 않는다.

또한 본 발명에 따른 소자들은 전류 포화 모드의 존재로 인하여 넓은 순방향 바이어스 안전 동작 영역을 제공한다. 또한 본 발명에 따른 소자들은 4H-SiC 내에서 전자들보다 더 높은 홀들의 충돌 이온화 비율로 인하여 큰 역방향 바이어스 안전 동작 영역을 갖는다. 이 특성은 유동성 스위칭 응용 분야에 특히 적합하다.

위에서 설명된 실시예들 외에도, 본 발명은 n-형 벌크 단결정 실리콘 카바이드 기판과, 상기 n-형 도전형의 벌크 단결정 실리콘 카바이드 위에 형성된 n-형 실리콘 카바이드 드리프트층을 포함하는 UMOS 바이폴라 트랜지스터의 단위 셀도 또한 제공한다. 상기 n-형 드리프트층은 상기 n-형 실리콘 카바이드 기판보다도 작은 캐리어 농도를 갖는다. p-형 실리콘 카바이드 베이스층은 n-형 실리콘 카바이드 드리프츠층 위에 형성되며, n-형 실리콘 카바이드의 제1 영역은 p-형 베이스층 내에 형성된다. 게이트 트렌치는 p-형 베이스층 내에 형성되며, 상기 베이스층과 n-형 실리콘 카바이드의 제1 영역 일부를 관통하여 상기 드리프트층까지 연장되어서, n-형 실리콘 카바이드의 제1 영역을 상기 게이트 트렌치의 측벽 일부로서 제공한다. 절연막은 게이트 트렌치의 바닥 및 측벽들 위에 형성되며, n-형 도전형의 실리콘 카바이드의 제2 영역이 베이스층 내에 형성되고 상기 게이트 트렌치로부터는 인접하여 배치된다. 도전성 게이트 컨택은 절연막 위에 형성되며, 제1 n-형 영역 일부 위로 연장된다. 컬렉터 컨택은 드리프트층과 반대쪽의 실리콘 카바이드 기판 표면 위에 형성된다. 실리콘 카바이드의 p-형 영역은 베이스층 내에 형성되며, 제1 n-형 영역과 제2 n-형 영역 사이에 배치된다. 상기 p-형 영역은 p-형 베이스층의 캐리어 농도보다 더 큰 캐리어 농도를 가지며, 상기 제1 n-형 영역을 통해 흐르는 전자 전류를 상기 p-형 베이스층 안으로의 주입을 위한 홀 전류로 변환시키는 홀들의 저장소를 제공하도록 형성된다. 끝으로, 에미터 컨택은 실리콘 카바이드의 제2 n-형 영역 위에 형성된다.

특별한 실시예들에서, n-형 실리콘 카바이드 드리프츠 영역 내의 게이트 트렌치의 바닥에 형성된 실리콘 카바이드의 제2 p-형 영역이 또한 제공된다. 바람직하게는 이 제2 p-형 영역은 n-형 드리프트층의 캐리어 농도보다 더 큰 캐리어 농도를 갖는다.

또 다른 실시예에서, 상기 제1 p-형 영역은 터널 다이오드를 제공하도록 상기 제1 n-형 영역과 p-n 접합을 형성한다. 다른 방법으로서, 상기 제1 n-형 영역과 상기 p-형 영역 사이에 형성된 도전성의 띠가 상기 p-형 영역을 상기 제1 n-형 영역으로 전기적으로 연결시키기 위하여 제공될 수도 있다.

본 발명의 특별한 실시예들에서, 상기 p-형 베이스층은 대략 0.3㎛ 내지 5㎛의 두께를 갖는다. 상기 n-형 드리프트 영역은 대략 3㎛ 내지 대략 500㎛의 두께를 갖는다. 또한 상기 n-형 드리프트 영역은 대략 대략 1×10¹²㎝^-3 내지 대략 1×10¹⁷㎝^-3 의 캐리어 농도를 가지며, 상기 p-형 베이스층은 대략 1×10¹⁶㎝ ^-3 내지 대략 1×10¹⁸㎝^-3 의 캐리어 농도를 갖는다.

또한 본 발명의 또 다른 실시예에서, MOS 게이트 바이폴라 트랜지스터가 제공되는데, 상기 MOS 게이트 바이폴라 트랜지스터는 본 발명에 따른 단위 셀들을 복수개 포함한다.

또한 본 발명은 위에서 설명된 소자들을 형성하는 방법들을 포함한다. 이 방법들은 UMOSFET 실리콘 카바이드 트랜지스터들과 같은 기판 위에 본 발명에 따른 소자들의 제조를 허용하는 추가적인 이점을 가진다. 따라서, 본 발명은 n-형 도전형의 벌크 단결정 실리콘 카바이드 기판 위에 n-형 실리콘 카바이드 드리프트층을 형성하고, 상기 n-형 실리콘 카바이드 드리프트층 위에 p-형 실리콘 카바이드 베이스층을 형성하는 단계들을 포함하는 방법들도 또한 포함한다. 에미터 영역 및 드레인 영역을 제공하기 위하여, 상기 베이스층 내에 실리콘 카바이드의 n-형 영역들을 형성하도록 제1 마스크층을 통해 이온들이 주입된다. 또한 이온들이 상기 소스 영역과 인접한 실리콘 카바이드의 p-형 영역을 형성하도록 제2 마스크층을 통해 주입된다. 트렌치는, 게이트 트렌치를 제공하도록, n-형 소스 영역의 일부를 관통하고 베이스층을 관통하며, 그리고 드리프트층 안으로 식각된다. 절연막은 상기 베이스층 및 상기 트렌치의 노출 표면 위에 형성되며, 도전성 컨택은 게이트 컨택을 제공하도록 트렌치 안과 베이스층 위에 형성되고 패터닝된다. 상기 절연막의 일부는 베이스층 안에 형성된 에미터 영역을 노출시키도록 제거되고, 에미터 컨택은 노출된 에미터 영역 위에 형성된다. 소스/컬렉터 컨택은 드리프트층과 반대인 실리콘 카바이드 기판 표면 위에 형성된다.

본 발명에 따른 방법들의 또 다른 실시예에 있어서, 마스크층을 통해 주입하는 단계 후에는 대략 1500℃보다 더 높은 온도에서 결과 구조물을 열처리하는 단계를 수행한다. 또한 이 방법들은 p-형 실리콘 카바이드 영역을 트렌치 바닥 아래의 n-형 드리프트층 안에 형성하는 것을 포함한다.

본 발명의 방법들의 또 다른 실시예에서, 베이스층 안에 형성된 n-형 소스 영역의 일부 및 높은 캐리어 농도의 p-형 영역은 노출되며, 도전성 띠가 n-형 소스 영역을 p-형 영역에 전기적으로 연결시키도록 노출된 부분들 위에 형성된다.

본 발명의 또 다른 실시예들에서, n-형 벌크 단결정 실리콘 카바이드 기판과 상기 n-형 도전형의 벌크 단결정 실리콘 카바이드 기판과 인접한 n-형 실리콘 카바이드 드리프트층을 갖는 MOS 바이폴라 트랜지스터의 단위 셀이 제공된다. 상기 n-형 드리프트층은 상기 n-형 실리콘 카바이드 기판보다 적은 캐리어 농도를 갖는다. p-형 에피택셜 실리콘 카바이드 베이스층은 상기 n-형 실리콘 카바이드 드리프트층 위에 형성되며, 실리콘 카바이드의 제1 영역은 상기 n-형 실리콘 카바이드 드리프트층과 반대인 표면에 인접한 상기 p-형 베이스층 안에 형성된다. 상기 p-형 에피택셜 실리콘 카바이드 베이스층은 상기 p-형 에피택셜 실리콘 카바이드 베이스층을 관통하여 상기 n-형 드리프트층까지 연장되는 측벽을 갖는 메사로서 형성된다.

절연막은 인접한 n-형 드리프트층 위에 형성되고 상기 측벽과는 이격되며, 실리콘 카바이드의 제2 n-형 도전형 영역은 상기 메사의 측벽과 인접한 드리프트층 안에 형성된다. 상기 제2 n-형 도전형 영역은 상기 드리프트층보다 더 높은 캐리어 농도를 갖는다. 게이트 컨택은 상기 절연막 위에 형성되며, 상기 제1 n-형 영역의 일부 위에까지 연장된다. 컬렉터 컨택은 상기 드리프트층과 반대인 상기 실리콘 카바이드 기판 표면 위에 형성된다. 실리콘 카바이드의 제1 p-형 영역은 상기 베이스층 안에 형성되며, 제2 p-형 영역은 상기 제2 n-형 도전형 영역과 인접되고 상기 제2 n-형 도전형 영역 및 상기 게이트 컨택 아래의 상기 n-형 드리프트 영역 안으로 연장되도록 형성된다. 상기 p-형 영역들은 상기 p-형 에피택셜 베이스층의 캐리어 농도보다 더 큰 캐리어 농도를 갖는다. 상기 제1 p-형 영역은 상기 제1 n-형 영역을 통해 흐르는 전자들을 상기 p-형 베이스층 안으로의 주입을 위한 홀들로 변환시키도록 형성된다. 또한 도전성 띠가 상기 제2 n-형 도전형 영역들을 상기 실리콘 카바이드의 제1 p-형 영역과 전기적으로 연결시키도록 상기 측벽의 바닥에 형성되며, 에미터 컨택이 실리콘 카바이드의 제1 n-형 영역 위에 형성된다.

특별한 실시예에서, 상기 p-형 실리콘 카바이드의 제1 및 제2 영역들은, 상기 메사의 측벽 및 상기 제2 n-형 도전형 영역에 인접한 상기 베이스층에 형성되고 상기 게이트 컨택 안과 아래로 연장되는 p-형 실리콘 카바이드의 연속 영역을 포함한다.

다른 실시예에서, 상기 측벽은 대략 60도 보다 작은 경사를 갖는다. 상기 측벽의 경사는 p-형 이온들이 상기 드리프트층에 소정 깊이로 주입될 때 상기 실리콘 카바이드의 p-형 영역들을 만들도록 선택된다.

다른 실시예에서, 상기 측벽은 상기 메사의 측벽에 계단을 제공하도록 두 개의 측벽들을 포함한다. 그와 같은 경우에, 상기 실리콘 카바이드의 제1 및 제2 p-형 영역들은, 상기 계단에 인접한 상기 p-형 에피택셜 베이스층에 형성된 실리콘 카바이드의 제1 p-형 영역과, 상기 n-형 드리프트층 내에 형성된 실리콘 카바이드의 제2 p-형 영역을 포함한다. 상기 제2 p-형 영역은, 상기 제2 n-형 도전형 영역에 인접하고 상기 게이트 컨택 아래의 n-형 드리프트층에서부터 상기 p-형 베이스층까지 연장되도록 형성된다. 상기 도전성의 띠는 상기 제1 p-형 영역을 상기 제2 p-형 영역 및 상기 제2 n-형 도전형 영역과 연결시킨다.

또한 본 발명의 특별한 실시예들의 단위 셀은 상기 드리프트층의 표면에서 노출되도록 형성된 제2 p-형 영역을 갖는다. 그와 같은 경우에, 상기 도전성의 띠는 상기 제1 p-형 영역을 상기 제2 p-형 영역 및 상기 제2 n-형 영역과 전기적으로 연결시킨다. 더욱이, 절연막이 상기 드리프트층 및 상기 계단 사이의 상기 메사의 측벽 위에 상기 계단 위로 연장되도록 형성될 수도 있다. 그러면 상기 도전성의 띠는 상기 절연막 위에 형성될 수도 있다.

특별한 실시예들에서, 상기 p-형 베이스층은 대략 0.3㎛ 내지 대략 5㎛의 두께를 갖는다. 또한 상기 n-형 드리프트 영역은 대략 3㎛ 내지 대략 500㎛의 두께를 갖는다. 상기 n-형 드리프트 영역은 대략 10¹² 내지 대략 10¹⁷㎝^-3의 캐리어 농도를 가지며, 상기 p-형 에피택셜 베이스층은 대략 10¹⁶ 내지 대략 10¹⁸㎝^-3의 캐리어 농도를 갖는다. 상기 p-형 영역은 대략 3㎛ 내지 대략 12㎛의 간격으로 상기 게이트 컨택 아래로 연장된다. 상기 제2 n-형 도전형 영역은 대략 0.3㎛ 내지 대략 5㎛의 깊이로 상기 n-형 드리프트층 안에 형성될 수도 있다.

또 다른 실시예들에서, 상기 절연막은 산화막을 포함한다. 또한, MOS 게이트 바이폴라 트랜지스터가 본 발명의 단위 셀에 의해 복수개 형성될 수도 있다. 본 발명에 따른 단위 셀 및 트랜지스터을 제공하기 위한 방법들도 역시 제공된다.

본 발명의 전술한 목적과 그리고 다른 목적들, 이점들 및 특징들과, 그와 같은 것들이 성취될 수 있는 방식은, 바람직한 실시예를 나타내는 첨부 도면들과 관련되어 기술된 아래의 발명의 상세한 설명을 고찰함으로서 보다 쉽게 드러날 것이다.

지금부터 본 발명은 본 발명의 바람직한 실시예들이 나타내어진 첨부된 도면들을 참조하면서 아주 충분히 설명되어질 것이다. 그러나, 본 발명은 많은 다른 형태로 구현될 수도 있으며, 여기에서 기술되는 실시예들로 한정되는 것처럼 해석되어서는 안된다. 오히려, 이 실시예들은 본 발명의 설명이 보다 철저하고 완전하도록 하고, 이 기술분야에서 통상의 지식을 가진 자들에게 본 발명의 범위를 충분히 전달하도록 하기 위해 제공되어지는 것이다. 동일한 부호들은 전체적으로 동일한 요소들을 언급한다. 더욱이, 도면들에서 나타내어진 다양한 층들 및 영역들은 개략적으로 나타내어지는 것이다. 또한 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 여기서 기판 또는 다른 층의 "위에" 형성된 층에 대한 지칭은 그 기판 또는 다른 층 위에 직접 형성된 것을 의미하거나, 또는 그 기판 또는 다른 층 위에 형성된 사이의 층 또는 층들 위에 형성된 것을 의미할 수 있다. 또한 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 본 발명이 층들에 관해 기술되는 동안에, 그와 같은 층들은 에피택셜하게 또는 주입에 의해 형성될 수도 있다. 따라서, 본 발명은 첨부된 도면들에서 나타낸 상대적인 크기 및 간격들에 제한되지 않는다.

도 2는 본 발명의 일 실시예를 나타낸다. 도 2에 나타낸 바와 같이, 래치-업이 억제된 전력용 UMOS 바이폴라 트랜지스터(LMBT)의 단위 셀들의 결합이 나타내어져 있다. 본 발명의 첫 번째 실시예의 단위 셀은 도 2의 선들 A-A' 및 B-B' 사이에 나타내어져 있다. 이 단위 셀을 A-A' 선 및 B-B' 선에 대칭되게 형성함으로써, 복합 단위 셀들의 소자들이 만들어질 수 있다. 도 2는 복합 단위 셀 소자의 일부를 나타내었다. 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 본 발명의 단위 셀은 단일 단위 셀 소자를 만드는데도 또한 이용될 수 있다. 그 경우에는, 영역들(18 및 22)이 트렌치(16)의 에미터측 위에만 만들어지면 된다.

본 발명의 LMBT는 n-형 도전형 실리콘 카바이드의 벌크 단결정 실리콘 카바이드 기판(10)을 포함한다. 상기 기판(10)은 상부 표면과, 상부 표면과 반대쪽에 하부 표면을 갖는다. n-형 도전형 실리콘 카바이드의 제1 층(12)은 n^- 드리프트 영역을 형성하기 위하여 상기 기판(10)의 상부 표면 위에 형성된다. 다른 방법으로서, n^- 기판은 n⁺ 및 n^- 영역들을 상기 기판 내에 제공하기 위하여 상기 기판의 하부 표면에 주입된 n⁺ 영역을 가져도 된다. 따라서, 여기서 사용된 바와 같이 상기 기판 및 제1 층은 상기 기판 위와 상기 기판 안에 모두 형성된 층들을 의미한다. 상기 기판(10)의 캐리어 농도는 제1 층(12)의 캐리어 농도보다 높다. 따라서, 상기 기판은 n⁺ 기판으로서 언급될 수도 있다. 1Ω-㎝보다 작은 면 저항이 상기 기판(10)에 적당하다. 대략 10¹²㎝^-3 내지 대략 10¹⁷㎝^-3의 캐리어 농도가 상기 제1 층(12)에 적당하다. 상기 기판은 대략 100㎛ 내지 대략 500㎛의 두께를 가질 수 있다. 상기 제1 층(12)은 대략 3㎛ 내지 500㎛의 두께를 가질 수 있다.

상기 제1 층(12) 위에는 p-형 베이스층을 제공하기 위한 제2 층(14)이 형성된다. 상기 제2 층(14)은 에피택셜하게 성장되거나 또는 제1 층(12)에 주입될 수도 있으며, 상기 소자에 대한 p-형 베이스층을 형성하는 p-형 도전형의 실리콘 카바이드로 형성된다. 상기 제2 층(14) 내에는 상기 소자의 에미터를 형성하는 n⁺ 도전형의 실리콘 카바이드 영역(20)이 형성된다. 또한 상기 제2 층(14) 내에는 n⁺ 영역들(18) 및 p⁺ 영역들(22)이 형성된다. 상기 p⁺ 실리콘 카바이드 영역들(22)은 도전성의 p-n 터널 접합이 n⁺ 영역들(18) 및 p⁺ 영역들(22) 사이에 형성되도록 n⁺ 영역들(18)과 인접되게 형성되는 것이 바람직하다. 상기 n⁺ 영역들(18)은 그 영역들이 게이트 트렌치(16) 측벽의 일부를 형성하도록 형성된다. 상기 n⁺ 영역들(18)은 본 소자로 구체화된 MOS 트랜지스터의 드레인 영역을 형성한다.

상기 p-형 베이스층(14)은 대략 10¹⁶㎝^-3 내지 대략 10¹⁸㎝^-3 의 캐리어 농도를 가지며, 대략 0.3㎛ 내지 대략 5㎛의 두께를 갖는 것이 바람직하다. 상기 n⁺ 영역들(18)은 게이트 트렌치(16)로부터 대략 0.5㎛ 내지 대략 2㎛ 사이에 떨어지도록 연장되고 대략 0.1㎛ 내지 대략 2㎛의 깊이까지 연장되는 것이 바람직하다. 대략 10¹⁸㎝^-3 보다 더 큰 캐리어 농도가 상기 n⁺ 영역들(18)에 적합할 수도 있다. 마찬가지로, 상기 p⁺ 영역들(22)은 대략 0.1㎛ 내지 대략 2㎛의 깊이와 대략 0.1㎛ 내지 대략 2㎛의 폭을 갖도록 형성되는 것이 바람직하다. 대략 10¹⁶㎝^-3 보다 더 큰 캐리어 농도가 상기 p⁺ 영역들(22)에 적합하다. 또한 상기 p⁺ 영역들(22)이 상기 에미터 영역(20)으로부터 대략 0.5㎛ 내지 대략 4㎛ 정도 이격되는 것이 바람직하다. 상기 에미터 영역의 크기 및 형상은 본 소자의 바이폴라 부분의 소망하는 특성에 의해 좌우될 수도 있다.

또한 도 2에 나타낸 소자는 게이트 트렌치(16)를 포함한다. 상기 게이트 트렌치(16)는 n⁺ 영역들(18) 및 제2 층(14)을 아래 방향으로 관통하여 제1 층(12) 안으로 확장하는 트렌치를 형성함으로써 만들어 진다. 따라서 상기 게이트 트렌치(16)는 측벽들과 바닥을 갖는다. 바람직하게는 산화막인 절연막(24)은 게이트 트렌치의 측벽들 및 바닥 위에 형성되며, n⁺ 영역들(18)의 상부 표면 위로 연장된다. 이 절연막(24)은 실리콘 디옥사이드와 같은 산화막인 것이 바람직하지만, 실리콘 나이트라이드, 알루미늄 나이트라이드 또는 이 기술분야에서 통상의 지식을 가진 자들에게 잘 알려진 다른 절연 물질들과 같은 다른 물질들로도 또한 이루어질 수도 있다. 상기 게이트 트렌치(16)의 폭과 깊이는 그 소자의 소망하는 전기적인 성질들에 의해 좌우된다. 대략 1㎛ 내지 대략 10㎛의 폭이 본 발명에 사용될 수도 있다. 상기 게이트 트렌치의 깊이는, 상기 게이트 트렌치(16)의 바닥 위에 형성된 절연/산화막(24)의 상부 표면이 제2 층(14)과 제1 층(12) 사이의 경계 아래가 되도록 하는 충분한 깊이이어야 한다. 더욱이, 상기 게이트 절연막(24)의 두께는 대략 100Å 내지 대략 1㎛인 것이 바람직하지만, 트랜지스터의 소망하는 전기적인 성질들에 좌우되어 변할 수 있다.

또한 도 2의 소자는 게이트 트렌치(16) 아래에 제1 층(12)에 형성된 p-형 도전형의 실리콘 카바이드 영역(32)을 선택적으로 포함한다. 이 p-형 도전형의 실리콘 카바이드 영역(32)은 제2 층(12)보다 더 높은 캐리어 농도를 갖는다. 대략 10¹⁶㎝^-3 내지 대략 10¹⁹㎝^-3 의 캐리어 농도가 사용될 수도 있다.

오믹 컨택이 컬렉터 컨택(30)을 만들기 위해 기판(10)의 하부 표면 위에 형성된다. 또한 컨택은 게이트 트렌치(16)의 측벽들 및 바닥 위에 형성되며, n⁺ 영역들(18)의 상부 표면 위로 연장된다. 이 컨택은 게이트 컨택을 도 2의 소자에게 제공한다. 끝으로, 오믹 컨택(28)이 상기 소자의 에미터 컨택을 제공하기 위하여 n⁺ 실리콘 카바이드 영역(20) 위에 형성된다.

도 2에서, 상기 게이트 트렌치(16)는 두 개의 트렌치들로 나타내어졌다. 그러나, 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 상기 게이트 트렌치는 3차원적(도 2에서 지면의 안쪽 및 바깥쪽 차원으로)으로 많은 다른 형상들을 가질 수도 있다. 따라서, 예를 들면, 도 2에 나타내어진 소자는 게이트 트렌치들(16)이 실질적으로 에미터 영역(20)을, 예컨대 육각형 형상의 소자에서와 같이 단일 게이트 트렌치인 실질적으로 순환 소자일 수도 있다. 또한, 상기 게이트 트렌치들(16)은 게이트 트렌치들(16) 내에 형성된 게이트 컨택들(26)이 3차원적으로 전기적으로 연결된 실질적으로 두 개의 나란한 트렌치들일 수도 있다. 그러므로, 본 발명의 이점들을 여전히 제공하면서, 본 발명에 다른 소자들의 3차원적 구성이 많은 다른 형태들을 취할 수 있다.

도 3은 본 발명의 다른 실시예를 나타낸다. 도 3에 도시된 바와 같이, 도 2의 소자 구조는 n⁺ 영역(18)을 p⁺ 영역(22)과 연결시키는 도전성의 띠(strap)(34)를 또한 갖는다. 도 3에 나타내어진 소자에서, n⁺ 영역(18)과 p⁺ 영역(22) 사이에 형성된 정류(rectifying) p-n 접합은 있지 않아야 한다. 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 도 2에 나타내어진 단위 셀은 도 3에도 역시 나타난다. 그러므로, 여러개의 단위 셀들을 포함하는 것은 본 발명에 따라 만들어 질 수 있다.

이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 본 발명은, 소자의 복수개의 셀들이 소자의 전류 전달 능력을 증가시키기 위하여 병렬로 형성되어 동작될 수도 있는 전력용 소자의 단위 셀을 형성할 수도 있다. 그와 같은 경우에, 도 2 또는 도 3에 나타내어진 소자의 단위 셀은 복합 소자들을 만들기 위하여 대칭적으로 반복될 수도 있다. 그와 같은 소자에서, 소자의 주변에 있는 최외각 게이트 트렌치들은, 그 게이트 트렌치의 에미터 측 상에만 n-형 및 p-형 영역들을 가질 필요가 있을 뿐이다.

도 2 및 도 3을 참조하여 위에서 기술된 소자의 제조가 이제 도 4a 내지 도 4j를 참조하면서 설명되어질 것이다. 도 4a에 도시된 바와 같이, 도 2의 소자를 제조하는데 있어서, 두꺼운 n-형 층(12)이 미국 특허 4,912,064호에서 설명된 것과 같은 에피택셜 성장 공정을 사용하여 n⁺ 기판(10) 위에 성장되는데, 상기 미국 특허에 개시된 것은 여기서 그 전체가 참조 문헌으로 결합된다. 다른 방법으로서, 위에서 언급한 바와 같이, n^- 기판이 이용될 수도 있으며, n⁺ 주입이 n⁺ 층(10) 및 n^- 층(12)을 제공하기 위하여 수행된다. 도 4b에 도시된 바와 같이, 제2 p-형 층(14)이 제1 n-형 에피택셜층(12) 위에 에피택셜하게 성장된다. 다음에 n⁺ 영역들(18 및 20)이 p-형 층(14) 위에 형성된다. 이 n⁺ 영역들(18 및 20)은, 도 4C에 나타내어진 바와 같이, 마스크(40)를 사용한 이온 주입에 의해 형성될 수도 있다.

도 4d에 도시된 바와 같이, p-형 영역들(22)이 마스크(42)를 사용한 이온 주입에 의해 형성될 수 있다. 이 마스크(42)는 p-형 영역들(22)을 n-형 영역들(18)과 인접하도록 위치시켜, 이 영역들 사이에 전도성의 p-n 터널 접합을 이루도록 형성되도록 하는 것이 바람직하다. 상기 p-형 영역들(22) 및 n-형 영역들(18 및 20)을 형성한 후에, 그 구조체는 주입된 이온들을 활성화시키기 위하여 대략 1500℃보다 더 큰 온도에서 열처리된다.

열처리 후에, 상기 소자는 그 소자를 둘러싸면서 메사 식각함으로써 가장자리가 처리될 수도 있다. 상기 메사(미도시)는 제2 층(14)과 제1 층(12) 및 기판(10) 안으로 연장된다. 다른 방법으로서, 상기 메사는 제2 층(14)을 관통해 제1 층(12) 안으로 연장된다. 그와 같은 경우에, 이온들은 노출된 n^- 층(12) 안으로 대략 100Å 내지 대략 5㎛의 깊이와 메사의 가장자리로부터 대략 5㎛ 내지 대략 500㎛의 거리를 두고 주입될 수도 있다. 메사를 둘러싸는 낮은 농도의 p-형 영역을 형성하기 위하여 대략 5×10¹⁵㎝^-3 내지 대략 1×10¹⁷㎝^-3 의 캐리어 농도가 사용될 수도 있다. 각 경우에 있어서, 다음에 보호층이 메사(미도시)의 노출된 표면들 위에 형성될 수도 있다. 그와 같은 보호층은 SiO₂ 또는 이 기술분야에서 통상의 지식을 가진 자들에게 잘 알려진 적당한 물질들일 수도 있다.

에피택셜 구조체를 만든 후에, 마스크(44)가 소자의 게이트 트렌치를 위치시키기 위해 그 구조체 위에 형성된다. 도 4e에 그와 같은 마스크가 도시되어 있다. 상기 게이트 트렌치(16)는 반응성 이온 식각에 의해 p-형 베이스층(14)을 관통하여 n-형 드리프트층(12) 안으로 형성된다. 상기 게이트 트렌치(16)는 미국 특허 4,981,551호에서 설명된 것과 같은 반응성 이온 식각 기술들을 사용하여 식각될 수도 있는데, 상기 미국 특허에 개시된 것은 여기서 그 전체가 참조 문헌으로 결합된다.

도 4f에 도시된 바와 같이, 선택적으로 p-형 영역(32)이 게이트 트렌치(16)의 바닥에 이온 주입된다. 트렌치(16)의 바닥에 있는 상기 p-형 영역(32)은 게이트 트렌치의 모서리에서의 전계 집중을 감소시키며, 그에 따라 소자의 MOS 부분의 브레이크다운 전압을 증가시킨다. 이 p⁺ 주입 영역(32)은 미국 특허 5,087,576호에서 설명된 것과 같은 방법에 의해 형성될 수도 있는데, 상기 미국 특허에 개시된 것은 여기서 그 전체가 참조 문헌으로 결합된다.

게이트 트렌치(16)의 형성 후에, 절연/산화막(24)이 도 4g에 도시된 바와 같은 에피택셜 구조체 위에 형성된다. 상기 절연막(24)은 트렌치(16)의 바닥과 측벽들을 덮고 n⁺ 영역들(18)의 상부 표면 위로 연장되도록 형성된다. 상기 절연/산화막(24)은 "Process for Reducing Defects in Oxide Layers in Silicon Carbide"의 명칭의 미국 특허 출원 08/554,319호에서 설명된 것과 같은 열적 산화 공정을 이용하는 것이 바람직한데, 상기 미국 특허 출원에 개시된 것은 여기서 그 전체가 참조 문헌으로 결합된다. 혹은 상기 절연/산화막은 미국 특허 5,459,107호와 미국 특허 출원 08/554,319호에서 설명된 것과 같은 적층 산화 공정을 이용하는 것이 바람직한데, 상기 미국 특허 및 미국 특허 출원에 개시된 것은 여기서 그 전체가 참조 문헌으로 결합된다. 만약 열적 산화 공정이 사용된다면, 바람직한 실시예는 미국 특허 5,506,421호에서 설명된 것과 같은 카본 표면의 기판을 사용하는 것인데, 상기 미국 특허에 개시된 것은 여기서 그 전체가 참조 문헌으로 결합된다.

본 소자의 컨택들의 형성은 도 4h 내지 도 4j에 나타내어졌다. 게이트 컨택은 도 4h에 도시된 바와 같이 게이트 트렌치(16)안에 도전층을 적층시킴으로써 형성될 수도 있다. 도 4h에 도시된 바와 같이, 바람직하게는 몰리브데늄인 게이트 물질(26)은 절연막(24) 위에 적층되고 n-형 영역(18)의 일부 위로 연장되도록 패터닝될 수 있다. 도 4i에 도시된 바와 같이, 에미터 컨택(28)과 선택적인 도전성의 띠(34)는 절연막(24)에 개구부들을 형성하고 다음에 층(14)의 노출된 부분 위에 니켈 또는 다른 적절한 컨택 물질들을 적층함으로써 동시에 형성될 수도 있다. 끝으로, 도 4j에 도시된 바와 같이, 컬렉터 컨택(30)이 기판의 노출면 위에 니켈 또는 다른 적절한 컨택 물질을 적층함으로써 형성된다.

위에서 기술한 각 실시예들에서, 기판과 층들은 그룹 6H, 4H 15R, 또는 3C 실리콘 카바이드로부터 선택된 실리콘 카바이드로 형성될 수도 있지만, 4H 실리콘 카바이드가 위에서 기술된 각 소자들에 대하여 바람직하다. 오믹 컨택들을 위한 바람직한 물질들은 니켈, 탄탈륨 실리사이드 및 플래티늄이다. 그 밖에, 알루미늄/티타늄 컨택들도 역시 본 발명의 오믹 컨택들을 형성하기 위해 사용될 수도 있다. 이와 같은 특정된 금속들이 서술되었지만, 이 기술분야에서 통상의 지식을 가진 자들에게 잘 알려진 실리콘 카바이드와 오믹 컨택들을 형성하는 다른 어떤 금속들도 사용할 수도 있다.

위에서 기술된 소자들의 에피택셜층들 및 주입 영역들의 캐리어 농도 또는 도핑 수준에 관해서, p⁺ 또는 n⁺ 도전형의 영역들 및 에피택셜층들은 가능한 한 고농도로 도핑되도록 하여서 지나친 제조 결함들을 발생시키지 않아야 한다. p-형 영역들을 만들기 위한 적절한 불순물들은 알루미늄, 보론(boron) 또는 갈륨(gallium)을 포함한다. n-형 영역들을 만들기 위한 적절한 불순물들은 질소 및 인을 포함한다. 알루미늄은 p⁺ 영역들에 대한 바람직한 불순물이며, 상기 알루미늄은 위에서 설명되어진 바와 같은 고온 이온 주입을 사용하고 그리고 대략 1000℃와 대략 1500℃ 사이의 온도를 채용하여 p⁺ 영역에 주입되는 것이 바람직하다. 대략 3×10¹⁷㎝^-3 까지의 캐리어 농도가 n 에피택셜층들에 대하여 적당하지만, 대략 3×10¹⁶㎝^-3 또는 그보다 적은 캐리어 농도가 바람직하다.

이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 에피택셜층들(12 및 14)의 두께는 소자의 소망하는 동작 특성에 좌우될 것이다. 더욱이, 이 동작 특성은 채용된 많은 단위 셀들과 복합 셀 소자에서의 단위 셀들의 기하학적 구조에 영향을 받을 것이다. 또한 게이트 트렌치의 폭은 소자의 소망하는 동작 특성, 이 동작 특성을 얻기 위하여 채용되는 단위 셀들의 수, 및 그 단위 셀 자체에 사용되는 기하학적 구조에 좌우될 것이다.

동작에 있어서, 본 발명의 소자는 바이폴라 전도를 MOS 게이트 컨트롤과 결합시킨 실리콘 카바이드 소자를 제공한다. 더욱이, 본 발명은 게이트 전압을 소자의 에미터로 기준시키는 것을 허용하는 n-형 실리콘 카바이드 기판을 이용한다. 이 관계는 게이트 전압을 전력 회로에서의 접지에 기준시키는 것을 허용한다. 본 발명의 다른 이점은 MOS 트랜지스터를 통하는 n 채널 전도가 베이스 전류 주입을 위해 사용될 수 있다는 것이며, 상기 베이스 전류 주입은 실리콘 카바이드에서의 낮은 전자 채널 이동도의 영향을 감소시킨다.

본 발명에 따른 소자들의 턴 온은, 에미터(28)를 접지 전위로 유지시키고 컬렉터(30)에 포지티브 바이어스(대략 3-10V)를 인가하고 게이트(26)에 포지티브 바이어스(대략 15-40V)를 인가함으로써 이루어질 수 있다. NMOSFET의 소스(18)는 오프 상태 동안에 부유하고 있으며, 동작중에 에미터 전압 이상의 대략 3V( p-n 접합에 대한 실리콘 카바이드 순방향 바이어스 전압) 정도이다. 게이트(26)에 포지티브 바이어스를 인가하면 nMOSFET는 턴-온된다. 그러면, 소자의 턴-온을 위한 게이트 전압(V_g)은 15V + V_t + 3V가 될 것이며, 여기서 V_t는 MOS 소자의 문턱 전압이다. 소스에 대하여 게이트에 포지티브 바이어스를 인가하는 것은 npn 트랜지스터의 컬렉터로부터 베이스까지 전자들이 흐르도록 하는 통로를 허용하고, 그로 인하여 에미터-베이스 접합은 순방향 바이어스시킨다. 이 소자는 npn 트랜지스터의 턴-온에 의해 낮은 농도로 도핑된 드리프트 영역안으로 소수 캐리어들을 주입시킴으로써 높은 전류 밀도 동작을 얻는다. 따라서, 이 소자는 상대적으로 낮은 순방향 전압 강하와 함께 높은 전류 밀도를 얻는다. npn 트랜지스터의 베이스 전류는 교대로 LMBT의 전류 포화 특성을 나타내는 MOS 트랜지스터의 포화 전류에 의해 제한된다. 보다 높은 게이트 전압은 npn 트랜지스터 안으로 보다 높은 베이스 전류를 허용하며, 따라서 LMBT의 보다 높은 포화 전류를 허용한다.

게이트 포텐셜이 에미터 포텐셜과 같게 될 때 상기 소자는 순방향 차폐 동작 모드로 들어간다. 이것은 NMOSFET를 턴 오프시켜 npn 트랜지스터의 베이스 전류를 영(zero)으로 감소시킨다. npn 트랜지스터의 소수 캐리어들이 그것들의 특유한 수명과 함께 쇠퇴한 후에, 상기 소자는 전류를 흘리는 것을 멈추고 상당한 컬렉터 전압을 지탱할 수 있다. 이 전압은 p-베이스(14)와 n^_ 드리프트 영역(12) 접합 및 p⁺ 버퍼/게이트 산화막-n^- 드리프트 영역 접합에 의해 지탱된다. 3차원적으로 상기 p⁺ 버퍼 영역(32)는 p-베이스와 선택적으로 단락될 수도 있다. 이 버퍼의 목적은 소자의 순방향 차폐 동작 모드에서 게이트 절연막으로의 높은 전계를 방지하기 위한 것이다.

도 5는 본 발명의 또 다른 실시예를 나타낸 것으로서, 에피택셜하게 형성된 바이폴라 트랜지스터의 p-형 도전형의 베이스 영역 및 게이트 절연/산화막에 나타나는 전계를 제어하기 위한 매몰된 p-형 실리콘 카바이드 영역을 이용한다. 도 5에 도시된 바와 같이, 래치-업이 억제된 전력용 MOS 바이폴라 트랜지스터의 단위 셀들의 결합이 나타나 있다. 본 발명의 또 다른 실시예의 단위 셀은 도 5의 선들 C-C' 및 D-D' 사이에 나타내어져 있다. 이 단위 셀을 C-C' 선 및 D-D' 선에 대칭되게 형성함으로써, 복합 단위 셀들의 소자들이 만들어질 수 있다. 도 5는 복합 단위 셀 소자의 일부를 나타내었다. 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 본 발명의 단위 셀은 단일 단위 셀 소자를 만드는데도 또한 이용될 수 있다.

도 5에 도시된 바와 같이, 본 발명의 또 다른 실시예의 MOS-바이폴라 트랜지스터(60)는 n-형 도전형의 실리콘 카바이드의 벌크 단결정 실리콘 카바이드 기판(10)을 포함한다. 상기 기판(10)은 상부 표면과 상부 표면과, 반대쪽의 하부 표면을 갖는다. n-형 도전형 실리콘 카바이드의 제1 층(12)은 n^- 드리프트 영역을 형성하기 위하여 상기 기판(10)의 상부 표면 위에 형성된다. 다른 방법으로서, n^- 기판은 n⁺ 및 n^- 영역들을 상기 기판내에 제공하기 위하여 상기 기판의 하부 표면에 주입된 n⁺ 영역을 가질 수 있다. 따라서, 여기서 사용된 바와 같이 상기 기판 및 제1 층은 상기 기판 위와 상기 기판 안에 모두 형성된 층들을 의미한다. 상기 기판(10)의 캐리어 농도는 제1 층(12)의 캐리어 농도보다 높다. 따라서, 상기 기판은 n⁺ 기판으로서 언급될 수도 있다. 1Ω-㎝보다 작은 면 저항이 상기 기판(10)에 적당하다. 대략 10¹²㎝^-3 내지 대략 10¹⁷㎝^-3의 캐리어 농도가 상기 제1 층(12)에 적당하다. 상기 기판은 대략 100㎛ 내지 대략 500㎛의 두께를 가질 수 있다. 상기 제1 층(12)은 대략 3㎛ 내지 500㎛의 두께를 가질 수 있다.

상기 제1 층(12) 위에는 p-형 베이스층을 제공하기 위한 제2 층(14)이 형성된다. 상기 제2 층(14)은 에피택셜하게 성장되는 것이 바람직하며, 상기 소자의 p-형 베이스층을 형성하는 p-형 도전형의 실리콘 카바이드로 형성된다. 도 5에 도시된 바와 같이, 상기 에피택셜층(14)은 n^_ 층(12) 안으로 연장하는 측벽(62)을 갖는 메사를 형성하도록 패터닝된다. 상기 측벽(62)은 가능한 한 적게 층(12) 안으로 연장되는 것이 바람직하지만, 대략 0.5㎛의 깊이는 허용될 수도 있다. 상기 메사는 그 메사의 바닥이 그 메사의 꼭대기보다 더 넓도록 경사지는 것이 바람직하다. 이 경사는 측벽이 드리프트층(12)과 함께 만드는 각에 의해 측정되는 것으로서의 60° 보다 적은 것이 바람직하다. 메사(62)의 꼭대기의 폭과 메사(62)의 바닥의 폭 사이의 차이는 대략 10㎛보다 적은 것이 바람직하다. 그런데, 이 거리는 메사(62)의 측벽의 소망하는 경사를 얻도록 p-형 베이스층(14) 및 n-형 실리콘 카바이드(64)의 제1 영역의 두께에 좌우되어 변할 수 있다. 측벽의 경사는 p-형 영역(68)의 프로파일이 형성되도록 하는 원자들의 주입과 조화되도록 선택되는 것이 바람직하다. 이 경사는, p-형 영역(68)이 연장되어 p 베이스층(14)과 접촉할 정도의 p-형 원자들의 주입을 허용함으로써 p-영 영역들(68)의 주입을 용이하게 한다. 따라서, 메사의 경사는 드리프트층(12)로부터 베이스층(14)까지 연장하는 주입된 원자들의 연속적인 영역을 제공하도록 선택되어져야 한다.

또한 도 5에 나타내어진 본 발명의 실시예의 MOS-바이폴라 트랜지스터는, MOS-바이폴라 트랜지스터(60)의 바이폴라 트랜지스터에 대한 에미터 영역을 제공하기 위하여, n-형 실리콘 카바이드 드리프트층(12)과 반대쪽 표면에 인접하도록 p-형 베이스층(14) 위에 형성된 n-형 실리콘 카바이드의 제1 영역(64)을 포함한다. n-형 실리콘 카바이드의 제1 영역(64)은 n⁺ 실리콘 카바이드의 제1 영역(64)을 제공하도록 n-형 도전층(12)보다 더 높은 캐리어 농도를 갖도록 도핑되는 것이 바람직하다. 또한 오믹 컨택이 에미터 컨택(28)을 제공하기 위하여 n-형 실리콘 카바이드의 제1 영역(64) 위에 형성된다.

절연막(70)은 제1 층(12) 위에서 메사(62)의 측벽과 인접되도록 형성되며, 메사의 측벽으로부터는 이격된다. 오믹 컨택은 MOS 트랜지스터에 대한 게이트 컨택(72)을 제공하기 위하여 절연막(70) 위에 형성된다. 이 절연막(70)은 실리콘 디옥사이드와 같은 산화막인 것이 바람직하지만, 실리콘 나이트라이드, 알루미늄 나이트라이드 또는 이 기술분야에서 통상의 지식을 가진 자들에게 잘 알려진 다른 절연 물질들로 만들어질 수도 있다.

또한 상기 MOS-바이폴라 트랜지스터(60)는 메사(62)의 측벽 바닥의 n^_ 드리프트층(12) 내에 형성된 n⁺ 실리콘 카바이드의 제2 영역(66)을 포함한다. 이 n⁺ 영역(66)은 메사(62)의 측벽으로부터 소자의 게이트 컨택(72)까지 연장된다. 상기 n⁺ 실리콘 카바이드의 제2 영역(66)은 n^_ 드리프트층(12)보다 더 큰 캐리어 농도를 제공하도록 도핑되는 것이 바람직하다. 또한 상기 n⁺ 실리콘 카바이드의 제2 영역(66)은 이 n⁺ 실리콘 카바이드의 제2 영역(66)과 도전성의 띠(74) 사이가 접촉되도록 드리프트층(12)의 표면에 인접하도록 형성되는 것이 바람직하다.

또한 실리콘 카바이드의 p-형 영역(68)은 p-형 베이스층(14) 내에서 메사(62)의 측벽 및 n⁺ 실리콘 카바이드의 제2 영역(66)에 인접하도록 형성된다. 또한 상기 n⁺ 실리콘 카바이드의 p-형 영역(68)은 n-형 드리프트층(12)에서 n⁺ 실리콘 카바이드의 제2 영역(66) 아래와 게이트 컨택(72) 아래로 연장된다. 상기 n⁺ 실리콘 카바이드의 p-형 영역(68)는 p-형 베이스층(14)의 캐리어 농도보다 더 큰 캐리어 농도를 제공하도록 도핑되는 것이 바람직하다. 더욱이, 상기 실리콘 카바이드의 p-형 영역은 n⁺ 실리콘 카바이드의 제2 영역(66)을 통해 흐르는 전자들을 p-형 베이스층 내로의 주입을 위한 홀들로 변환시키도록 형성된다. 또한 상기 n⁺ 실리콘 카바이드의 p-형 영역(68)은 게이트 절연막(70)과 연관된 전계 집중을 감소시켜서, MOS-바이폴라 트랜지스터(60)의 MOS 트랜지스터 부분의 차폐 전압을 증가시키도록 형성된다.

또한 상기 MOS-바이폴라 트랜지스터(60)는 n⁺ 실리콘 카바이드의 제2 영역(66)을 n⁺ 실리콘 카바이드의 p-형 영역(68)과 전기적으로 연결시키는 도전성 띠(74)를 포함한다. 다른 방법으로서, n⁺ 실리콘 카바이드의 제2 영역(66)과 n⁺ 실리콘 카바이드의 p-형 영역 사이의 p-n 접합이 터널 다이오드를 형성하고, 그에 따라 베이스층(14) 내에서의 전자 흐름을 홀 흐름으로 변환시킨다면, 도전성 띠(74)에 대한 필요성은 제거될 수도 있다.

상기 p-형 베이스층(14)은 대략 10¹⁶㎝^-3 내지 대략 10¹⁸㎝^-3 의 캐리어 농도를 가지며, 대략 0.3㎛ 내지 대략 5㎛의 두께를 갖는 것이 바람직하다. 상기 제2 n⁺ 영역들(66)은 대략 1㎛ 내지 대략 5㎛의 폭이고, 가능한 한 적게 게이트 아래로 연장되는 것이 바람직하지만, 이 거리는 대략 0.5㎛ 내지 대략 3㎛의 범위 내에 있을 수 있다. 또한 상기 제2 n⁺ 영역들(66)은 대략 0.1㎛ 내지 대략 0.5㎛의 깊이로 연장되는 것이 바람직하다. 대략 10¹⁸㎝^-3보다 더 큰 캐리어 농도가 상기 n⁺ 영역들(66)에 적합할 수도 있다.

상기 p⁺ 영역들(68)은 대략 0.3㎛ 내지 대략 2㎛의 두께이고, 게이트 컨택(72) 아래로 대략 3㎛ 내지 대략 12㎛ 연장되는 것이 바람직하다. 그러나, 상기 p⁺ 영역들(68)이 게이트 컨택 아래로 연장되는 거리는 특별한 응용에 좌우되어 다양해질 수 있다. 특히, 게이트 컨택 아래의 p⁺ 영역들(68) 사이의 간격은 절연막(70) 근처의 전계를 조절하는데 이용될 수도 있다. p⁺ 영역들(68) 사이의 간격이 증가함에 따라, 절연막(70) 근처의 전계는 감소될 수도 있다. 대략 1㎛ 내지 대략 5㎛의 간격이 적당할 수도 있다. 대략 10¹⁶㎝^-3 보다 더 큰 캐리어 농도가 상기 p⁺ 영역들(68)에 적합하다. 바람직하게는, 드리프트층(12)과 p⁺ 영역(68)의 도핑은 상기 드리프트층(12)이 p⁺/n 접합의 빌트-인 포텐셜 및 영(zero) 게이트 바이어스에 있는 MOS 게이트에 의해 완전히 공핍되도록 선택된다.

도 6은 본 발명의 두 번째 다른 실시예를 나타낸 것으로서, 에피택셜하게 형성된 바이폴라 트랜지스터의 p-형 도전형의 베이스 영역을 이용하는데, 상기 바이폴라 트랜지스터에서 상기 베이스 영역은 그 측벽에 계단을 갖는 메사로서 형성된다. 도 6에 도시된 바와 같이, 래치-업이 억제된 전력용 MOS 바이폴라 트랜지스터(80)의 단위 셀들의 결합이 나타나 있다. 본 발명의 또 다른 실시예의 단위 셀은 도 6의 선들 E-E' 및 F-F' 사이에 나타내어져 있다. 이 단위 셀을 E-E' 선 및 F-F' 선에 대칭되게 형성함으로써, 복합 단위 셀들의 소자들이 만들어질 수도 있다. 도 6는 복합 단위 셀 소자의 일부를 나타낸다. 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 본 발명의 단위 셀은 단일 단위 셀 소자를 만드는데도 또한 이용될 수 있다.

도 6에 도시된 바와 같이, 본 발명의 또 다른 실시예의 MOS-바이폴라 트랜지스터(80)는 n-형 도전형의 실리콘 카바이드의 벌크 단결정 실리콘 카바이드 기판(10) 및 도 5를 참조하여 설명된 바와 같은 n-형 도전형의 실리콘 카바이드의 제1 층(12)을 포함한다.

상기 제1 층(12) 위에는 p-형 베이스층을 제공하기 위한 제2 층(14)이 형성된다. 상기 제2 층(14)은 에피택셜하게 성장되는 것이 바람직하고, p-형 도전형의 실리콘 카바이드로 형성되며, 그리고 소자의 p-형 베이스층을 형성한다. 도 6에 도시된 바와 같이, 상기 에피택셜층(14)은 계단(84)을 형성하고 n^_ 층(12)으로 연장하는 측벽을 갖는 메사(82)를 형성하도록 패터닝된다. 상기 측벽(82)은 가능한 한 적게 층(12) 안으로 연장되는 것이 바람직하지만, 대략 0.5㎛의 깊이는 허용될 수도 있다. 바람직스럽게, 상기 계단(84)으로부터 상기 드리프트층(12)까지 연장하는 상기 메사(82)의 측벽은 그 메사의 바닥이 상기 계단(84)에서 그 메사의 폭보다 더 넓도록 경사진다. 이 경사는 측벽이 드리프트층(12)과 함께 만드는 각에 의해 측정되는 것으로서의 60°보다 적은 것이 바람직하다. 메사(82)의 꼭대기의 폭과 메사(82)의 바닥의 폭 사이의 차이는 대략 10㎛보다 적은 것이 바람직하다. 그런데, 이 거리는 메사(82)의 측벽의 소망하는 경사를 얻도록 p-형 베이스층(14) 및 n-형 실리콘 카바이드의 제1 영역(64)의 두께에 좌우되어 변할 수 있다. 더욱이, 상기 계단 부분(84)으로부터 상기 드리프트층(12)까지의 상기 측벽 경사는 p-형 영역(88)의 프로파일이 형성되도록 하는 원자들의 주입과 조화되도록 선택되는 것이 바람직하다. 이 경사는, p-형 영역(88)이 연장되어 p 베이스층(14)과 접촉할 정도의 p-형 원자들의 주입을 허용함으로써 p-영 영역들(88)의 주입을 용이하게 한다. 따라서, 메사의 경사는 드리프트층(12)로부터 베이스층(14)까지 연장하는 주입된 원자들의 연속적인 영역을 제공하도록 선택되어져야 한다.

또한 도 6에 나타내어진 본 발명의 실시예의 MOS-바이폴라 트랜지스터는, MOS-바이폴라 트랜지스터(80)의 바이폴라 트랜지스터에 대한 에미터 영역을 제공하기 위하여, n-형 실리콘 카바이드 드리프트층(12)과 반대쪽 표면에 인접하도록 p-형 베이스층(14) 위에 형성된 n-형 실리콘 카바이드의 제1 영역(64)을 포함한다. 상기 n-형 실리콘 카바이드의 제1 영역(64)은 n⁺ 실리콘 카바이드의 제1 영역(64)을 제공하도록 n-형 도전층(12)보다 더 높은 캐리어 농도를 갖도록 도핑되는 것이 바람직하다. 또한 오믹 컨택이 에미터 컨택(28)을 제공하기 위하여 n-형 실리콘 카바이드의 제1 영역(64) 위에 형성된다.

절연막(70)은 제1 층(12) 위에서 메사(82)의 측벽과 인접되도록 배치된다. 오믹 컨택은 MOS 트랜지스터에 대한 게이트 컨택(72)을 제공하기 위하여 절연막(70) 위에 형성된다. 이 절연막(70)은 실리콘 디옥사이드와 같은 산화막인 것이 바람직하지만, 실리콘 나이트라이드, 알루미늄 나이트라이드 또는 이 기술분야에서 통상의 지식을 가진 자들에게 잘 알려진 다른 절연 물질들로 만들어질 수도 있다.

또한 상기 MOS-바이폴라 트랜지스터(80)는 메사(82)의 측벽 바닥의 n^_ 드리프트층(12) 내에 형성된 n⁺ 실리콘 카바이드의 제2 영역(86)을 포함한다. 상기 n⁺ 실리콘 카바이드의 제2 영역(86)은 n^_ 드리프트층(12)보다 더 큰 캐리어 농도를 제공하도록 도핑되는 것이 바람직하다. 또한 상기 n⁺ 실리콘 카바이드의 제2 영역(86)은 이 n⁺ 실리콘 카바이드의 제2 영역(86)과 도전성의 띠(92) 사이가 접촉되도록 드리프트층(12)의 표면에 인접하도록 형성되는 것이 바람직하다.

또한 실리콘 카바이드의 영역들(88 및 90)은 n⁺ 실리콘 카바이드의 제2 영역(86)에 인접한 p-형 베이스층(14) 내에 형성되고, 그리고 메사(82)의 계단(84)에서의 p-형 베이스층(14) 내에 형성된다. 또한 상기 n⁺ 실리콘 카바이드의 p-형 영역(88)은 n-형 드리프트층(12)에서 n⁺ 실리콘 카바이드의 제2 영역(86) 아래와 게이트 컨택(72) 아래로 연장된다. 상기 n⁺ 실리콘 카바이드의 p-형 영역(88 및 90)은 p-형 베이스층(14)의 캐리어 농도보다 더 큰 캐리어 농도를 제공하도록 도핑되는 것이 바람직하다. 더욱이, 상기 실리콘 카바이드의 p-형 영역(90)은 n⁺ 실리콘 카바이드의 제2 영역(86)을 통해 흐르는 전자들을 p-형 베이스층 내로의 주입을 위한 홀들로 변환시키도록 형성된다. 상기 n⁺ 실리콘 카바이드의 p-형 영역(88)은 게이트 절연막(70)과 연관된 전계 집중을 감소시켜서, MOS-바이폴라 트랜지스터(80)의 MOS 트랜지스터 부분의 차폐 전압을 증가시키도록 형성된다. 또한 상기 MOS-바이폴라 트랜지스터(80)는 n⁺ 실리콘 카바이드의 제2 영역(86)을 n⁺ 실리콘 카바이드의 p-형 영역(90)과 전기적으로 연결시키는 도전성 띠(74)를 포함한다. 상기 도전성 띠(74)는, p-형 영역(88)을 n⁺ 실리콘 카바이드의 제2 영역(86)과 같은 포텐셜이 되도록 n⁺ 실리콘 카바이드의 제2 영역(86)을 p-형 베이스층(14)과 연결시키기도 한다.

상기 p-형 베이스층(14)은 대략 10¹⁶㎝^-3 내지 대략 10¹⁸㎝^-3 의 캐리어 농도를 가지며, 대략 0.3㎛ 내지 대략 5㎛의 두께를 갖는 것이 바람직하다. 상기 제2 n⁺ 영역들(86)은 대략 1㎛ 내지 대략 5㎛의 폭을 갖고, 가능한 한 적게 게이트 아래로 연장되는 것이 바람직하지만, 이 거리는 대략 0.5㎛ 내지 대략 3㎛의 범위 내에 있을 수 있다. 또한 상기 제2 n⁺ 영역들(86)은 대략 0.1㎛ 내지 대략 0.5㎛의 깊이로 연장되는 것이 바람직하다. 대략 10¹⁸㎝^-3보다 더 큰 캐리어 농도가 상기 n⁺ 영역들(86)에 적합할 수도 있다.

상기 p⁺ 영역들(88 및 90)은 대략 0.3㎛ 내지 대략 2㎛의 두께이고, 게이트 컨택(72) 아래로 대략 3㎛ 내지 대략 12㎛ 연장되는 것이 바람직하다. 그러나, 상기 p⁺ 영역들(88)이 게이트 컨택 아래로 연장되는 거리는 특별한 응용에 좌우되어 다양해질 수 있다. 특히, 게이트 컨택 아래의 p⁺ 영역들(88) 사이의 간격은 절연막(70) 근처의 전계를 조절하는데 이용될 수도 있다. p⁺ 영역들(88) 사이의 간격이 증가함에 따라, 절연막(70) 근처의 전계는 감소될 수도 있다. 대략 1㎛ 내지 대략 5㎛의 간격이 적당할 수도 있다. 대략 10¹⁶㎝^-3 보다 더 큰 캐리어 농도가 상기 p⁺ 영역들(88 및 90)에 적합하다. 바람직하게는, 드리프트층(12)과 p⁺ 영역(88)의 도핑은, 상기 드리프트층(12)이 p⁺/n 접합의 빌트-인 포텐셜 및 영(zero) 게이트 바이어스에 있는 MOS 게이트에 의해 완전히 공핍되도록 선택된다.

도 7은 본 발명의 세 번째 다른 실시예를 나타낸 것으로서, 에피택셜하게 형성된 바이폴라 트랜지스터의 p-형 도전형의 베이스 영역을 이용하는데, 상기 바이폴라 트랜지스터에서 상기 베이스 영역은, 도 6에서와 유사하게, 그 측벽에 계단을 갖는 메사로서 형성된다. 도 7에 도시된 바와 같이, 래치-업이 억제된 전력용 MOS 바이폴라 트랜지스터(200)의 단위 셀들의 결합이 나타나 있다. 본 발명의 또 다른 실시예의 단위 셀은 도 7의 선들 G-G' 및 H-H' 사이에 나타내어져 있다. 이 단위 셀을 G-G' 선 및 H-H' 선에 대칭되게 형성함으로써, 복합 단위 셀들의 소자들이 만들어질 수도 있다. 도 7은 복합 단위 셀 소자의 일부를 나타낸다. 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 본 발명의 단위 셀은 단일 단위 셀 소자를 만드는데도 또한 이용될 수 있다.

도 7에 도시된 바와 같이, 본 발명의 또 다른 실시예의 MOS-바이폴라 트랜지스터(200)는 n-형 도전형의 실리콘 카바이드의 벌크 단결정 실리콘 카바이드 기판(10) 및 도 5와 6을 참조하여 설명된 바와 같은 n-형 도전형의 실리콘 카바이드의 제1 층(12)을 포함한다.

상기 제1 층(12) 위에는 p-형 베이스층을 제공하기 위한 제2 층(14)이 형성된다. 상기 제2 층(14)은 에피택셜하게 성장되는 것이 바람직하고, p-형 도전형의 실리콘 카바이드로 형성되며, 그리고 소자의 p-형 베이스층을 형성한다. 도 7에 도시된 바와 같이, 상기 에피택셜층(14)은 계단(284)을 형성하고 n^_ 층(12)으로 연장하는 측벽을 갖는 메사(282)를 형성하도록 패터닝된다. 상기 메사(282)의 측벽은 가능한 한 적게 층(12) 안으로 연장되는 것이 바람직하지만, 대략 0.5㎛의 깊이는 허용될 수도 있다. 한편 상기 계단(284)으로부터 상기 드리프트층(12)까지 연장하는 상기 메사(282)의 측벽은 그 메사의 바닥이 상기 계단(284)에서 그 메사의 폭보다 더 넓도록 경사진 것으로서 도시되어 있다. 그러나, 그와 같은 경사는 도 7에 도시된 본 발명의 실시예에 의해 요구되지는 않는다.

또한 도 7에 나타내어진 본 발명의 실시예의 MOS-바이폴라 트랜지스터는, MOS-바이폴라 트랜지스터(200)의 바이폴라 트랜지스터에 대한 에미터 영역을 제공하기 위하여, n-형 실리콘 카바이드 드리프트층(12)과 반대쪽 표면에 인접하도록 p-형 베이스층(14) 위에 형성된 n-형 실리콘 카바이드의 제1 영역(64)을 포함한다. 이 n-형 실리콘 카바이드의 제1 영역(64)은 n⁺ 실리콘 카바이드의 제1 영역(64)을 제공하도록 n-형 도전층(12)보다 더 높은 캐리어 농도를 갖도록 도핑되는 것이 바람직하다. 또한 오믹 컨택이 에미터 컨택(28)을 제공하기 위하여 n-형 실리콘 카바이드의 제1 영역(64) 위에 형성된다.

절연막(70)은 제1 층(12) 위에 형성되며, 메사(282)의 측벽과 인접되게 배치된다. 오믹 컨택은 MOS 트랜지스터에 대한 게이트 컨택(72)을 제공하기 위하여 절연막(70) 위에 형성된다. 이 절연막(70)은 실리콘 디옥사이드와 같은 산화막인 것이 바람직하지만, 실리콘 나이트라이드, 알루미늄 나이트라이드 또는 이 기술분야에서 통상의 지식을 가진 자들에게 잘 알려진 다른 절연 물질들로 만들어질 수도 있다.

또한 상기 MOS-바이폴라 트랜지스터(200)는 메사(282)의 측벽 바닥의 n^_ 드리프트층(12) 내에 형성되고 그 측벽으로부터 소자의 게이트 컨택(72)까지 연장되는 n⁺ 실리콘 카바이드의 제2 영역(206)을 포함한다. 상기 n⁺ 실리콘 카바이드의 제2 영역(206)은 n^_ 드리프트층(12)보다 더 큰 캐리어 농도를 제공하도록 도핑되는 것이 바람직하다. 또한 상기 n⁺ 실리콘 카바이드의 제2 영역(206)은 이 n⁺ 실리콘 카바이드의 제2 영역(206)과 도전성의 띠(92) 사이가 접촉되도록 드리프트층(12)의 표면에 인접하도록 형성되는 것이 바람직하다.

또한 실리콘 카바이드의 p-형 영역들(208 및 90)은 n⁺ 실리콘 카바이드의 제2 영역(206)에 인접한 p-형 베이스층(14) 내에 형성되고, 그리고 메사(282)의 계단(284)에서의 p-형 베이스층(14) 내에 형성된다. 또한 상기 n⁺ 실리콘 카바이드의 p-형 영역(208 및 90)은 p-형 베이스층(14)의 캐리어 농도보다 더 큰 캐리어 농도를 제공하도록 도핑되는 것이 바람직하다. 더욱이, 상기 실리콘 카바이드의 p-형 영역(90)은 n⁺ 실리콘 카바이드의 제2 영역(208)을 통해 흐르는 전자들을 p-형 베이스층 내로의 주입을 위한 홀들로 변환시키도록 형성된다. 상기 n⁺ 실리콘 카바이드의 p-형 영역(208)은 게이트 절연막(70)와 연관된 전계 집중을 감소시켜서, MOS-바이폴라 트랜지스터(200)의 MOS 트랜지스터 부분의 차폐 전압을 증가시키도록 형성된다.

또한 상기 MOS-바이폴라 트랜지스터(200)는 n⁺ 실리콘 카바이드의 제2 영역(206)을 n⁺ 실리콘 카바이드의 p-형 영역(90)과 전기적으로 연결시키는 도전성 띠(92)를 포함한다. 상기 도전성 띠(92)는 메사(282)의 측벽 위에 형성되는 절연막(210) 위에 형성되고, 메사(282)의 계단 부분(284)으로 연장되는 것이 바람직하다. 이 절연막(210)은 산화막일 수도 있다. 상기 도전성 띠(92)는, 상기 p-형 영역(208)을 n⁺ 실리콘 카바이드의 제2 영역(206)과 같은 포텐셜이 되도록 n⁺ 실리콘 카바이드의 제2 영역(206)을 p-형 영역(208)과 연결시키기도 한다. 도 7에 도시된 바와 같이, 상기 p-형 영역(208)은, 컨택이 p-형 영역(208), n-형 영역(206) 및 p-형 영역(90) 사이에 만들어 질 수도 있도록 드리프트층(12)의 노출 표면 위로 연장되는 것이 바람직하다. 따라서, 상기 p-형 영역(208)은, 그것이 메사(282)의 바닥 근처의 영역에서 노출되고 메사(282) 하부에 연장될 필요가 없도록 형성될 수도 있다. 소자에 의해 요구되는 면적을 감소시키기 위하여, p-형 영역(208)이 메사(282)의 바닥을 지나 확장되는 거리는 위에서 설명된 연결을 허용하는 최소 크기로 유지되는 것이 바람직하다.

상기 p-형 베이스층(14)은 대략 10¹⁶㎝^-3 내지 대략 10¹⁸㎝^-3 의 캐리어 농도를 가지며, 대략 0.3㎛ 내지 대략 5㎛의 두께를 갖는 것이 바람직하다. 상기 제2 n⁺ 영역들(206)은 대략 1㎛ 내지 대략 5㎛의 폭을 갖고, 가능한 한 적게 게이트 아래로 연장되는 것이 바람직하지만, 이 거리는 대략 0.5㎛ 내지 대략 3㎛의 범위 내에 있을 수 있다. 또한 상기 제2 n⁺ 영역들(206)은 대략 0.1㎛ 내지 대략 0.5㎛의 깊이로 연장되는 것이 바람직하다. 대략 10¹⁸㎝^-3보다 더 큰 캐리어 농도가 상기 n⁺ 영역들(206)에 적합할 수도 있다.

상기 p⁺ 영역들(208 및 90)은 대략 0.3㎛ 내지 대략 2㎛의 두께이고, 영역(208)은 게이트 컨택(72) 아래로 대략 3㎛ 내지 대략 12㎛ 연장되는 것이 바람직하다. 그러나, 상기 p⁺ 영역들(208)이 게이트 컨택 아래로 연장되는 거리는 특별한 응용에 좌우되어 다양해질 수 있다. 특히, 게이트 컨택 아래의 p⁺ 영역들(208) 사이의 간격은 절연막(70) 근처의 전계를 조절하는데 이용될 수도 있다. p⁺ 영역들(208) 사이의 간격이 증가함에 따라, 절연막(70) 근처의 전계는 감소될 수도 있다. 대략 1㎛ 내지 대략 5㎛의 간격이 적당할 수도 있다. 대략 10¹⁶㎝^-3 보다 더 큰 캐리어 농도가 상기 p⁺ 영역들(208 및 90)에 적합하다. 바람직하게는, 드리프트층(12)과 p⁺ 영역(208)의 도핑은, 상기 드리프트층(12)이 p⁺/n 접합의 빌트-인 포텐셜 및 영(zero) 게이트 바이어스에 있는 MOS 게이트에 의해 완전히 공핍되도록 선택된다.

도 5, 도 6 또는 도 7의 실시예의 동작은 도 2 및 도 3을 참조하여 위에서 설명된 소자들과 유사하다. 두 소자들 모두 바이폴라 전도를 MOS 게이트 컨트롤과 결합시킨 실리콘 카바이드 소자를 제공한다. 더욱이, 본 발명은 게이트 전압을 소자의 에미터로 기준시키는 것을 허용하는 n-형 실리콘 카바이드 기판도 역시 이용한다. 또한 이 소자들은, 드리프트층에서 MOS 소자의 게이트 절연막에 나타나는 전계를 감소시키는 p-형 주입 영역들으로서 증가된 브레이크다운 전압을 갖는다. 더욱이, 다른 실시예들의 MOS 소자들이 축적 모드 소자들이므로, 실리콘 카바이드의 전자 축적층 이동도가 이용될 수도 있다. 따라서 반전층 캐리어 이동도의 대략 20배인 전자 축적층 이동도가 얻어질 수도 있다. 이것은 MOS 소자에 낮은 온-상태 전압 강하를 제공한다.

본 발명에 따른 소자들의 턴 온은, 에미터(28)를 접지 전위로 유지시키고 컬렉터(30)에 포지티브 바이어스(대략 3-10V)를 인가하고 게이트(72)에 포지티브 바이어스(대략 15-40V)를 인가함으로써 이루어질 수 있다. NMOSFET의 소스(66, 86 및 206)는 오프 상태 동안에 부유하고 있으며, 동작중에 에미터 전압 이상의 대략 3V( p-n 접합에 대한 실리콘 카바이드 순방향 바이어스 전압) 정도이다. 게이트(72)에 인가되는 포지티브 바이어스는 nMOSFET를 턴-온시킨다. 그러면, 소자의 턴-온을 위한 게이트 전압(V_g)은 15V + V_t + 3V가 될 것이며, 여기서 V_t는 MOS 소자의 문턱 전압이다. 소스에 대하여 게이트에 포지티브 바이어스를 인가하는 것은 npn 트랜지스터의 컬렉터로부터 베이스까지 전자들이 흐르도록 하는 통로를 허용하고, 그로 인하여 에미터-베이스 접합은 순방향 바이어스시킨다. 이 소자는 npn 트랜지스터의 턴-온에 의해 낮은 농도로 도핑된 드리프트 영역안으로 소수 캐리어들을 주입시킴으로써 높은 전류 밀도 동작을 얻는다. 따라서, 이 소자는 상대적으로 낮은 순방향 전압 강하와 함께 높은 전류 밀도를 얻는다. npn 트랜지스터의 베이스 전류는 교대로 LMBT의 전류 포화 특성을 나타내는 MOS 트랜지스터의 포화 전류에 의해 제한된다. 보다 높은 게이트 전압은 npn 트랜지스터 안으로 보다 높은 베이스 전류를 허용하며, 따라서 LMBT의 보다 높은 포화 전류를 허용한다.

게이트 포텐셜이 에미터 포텐셜과 같게 될 때 상기 소자는 순방향 차폐 동작 모드로 들어간다. 이것은 NMOSFET를 턴 오프시켜 npn 트랜지스터의 베이스 전류를 영(zero)으로 감소시킨다. npn 트랜지스터의 소수 캐리어들이 그것들의 특유한 수명과 함께 쇠퇴한 후에, 상기 소자는 전류를 흘리는 것을 멈추고 상당한 컬렉터 전압을 지탱할 수 있다. 이 전압은 p-베이스(14)와 n^_ 드리프트 영역(12) 접합 및 p⁺ 버퍼/게이트 산화막-n^- 드리프트 영역 접합에 의해 지탱된다. 상기 p⁺ 영역들(68, 88 및 208)은 소자의 순방향 차폐 동작 모드에서 게이트 절연막에 높은 전계가 인가되는 것을 방지한다.

도 6의 소자의 제조 공정이 도 8a 내지 도 8h에 나타나 있다. 여기서의 논의에 비추어 보면, 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 도 5의 소자의 제조 공정은 메사의 형성과 상응하는 주입에서 주된 차이점이 있지만 도 6의 소자의 제조 공정과 유사하다. 더욱이, 도 7의 소자의 제조 공정도 역시 n-형 및 p-형 영역들에 대한 마스킹 위치의 주된 차이점이 있지만 유사하다.

도 8a에 도시된 바와 같이, 도 5, 6 및 7의 소자를 제조하는데 있어서, 두꺼운 n-형 층(12)이 미국 특허 4,912,064호에서 설명된 것과 같은 에피택셜 성장 공정을 사용하여 n⁺ 기판(10) 위에 성장되는데, 상기 미국 특허에 개시된 것은 여기서 그 전체가 참고 문헌으로 결합된다. 다른 방법으로서, 위에서 언급한 바와 같이, n^- 기판이 이용될 수도 있으며, n⁺ 주입이 n⁺ 층(10) 및 n^- 층(12)을 제공하기 위하여 수행된다. 도 8b에 도시된 바와 같이, 제2 p-형 층(14)이 제1 n-형 에피택셜층(12) 위에 에피택셜하게 성장된다. 다음에 n⁺ 영역(64)이 p-형 층(14) 위에 형성된다. 이 n⁺ 영역(64)은 이온 주입 또는 에피택셜 성장에 의해 형성될 수도 있다.

도 8c는 마스크(100)가 n-형 영역(64) 위에 형성되는 첫 번째 메사 형성 단계를 나타낸다. 상기 마스크(100)는 메사(82) 상부의 가장 넓은 크기에 상응하는 폭으로 형성된다. 다음에 n-형 영역(64), p-형 영역(14) 및 마스크(100)가 메사(82)의 상부를 형성하기 위하여 식각된다. 상기 마스크(100)는 실리콘 카바이드 영역들의 식각률과 비슷한 비율로 식각되는 물질로 형성되는 것이 바람직하다. 따라서, 마스크(100)가 실리콘 카바이드의 일부를 노출시키도록 에치 백됨에 따라 경사진 측벽이 형성된다. 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 상기 마스크(100)는 포토레지스트로 형성될 수도 있는데, 그 경우 상기 포토레지스트는 식각에 대한 소망하는 내성을 얻을 수 있도록 선택적으로 열처리된다. 따라서, 예를 들면, 상기 마스크(100)가 실리콘 카바이드와 동일한 비율로 식각된다면, 대략 45°로 경사진 측벽이 형성될 것이다. 상기 경사된 측벽들은 미국 특허 4,981,551호에서 설명된 것과 같은 반응성 이온 식각 기술들을 사용하여 식각될 수도 있는데, 상기 미국 특허에 개시된 것은 여기서 그 전체가 참고 문헌으로 결합된다.

도 8d는 도 8c의 마스크된 영역을 식각한 결과인 제1 메사 위에 형성되는 제2 마스크(102) 형성을 나타낸다. 도 8c의 마스크(100)와 함께, 도 8d의 마스크(102)는 메사(82) 바닥의 최대 폭을 한정하고 계단 부분을 제공하도록 하는 크기이다. 다음에 도 8d의 구조체는, 식각 공정이 마스크(102)를 그리고 P-형 영역(14)을 관통하여 드리프트층(12)에 이르기까지 식각하여 상기 메사(82)가 완성되도록 식각된다. 마스크(100)와 함께, 마스크(102)는 포토레지스트일 수도 있는데, 실리콘 카바이드의 식각률과 관련하여 이 포토레지스트의 식각률을 제어하여 메사(82)의 경사진 측벽을 제공하도록 한다.

도 8e에 도시된 바와 같이, p-형 영역들(88 및 90)이 세 번째 마스크(104)를 사용한 이온 주입에 의해 형성될 수 있다. 이 마스크(104)는 p-형 영역(88)이 소자의 게이트 아래에 위치되도록 하고 p-형 영역(88)이 p-형 층(14)까지 연장되도록 형성되는 것이 바람직하다. 또한 상기 마스크(104)는 p-형 영역(90)이 메사(82)의 계단 부분(84)에 위치하도록 형성되는 것이 바람직하다. 상기 p⁺ 주입 영역들(88 및 90)은 미국 특허 5,087,576호에서 설명된 것과 같은 방법에 의해 형성될 수도 있는데, 상기 미국 특허에 개시된 것은 여기서 그 전체가 참고 문헌으로 결합된다.

p-형 영역들(88 및 90)을 형성한 후에, 도 8f에 도시된 바와 같이, 상기 마스크(104)는 제거되고 네 번째 마스크(106)가 n-형 영역들(86) 형성을 위해 형성된다. 마스크(106)는 n-형 영역들(86)을 p-형 영역으로부터 소자의 게이트까지 연장되게 위치시키도록 형성되는 것이 바람직하다. 다음에, n-형 영역들(86)이 마스크(106)를 이용한 이온 주입에 의해 형성된다. n-형 영역들(86) 및 p-형 영역들(88 및 90)을 형성한 후에, 그 구조체는, 바람직하게는 주입된 이온들을 활성화시키기 위하여 대략 1500℃보다 더 큰 온도에서 열처리된다.

열처리 후에, 상기 소자는 그 소자를 둘러싸면서 아이솔레이션 메사를 식각함으로써 가장자리가 처리될 수도 있다. 상기 아이솔레이션 메사(미도시)는 제2 층(14)과 제1 층(12)을 관통하여 기판(10) 안으로 연장된다. 다른 방법으로서, 상기 아이솔레이션 메사는 제2 층(14)을 관통해 제1 층(12) 안으로 연장된다. 그와 같은 경우에, 이온들은 노출된 n^- 층(12) 안으로 대략 100Å 내지 대략 5㎛의 깊이와 상기 아이솔레이션 메사의 가장자리로부터 대략 5㎛ 내지 대략 500㎛의 거리를 두고 주입될 수도 있다. 상기 아이솔레이션 메사를 둘러싸면서 낮은 농도로 도핑된 p-형 영역을 형성하기 위하여 대략 5×10¹⁵㎝^-3 내지 대략 1×10¹⁷㎝^-3 의 캐리어 농도가 사용될 수도 있다.

메사(82) 및 n-형과 p-형 영역들(86, 88 및 90)을 형성한 후에, 절연/산화막(70)이 도 8g에 도시된 에피택셜 구조체 위에 형성된다. 상기 절연/산화막(70)은 "Process for Reducing Defects in Oxide Layers in Silicon Carbide"의 명칭의 미국 특허 출원 08/554,319호에서 설명된 것과 같은 열적 산화 공정을 이용하는 것이 바람직한데, 상기 미국 특허 출원에 개시된 것은 여기서 그 전체가 참조 문헌으로 결합된다. 혹은 상기 절연/산화막은 미국 특허 5,459,107호와 미국 특허 출원 08/554,319호에서 설명된 것과 같은 적층 산화 공정을 이용하는 것이 바람직한데, 상기 미국 특허 및 미국 특허 출원에 개시된 것은 여기서 그 전체가 참조 문헌으로 결합된다. 만약 열적 산화 공정이 사용된다면, 바람직한 실시예는 미국 특허 5,506,421호에서 설명된 것과 같은 카본 표면의 기판을 사용하는 것인데, 상기 미국 특허에 개시된 것은 여기서 그 전체가 참조 문헌으로 결합된다.

절연/산화막(70)을 형성한 후에, 이어서 그 층은 도전성 띠(92), 게이트 컨택(72) 및 에미터 컨택(28) 형성을 위한 개구부들을 제공하기 위하여 식각된다. 본 소자의 컨택들의 형성이 도 8h에 나타나 있다. 상기 게이트 컨택은 상기 절연/산화막(70) 위에 도전층을 적층시키고 이 도전층을 패터닝함으로써 형성될 수 있다. 도 8h에 도시된 바와 같이, 바람직하게는 몰리브데늄인 게이트 물질(72)이 절연막(70) 위에 적층되고 n-형 영역(86)의 일부 위로 연장되도록 패터닝될 수 있다. 에미터 컨택(28)과 선택적인 도전성의 띠(34)는 절연막(70)에 개구부들을 형성하고 다음에 층들(14 및 12)의 노출된 부분들 위에 니켈 또는 다른 적절한 컨택 물질들을 적층함으로써 동시에 형성될 수도 있다. 끝으로, 컬렉터 컨택(30)이 기판의 노출면 위에 니켈 또는 다른 적절한 컨택 물질을 적층함으로써 형성된다.

도 5 내지 8h를 참조하여 위에서 기술한 각 실시예들에서, 기판과 층들은 그룹 6H, 4H, 15R, 또는 3C 실리콘 카바이드로부터 선택된 실리콘 카바이드로 형성될 수도 있지만, 4H 실리콘 카바이드가 위에서 기술된 각 소자들에 대하여 바람직하다. 오믹 컨택들을 위한 바람직한 물질들은 니켈, 탄탈륨 실리사이드 및 플래티늄이다. 그 밖에, 알루미늄/티타늄 컨택들도 역시 본 발명의 오믹 컨택들을 형성하기 위해 사용될 수도 있다. 이와 같은 특정된 금속들이 서술되었지만, 이 기술분야에서 통상의 지식을 가진 자들에게 잘 알려진 실리콘 카바이드와 오믹 컨택들을 형성하는 어느 다른 금속들도 사용할 수도 있다.

위에서 기술된 소자들의 에피택셜층들 및 주입 영역들의 캐리어 농도 또는 도핑 수준에 관해서, p⁺ 또는 n⁺ 도전형의 영역들 및 에피택셜층들은 가능한 한 고농도로 도핑되도록 하여서 지나친 제조 결함들을 발생시키지 않아야 한다. p-형 영역들을 만들기 위한 적절한 불순물들은 알루미늄, 보론 또는 갈륨을 포함한다. n-형 영역들을 만들기 위한 적절한 불순물들은 질소 및 인을 포함한다. 알루미늄은 p⁺ 영역들에 대한 바람직한 불순물이며, 상기 알루미늄은 위에서 설명되어진 바와 같은 고온 이온 주입을 사용하고 그리고 대략 1000℃와 대략 1500℃ 사이의 온도를 채용하여 p⁺ 영역에 주입되는 것이 바람직하다. 대략 3×10¹⁷㎝^-3 까지의 캐리어 농도가 n 에피택셜층들에 대하여 적당하지만, 대략 3×10¹⁶㎝^-3 또는 그보다 적은 캐리어 농도가 바람직하다.

이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있는 바와 같이, 에피택셜층들(12 및 14)의 두께는 소자의 소망하는 동작 특성에 좌우될 것이다. 더욱이, 이 동작 특성은 채용된 많은 단위 셀들의 수와 복합 셀 소자에서의 단위 셀들의 기하 구조에 영향을 받을 것이다. 또한 게이트의 폭은 소자의 소망하는 동작 특성, 이 동작 특성을 얻기 위하여 채용되는 단위 셀들의 수, 및 그 단위 셀 자체에 사용되는 기하학적 구조에 좌우될 것이다.

도면들 및 명세서에서, 본 발명의 전형적이고 바람직한 실시예들이 개시되었으며, 비록 특정한 용어가 채용되었지만, 그것들은 한정의 목적이 아닌 단지 보편적이고 묘사적인 의미로 사용되었으며, 따라서 본 발명의 범주는 이어지는 청구항들에 의해 정해져야 한다.

Claims (43)

1. n-형 벌크 단결정 실리콘 카바이드 기판(10);

   상기 n-형 도전형의 벌크 단결정 실리콘 카바이드 기판과 인접하고, 상기 n-형 실리콘 카바이드 기판보다 적은 캐리어 농도를 갖는 n-형 실리콘 카바이드 드리프트층(12);

   상기 n-형 실리콘 카바이드 드리프트층 위의 p-형 실리콘 카바이드 베이스층(14);

   상기 p-형 베이스층 내의 실리콘 카바이드 제1 n-형 영역(18);

   상기 p-형 베이스층 내의, 상기 n-형 영역의 일부를 측벽 일부로 제공하도록 상기 베이스층 및 상기 제1 n-형 영역을 관통하여 상기 드리프트층까지 연장되는 게이트 트렌치(16);

   상기 게이트 트렌치의 바닥 및 측벽들 위의 절연막(24);

   상기 게이트 트렌치로부터 인접하여 배치된 상기 베이스층 내의 실리콘 카바이드의 제2 n-형 도전형 영역(20);

   상기 절연막 위에서 상기 제1 n-형 영역의 일부에 연장되는 게이트 컨택(26);

   상기 드리프트층과 반대쪽의 상기 실리콘 카바이드 기판 표면 위의 컬렉터 컨택(30);

   상기 베이스층 내에서 상기 제1 n-형 영역 및 상기 제2 n-형 영역 사이에 배치되고, 상기 p-형 베이스층의 캐리어 농도보다 더 큰 캐리어 농도를 가지며, 그리고 상기 제1 n-형 영역(18)과의 사이에서 도전성의 pn 터널 접합을 형성할 수 있도록 상기 제1 n형 영역(18)과 인접되게 형성된 실리콘 카바이드의 p-형 영역(22); 및

   상기 실리콘 카바이드의 제2 n-형 영역 위의 에미터 컨택(28)을 포함하는 것을 특징으로 하는 MOS 바이폴라 트랜지스터의 단위 셀.
2. 제1항에 있어서, 상기 n-형 실리콘 카바이드 드리프트 영역내의 상기 게이트 트렌치의 바닥에 형성되고, 상기 p-형 베이스층의 캐리어 농도보다 더 큰 캐리어 농도를 갖는 실리콘 카바이드의 p-형 영역(32)을 더 포함하는 것을 특징으로 하는 단위 셀.
3. 제1항 또는 제2항 중 어느 항에 있어서, 상기 p-형 영역은 터널 다이오드를 형성하도록 상기 제1 n-형 영역과 p-n 접합을 형성하는 것을 특징으로 하는 단위 셀.
4. 제1항, 제2항 또는 제3항 중 어느 한 항에 있어서, 상기 p-형 영역과 상기 n-형 영역 사이의 전기적인 연결을 제공하도록 상기 제1 n-형 영역 및 상기 p-형 영역 사이에 도전성의 띠(34)를 더 포함하는 것을 특징으로 하는 단위 셀.
5. n-형 벌크 단결정 실리콘 카바이드 기판(10);

   상기 n-형 도전형의 벌크 단결정 실리콘 카바이드 기판과 인접하고, 상기 n-형 실리콘 카바이드 기판보다 적은 캐리어 농도를 갖는 n-형 실리콘 카바이드 드리프트층(12);

   상기 n-형 실리콘 카바이드 드리프트층 위에 형성된 p-형 에피택셜 실리콘 카바이드 베이스층으로서, 상기 p-형 에피택셜 실리콘 카바이드 베이스층을 통해 상기 n-형 드리프트층까지 연장되는 측벽을 갖는 메사로서 형성된, 상기 p-형 에피택셜 실리콘 카바이드 베이스층(14);

   상기 p-형 베이스층 내에서 상기 n-형 실리콘 카바이드 드리프트층과 반대 표면에 인접하도록 형성된 실리콘 카바이드 제1 n-형 영역(64);

   상기 측벽으로부터 인접하여 배치된, 상기 n-형 드리프트층 위에 형성된 절연막(70);

   상기 메사의 상기 측벽들에 인접하여 상기 드리프트층 내에 형성되고, 상기 드리프트층보다 더 높은 캐리어 농도를 갖는 실리콘 카바이드의 제2 n-형 도전형 영역(66, 86, 206);

   상기 절연막 위에서 상기 제2 n-형 영역의 일부로 연장되는 게이트 컨택(72);

   상기 드리프트층과 반대쪽의 상기 실리콘 카바이드 기판 표면 위의 컬렉터 컨택(30);

   상기 베이스 영역에 형성된 실리콘 카바이드의 제1 p-형 영역(68, 88, 90, 208), 및 상기 제2 n-형 도전형 영역과 인접하게 형성되고 상기 제2 n-형 도전형 영역 및 상기 게이트 컨택 아래의 상기 n-형 드리프트 영역 안으로 연장되는 제2 p-형 영역으로서, 상기 제1 및 제2 p-형 영역들은 전기적으로 연결되고, 상기 p-형 에피택셜 베이스층의 캐리어 농도보다 더 큰 캐리어 농도를 가지며, 그리고 상기 제1 p-형 영역은 상기 제1 n-형 영역을 통해 흐르는 전자들을 상기 p-형 베이스층 안으로의 주입을 위한 홀들로 변환시키도록 형성된, 상기 제1 및 제2 p-형 영역;

   상기 제2 n-형 도전형 영역을 상기 실리콘 카바이드의 제1 p-형 영역과 전기적으로 연결시키도록 상기 측벽의 바닥에 형성된 도전성 띠(74, 92); 및

   상기 실리콘 카바이드의 제1 n-형 영역 위의 에미터 컨택(28)을 포함하는 것을 특징으로 하는 MOS 바이폴라 트랜지스터의 단위 셀.
6. 제5항에 있어서, 상기 p-형 실리콘 카바이드의 제1 및 제2 영역들은, 상기 메사의 측벽 및 상기 제2 n-형 도전형 영역에 인접하여 상기 베이스층 내에 형성되고 상기 게이트 컨택 아래쪽으로 연장되는 p-형 실리콘 카바이드의 연속 영역을 포함하는 것을 특징으로 하는 단위 셀.
7. 제5항 또는 제6항에 있어서, 상기 측벽은 대략 60°보다 적은 경사를 갖는 것을 특징으로 하는 단위 셀.
8. 제5항, 제6항 또는 제7항 중 어느 한 항에 있어서, 상기 측벽의 경사는, p-형 이온들이 상기 드리프트층에 소정 깊이로 주입될 때 상기 실리콘 카바이드의 제2 p-형 영역들을 만들도록 선택되는 것을 특징으로 하는 단위 셀.
9. 제5항, 제6항, 제7항 또는 제8항 중 어느 한 항에 있어서, 상기 측벽은 상기 메사의 측벽에 계단을 제공하도록 두 개의 측벽들을 포함하고;

   상기 실리콘 카바이드의 제1 및 제2 p-형 영역들은,

   상기 계단에 인접하여 상기 p-형 에피택셜 베이스층에 형성된 실리콘 카바이드의 제1 p-형 영역(90); 및

   상기 제2 n-형 도전형 영역(86, 206)에 인접하여 상기 n-형 드리프트층 내에 형성되고, 상기 n-형 드리프트층 안으로 상기 게이트 컨택 아래로 연장된 실리콘 카바이드의 제2 p-형 영역(88, 208)을 포함하는 것을 특징으로 하는 단위 셀.
10. 제9항에 있어서, 상기 제2 p-형 영역은 상기 드리프트층의 표면에서 노출되도록 형성되고, 상기 도전성 띠는 상기 제1 p-형 영역을 상기 제2 p-형 영역 및 상기 제2 n-형 영역과 전기적으로 연결시키는 것을 특징으로 하는 단위 셀.
11. 제10항에 있어서, 상기 드리프트층 및 상기 계단 사이의 상기 메사의 측벽 위에 형성되고, 상기 계단 위로 연장되며, 그 위에 상기 도전성 띠가 형성되는 절연막(210)을 더 포함하는 것을 특징으로 하는 단위 셀.
12. 제5항 내지 제11항 중 어느 한 항에 있어서, 상기 제2 p-형 영역은 대략 3㎛ 내지 대략 12㎛의 거리만큼 상기 게이트 컨택 아래로 연장되는 것을 특징으로 하는 단위 셀.
13. 제5항 내지 제12항 중 어느 한 항에 있어서, 상기 제2 n-형 도전형 영역은 대략 0.3㎛ 내지 대략 5㎛의 깊이로 상기 n-형 드리프트층 안으로 연장되는 것을 특징으로 하는 단위 셀.
14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 p-형 베이스층은 대략 0.3㎛ 내지 대략 5㎛의 두께를 갖는 것을 특징으로 하는 단위 셀.
15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 n-형 드리프트 영역은 대략 3㎛ 내지 대략 500㎛의 두께를 갖는 것을 특징으로 하는 단위 셀.
16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 n-형 드리프트 영역은 대략 10¹² 내지 대략 10¹⁷㎝^-3의 캐리어 농도를 갖는 것을 특징으로 하는 단위 셀.
17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 p-형 베이스층은 대략 10¹⁶ 내지 대략 10¹⁸㎝^-3의 캐리어 농도를 갖는 것을 특징으로 하는 단위 셀.
18. 제1항 내지 제17항 중 어느 한 항의 단위 셀을 복수개 포함하는 것을 특징으로 하는 MOS 게이트 바이폴라 트랜지스터.
19. n-형 도전형의 벌크 단결정 실리콘 카바이드 기판(10) 위에 n-형 실리콘 카바이드 드리프트층(12)을 형성하되, 상기 n-형 드리프트층은 상기 n-형 실리콘 카바이드 기판보다 적은 캐리어 농도를 갖도록 하는 단계;

    상기 n-형 실리콘 카바이드 드리프트층 위에 p-형 실리콘 카바이드 베이스층(14)을 형성하는 단계;

    상기 p-형 베이스층 내에 실리콘 카바이드의 제1 n-형 영역(18)을 형성하는 단계;

    상기 p-형 베이스층 내에 형성되고, 상기 베이스층 및 상기 제1 n-형 영역을 관통하여 상기 드리프트층까지 연장되는 제1 게이트 트렌치(16)를 형성하되, 상기 n-형 영역의 일부를 상기 게이트 트렌치의 측벽 일부로서 제공하도록 하는 단계;

    상기 게이트 트렌치의 바닥 및 측벽들 위에 절연막(24)을 형성하는 단계:

    상기 베이스층내에 형성되고 상기 게이트 트렌치로부터 인접하여 배치된 실리콘 카바이드의 제2 n-형 도전형 영역(20)을 형성하는 단계;

    상기 절연막 위에 형성되고 상기 제1 n-형 영역의 일부 위로 연장되는 게이트 컨택(26)을 형성하는 단계:

    상기 드리프트층과 반대쪽의 상기 실리콘 카바이드 기판 표면 위에 컬렉터 컨택(30)을 형성하는 단계:

    상기 베이스층 내에 상기 제1 n-형 영역과 상기 제2 n-형 영역 사이에 배치되도록 실리콘 카바이드의 p-형 영역(22)을 형성하되, 상기 p-형 영역은 상기 p-형 베이스층의 캐리어 농도보다 더 큰 캐리어 농도를 가지며, 상기 제1 n-형 영역(18)과의 사이에서 도전성의 pn 터널 접합을 형성할 수 있도록 상기 제1 n형 영역(18)과 인접되게 형성하는 단계; 및

    상기 실리콘 카바이드의 제2 n-형 영역 위에 에미터 컨택(28)을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 바이폴라 트랜지스터의 제조 방법.
20. 제19항에 있어서, 상기 n-형 실리콘 카바이드 드리프트 영역 내의 상기 게이트 트렌치의 바닥에 상기 p-형 베이스층의 캐리어 농도보다 더 큰 캐리어 농도를 갖는 실리콘 카바이드의 p-형 영역(32)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOS 바이폴라 트랜지스터의 제조 방법.
21. 제19항 또는 제20항에 있어서, 상기 p-형 영역을 형성하는 단계는, 터널 다이오드를 제공하도록 상기 p-형 영역이 상기 제1 n-형 영역과 p-n 접합을 형성하도록 하는 단계를 포함하는 것을 특징으로 하는 MOS 바이폴라 트랜지스터의 제조 방법.
22. 제19항에 있어서, 상기 p-형 영역과 상기 제1 n-형 영역 사이에 전기적인 연결을 제공하도록 상기 제1 n-형 영역 및 상기 p-형 영역 사이에 도전성의 띠(34)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOS 바이폴라 트랜지스터의 제조 방법.
23. 제19항에 있어서, 전기적으로 병렬인 복수개의 MOS 게이트 바이폴라 트랜지스터를 제공하도록 제18항의 단위 셀을 복수개 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOS 바이폴라 트랜지스터의 제조 방법.
24. 제19항에 있어서, n-형 도전형의 벌크 단결정 실리콘 카바이드 기판 위에 n-형 실리콘 카바이드 드리프트층을 형성하는 상기 단계는, 상기 기판 내에 보다 더 높은 캐리어 농도를 갖는 영역과 상기 기판 내에 드리프트층을 제공하도록 실리콘 카바이드 기판 내에 이온들을 주입시키는 단계를 포함하는 것을 특징으로 하는 MOS 바이폴라 트랜지스터의 제조 방법.
25. n-형 벌크 단결정 실리콘 카바이드 기판(10) 위에 n-형 실리콘 카바이드 드리프트층(12)을 형성하는 단계;

    상기 n-형 실리콘 카바이드 드리프트층 위에 p-형 실리콘 카바이드 베이스층(14)을 형성하는 단계;

    에미터 영역 및 드레인 영역을 제공하기 위해서 상기 베이스 영역 내에 실리콘 카바이드의 n-형 영역(18, 20)을 형성하도록 제1 마스크를 통해 이온들을 주입시키는 단계;

    소스 영역과 인접한 실리콘 카바이드의 p-형 영역(22)을 형성하도록 제2 마스크를 통해 이온들을 주입시키는 단계;

    게이트 트렌치를 제공하도록 n-형 소스 영역의 일부를 관통하고 상기 베이스층을 관통하여 상기 드리프트층 안으로 트렌치(16)를 식각하는 단계;

    상기 베이스층 및 상기 트렌치의 노출 표면 위에 절연막(24)을 형성하는 단계;

    게이트 컨택을 제공하도록 상기 트렌치 안과 상기 베이스층 위에 오믹 컨택(26)을 형성하고 패터닝하는 단계;

    상기 베이스층 내에 형성된 상기 에미터 영역을 노출시키도록 상기 절연막의 일부를 제거하는 단계;

    상기 노출된 에미터 영역 위에 에미터 컨택(28)을 형성하는 단계; 및

    상기 드리프트층과 반대쪽의 상기 실리콘 카바이드 기판 표면 위에 소스/에미터 컨택(30)을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 게이트 바이폴라 트랜지스터의 제조 방법.
26. 제25항에 있어서, 상기 마스크층을 통해 주입하는 단계 후에 대략 1500℃보다 더 높은 온도에서 결과 구조물을 열처리하는 단계를 수행하는 것을 특징으로 하는 MOS 게이트 바이폴라 트랜지스터의 제조 방법.
27. 제25항에 있어서, 상기 n-형 드리프트층 내의 상기 트렌치 바닥 아래에 p-형 실리콘 카바이드 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOS 게이트 바이폴라 트랜지스터의 제조 방법.
28. 제25항에 있어서,

    상기 베이스층 내에 형성된 보다 높은 캐리어 농도의 p-형 영역과 상기 n-형 소스 영역의 일부를 노출시키는 단계; 및

    상기 n-형 소스 영역을 상기 p-형 영역과 전기적으로 연결시키는 도전성의 띠(34)를 상기 n-형 소스 영역 및 p-형 영역의 노출 부분 위에 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOS 게이트 바이폴라 트랜지스터의 제조 방법.
29. 제25항에 있어서, n-형 소스 및 에미터 영역들을 형성하기 위하여 이온들을 주입시키는 상기 단계는, 질소 및 인으로 구성된 그룹으로부터 선택된 이온들을 주입시키는 단계를 포함하는 것을 특징으로 하는 MOS 게이트 바이폴라 트랜지스터의 제조 방법.
30. 제25항에 있어서, 보다 높은 캐리어 농도의 p-형 영역을 형성하기 위하여 이온들을 주입시키는 상기 단계는, 알루미늄, 보론 혹은 갈륨으로 구성된 그룹으로부터 선택된 이온들을 주입시키는 것을 포함하는 것을 특징으로 하는 MOS 게이트 바이폴라 트랜지스터의 제조 방법.
31. 제25항에 있어서, n-형 벌크 단결정 실리콘 카바이드 기판 위에 n-형 실리콘 카바이드 드리프트층을 형성하는 상기 단계는,

    n-형 실리콘 카바이드 기판을 형성하는 단계; 및

    상기 기판 내에 보다 높은 캐리어 농도의 영역 및 상기 기판 내에 드리프트층을 제공하도록 상기 실리콘 카바이드 기판 내에 이온들을 주입시키는 단계를 포함하는 것을 특징으로 하는 MOS 게이트 바이폴라 트랜지스터의 제조 방법.
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