KR100496105B1 - 정전유도형반도체장치,및정전유도형반도체장치의구동방법및구동회로 - Google Patents

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Abstract

본 발명은 탄화 규소 정전 유도 트랜지스터에 있어서, 반도체 기판의 표면에 n형 소스 영역과 일부 겹치도록 p형 게이트 영역을 형성한다. 본 발명에 따르면 소스 영역과 게이트 영역의 정렬 정밀도가 불필요하게 되고, 또 탄화 규소에 의해 게이트 내압을 고내압으로 할 수 있기 때문에 제조 수율이 향상된다.

Description

정전 유도형 반도체 장치, 및 정전 유도형 반도체 장치의 구동 방법 및 구동 회로
본 발명은 전력 변환 장치 등에 이용되는 정전 유도형 반도체 장치, 및 정전 유도형 반도체 장치의 구동 방법 및 구동 회로에 관한 것이다.
전력 변환 장치의 대전력화 또 고주파화의 요구와 함께, 가(可)제어 전류가 클 뿐 아니라, 저손실, 고속으로 동작하는 반도체 스위칭 소자의 개발이 기대되고 있다. 이와 같은 요구에 따른 방법으로서 이하에 나타내는 2가지의 방법이 있다.
하나는 요즘 가장 많이 이용되고 있는 실리콘을 소자 재료로 사용하고, 소자 구조나 동작 원리의 조합을 다시보아 기존 소자의 고성능화를 한층 도모하는 방법이다. 이 방법에는 고도로 확립한 제조 기술과 많은 지견을 활용할 수 있기 때문에, 소자 성능의 향상이 용이한 반면, 성능이 실리콘이 갖는 물리적 논리 한계에서 제한을 받아 소자 성능의 대폭적인 향상은 바람직하지 않다는 과제가 있다.
또 하나는, 소자의 원재료부터 다시보아 실리콘의 한계를 훨씬 넘은 고성능인 파워 반도체 소자를 실현하는 방법이 있다. 예를 들어, 탄화 규소(이하, SiC로 표기함)를 이용했을 경우, 소자 성능이 실리콘을 이용한 소자의 10배 이상으로 되는것이, 문헌 : IEEE Electron Device Letters, Vol. 10, No. 10, pp. 455(1989)에 나타나 있다. 이와 같이 SiC를 이용함으로써, 우수한 소자 성능의 디바이스를 실현할 수 있는 이유는, 애벌란시 항복 전계가 큰 것에 있다. 예를 들어, SiC는 애벌란시 항복 전계가 실리콘의 약 10배로 크고, 소자의 드리프트층의 전기 저항을 약 2자리 작게 할 수 있는 것이 문헌 : IEEE Transaction of Electron devices, Vol. 4o, No, 3, p. 645(1993)에 나타나 있다. 그 때문에, 소자가 온 상태일 때 발생하는 전력 손실을 작게 할 수 있게 하여 크게 기대되고 있다.
SiC를 이용해 차세대의 파워 반도체 소자를 목표로 하는데는, 유니폴라형인 것이 바람직하다. 고속, 저손실 또 전압 제어라는 3개의 기본 요건을 모두 만족하는 대용량 디바이스의 실현을 기대할 수 있기 때문이다.
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)는 대표적인 유니폴라형 스위칭 소자이지만, 최근 SiC를 이용한 MOSFET의 문제점이 분명하게 되어 왔다. 이온 주입에 의해 p 베이스 영역을 형성하는 DMOS(Double Diffusion MOS) 구조에서는 반전층의 전자 이동도가 작아, 드리프트층의 저저항을 생기게 할 수 없는 것이 문헌 : Trans. Second International High Temperature Electronics Conference, pp. XI-3, June(1994)에 나타나 있다. 또한, 트렌치 MOS 구조에서는, 트렌치 SiO2막의 절연 내력 부족 때문에, SiC가 애벌란시 항복하기 이전에, 산화막에서 절연 파괴를 일으킨다. 따라서, SiC와 산화막 계면의 전계가 산화막의 임계 전계를 넘지 않도록 하기 위해, 드리프트층을 두껍게 할 필요가 있고, 온 저항이 현저하게 증대하는 것이 문헌 : Proc. ISPSD96, pp. 119-122, May, (1996)에 나타나 있다.
다른 유니폴라형 스위칭 소자로서는, 정전 유도 트랜지스터(이하, SIT(Static Induction Transistor의 약칭)로 약기함.)가 있다. SIT는 접합형 FET의 한 종류이기 때문에, 상술한 바와 같은 산화막 계면의 이동도, 및 산화막의 절연 내력의 문제를 회피할 수 있다.
이하, SIT 구조의 개요와 동작의 요점을 도 2를 참조하여 설명한다. 도 2에 도시하는 SIT가 제작되는 반도체 기판(10)은, 예를 들어 n형 고불순물 농도의 드레인 영역(11) 상면에 드리프트 영역(12)으로서 드레인 영역(11)보다 저불순물 농도의 에피텍셜층을 같은 n형으로 성장시킨 것으로, 드리프트 영역(12)의 표면에서 p형 게이트 영역(13)을 도시하는 바와 같이 한쌍의 다소 깊은 섬 형태로 형성하고, p형 게이트 영역(13) 상호간의 드리프트 영역(12)의 표면부에 n형 소스 영역(14)을 고불순물 농도로 형성하며, 드레인 전극(25)을 통해 드레인 영역(11)으로부터 드레인 단자(D)를, 게이트 전극(26)을 통해 게이트 영역(13)으로부터 게이트 단자(G)를, 전극(27)을 통해 소스 영역(14)으로부터 소스 단자(S)를 도출하게 된다. 이 SIT는 오프 상태에서는 게이트·소스 사이에 역바이어스를 인가함으로써, 드리프트 영역(12)과 게이트 영역(13) 사이의 pn 접합에서 공핍층은 주로 드리프트 영역(12)으로 확산된다. 따라서, 게이트 영역(13)과 인접하는 다른 게이트 영역(13) 사이의 소스·드레인 사이의 전류가 흐르는 채널이라고 불리는 영역에, 전자에 대한 전위 장벽이 생겨 소스·드레인간 전압을 블록킹할 수 있다.
SiC의 SIT를 제작할 경우, 고블록킹 이득을 얻기 위해서는, Si의 SIT보다도 게이트를 미세하게 만들 필요가 있다. 그 이유로서 다음의 2가지가 생각된다. 하나는, SiC의 경우 열확산에 의한 도펀트의 드라이브인이 곤란하기 때문에, 깊은 게이트층을 형성할 수 없는 것이다. 또 하나는 드리프트층의 불순물 농도가 높기 때문에, 공핍층 채널 영역에서 핀치하기 어려운 것이다.
이와 같이 SiC의 SIT의 경우, 드리프트층의 저항을 저감할 수 있는 반면, 게이트의 미세화가 필요하기 때문에, 제조 수율이 저하하거나, SiC를 이용했음에도 불구하고 온 저항이 상승한다는 문제가 있다.
게이트가 미세화된 종래의 SIT의 온 저항을 저감하는 수단으로서, SIT의 게이트에 순바이어스를 인가하여, 온 전압을 저감한다는 수법이 제안되고[문헌 : IEDM Tech. Dig., pp. 676, (1978)], 바이폴라 모드 SIT(이하, BSIT라고 기술,)라고 불리고 있다. BSIT에서는 순바이어스를 인가하고, 게이트 영역에서 드리프트 영역으로 소수 캐리어인 정공을 주입하는 것으로 전도도 변조에 의해 드리프트 영역(12)의 저항을 저감한다.
SIT가 전압 구동형인 데 대해, BSIT는 전류 구동형으로 되기 때문에, 구동 전력이 크게 된다. 또한, 턴오프일 때, 소수 캐리어의 누적 때문에, 턴오프 시간이나 턴오프 손실이 증가한다는 문제가 있다.
본 발명에 따른 반도체 장치는 탄화 규소(SiC)를 주 재료로 하는 탄화 규소 반도체 기판을 갖는다. 이 탄화 규소 반도체 기판은 제1 도전형의 드리프트 영역과, 탄화 규소 반도체 기판의 표면에서 내부로 연장되어 드리프트 영역과 접촉하고, 또한 드리프트 영역보다도 불순물 농도가 높은, 제1 도전형의 소스 영역 및 제2 도 전형의 게이트 영역을 구비한다. 또한, 드리프트 영역에는 드레인 전극이 전기적으로 접속되고, 소스 영역 및 드레인 영역에는 각각 소스 전극 및 게이트 전극이 접촉한다. 여기서, 드레인 전극과 소스 전극 사이에는 주전류가 흐르고, 게이트 전극에 인가되는 전압에 의해 주전류의 온·오프가 제어된다. 여기서, 본 발명의 주된 특징중 하나는 소스 영역과 게이트 영역이 접촉하도록 설치되는 것이다.
상기 본 발명에 따른 반도체 장치에 있어서는, 소스 영역과 게이트 영역이 접촉하도록 설치되기 때문에, 이들 영역을 패터닝할 때의 마스크 정렬에 그 만큼 높은 정밀도를 필요로 하지 않는다. 그러나, 탄화 규소를 주 재료로 하고 있기 때문에, 동시에 고불순물 농도의 소스 영역과 게이트 영역을 접촉시켜도 높은 게이트 내압을 얻을 수 있다. 따라서, 높은 제조 수율 및 고 게이트 내압이 얻어진다.
또한, 전압 증폭율(μ)을 크게 하기 위해서는, 소스 영역을 사이에 두고 대향하는 게이트 영역 사이의 거리의 가장 좁은 위치가 탄화 규소 반도체 기판 내에서의 소스 영역보다도 깊은 위치에 있게 하는 것이 바람직하다.
또, 드레인 전극과 드리프트층 사이에는, 드리프트 영역보다도 불순물 농도가 높은 제1 도전형 또는 제2 도전형의 반도체층을 개재해도 된다. 제1 도전형의 반도체층일 경우에는, 본 발명에 따른 반도체 장치는 정전 유도 트랜지스터(SIT)로서 동작하고, 한편, 제2 도전형의 반도체층일 경우에는 정전 유도 사이리스터(SI 사이리스터)로서 동작한다.
상기 본 발명에 따른 구성을 포함하는 탄화 규소 반도체 장치의 게이트 영역을 형성하는 데는, 고에너지에 의한 혹은 고온 상태에서의 이온 주입이 적당하다. 고에너지의 이온 주입에 적당한 마스크로서, 본 발명에 따른 탄화 규소 반도체 제조 방법에 있어서는 유기막, 무기막, 및 레지스트가 순차 적층되는 다층막이 이용된다. 또한, 고온 상태에서의 이온 주입에 적당한 마스크로서 질화 규소, 및 고융점 금속 실리사이드가 순차 적층되는 다층막이 이용된다.
또, 본 발명에 있어서, 제1 도전형 및 제2 도전형은 p형 및 n형 중 어느 하나이고, 서로 반대의 도전형이다.
다음에 본 발명에 따른 정전 유도형 반도체 장치의 구동 방법 및 구동 회로에서는, SIT의 순방향 도통시에 게이트 영역과 드리프트 영역으로 이루어지는 pn 접합의 빌트인 전압의 값보다도 작은 값의 순바이어스 전압을 게이트·소스 사이에 인가한다.
게이트·소스 사이에 순바이어스를 인가함으로써, 제1 도전형 드리프트 영역과 제2 도전형 게이트 영역과의 접합에서 생기는 공핍층의 폭이 좁게 되기 때문에, 도통 면적이 넓게 되어 순방향 도통시의 온 전압을 저감할 수 있다. 또한, 이 게이트 순바이어스를 빌트인 전압에 의해 적게 하는 것으로, 게이트 영역에서 드레인 영역으로 소수 캐리어는 주입되지 않고, 게이트·드레인 사이에는 공핍층의 용량분의 전류 밖에 흐르지 않기 때문에, 구동 전력을 낮게 할 수 있다. 또한, SIT 내에 소수 캐리어가 축적되지 않기 때문에 턴오프 시간이나 턴오프 손실이 증대하지 않는다. 즉, 유니폴라 소자의 특징인 고속 스위칭 성능을 잃는 일은 없다.
본 발명의 실시예에 대해 설명한다. 이후의 구조에서는 1채널분만을 나타내는 것으로 한다. 대전류로 할 때는 이들을 다수 병렬로 늘어놓은 멀티 채널 구조로 하면 된다.
도 1은 본 발명의 실시예인 표면 게이트 구조의 정전 유도 트랜지스터의 단면 구조를 나타낸다.
탄화 규소 재료로 하는 반도체 기판에 있어서, 비교적 불순물 농도가 높은 n형 드레인 영역(2)이 반도체 기판의 한쪽 표면(도면의 하측)에서 반도체 기판 내부로 연장되고, n형 드레인 영역(2)에, 이 영역보다도 불순물 농도가 낮은 n형 드리프트 영역(1)이 인접한다. 또한, 반도체 기판의 다른쪽 표면(도면의 상측)에서, n형 드리프트 영역(1)보다도 불순물 농도가 높은 n형 소스 영역(4)이, 반도체 기판 내 또 n형 드리프트 영역(1) 내로 확산된다. n형 소스 영역(4)의 양단에는, 반도체 기판의 다른쪽 표면에서 반도체 기판 내 또 n형 드리프트 영역(1) 내로 연장되는 n형 드리프트 영역(1)보다도 불순물 농도가 높은 p형 게이트 영역(3)이, n형 소스 영역(4)에 부분적으로 접촉하여 양 영역이 겹치도록 설치된다. p형 게이트 영역(3)은, n형 소스 영역(4)보다도 반도체 기판 내에 깊이 연장되어 있다. 즉, p형 게이트 영역(3)과 n형 드리프트 영역(1)과의 pn 접합의 깊이는, n형 소스 영역(4)과 n형 드리프트 영역(1)의 접합부의 깊이보다 깊다. 반도체 기판의 한쪽 표면에서 드레인 전극(22)이 n형 드레인 영역(2)과 접촉하여 n형 드리프트 영역(1)과 전기적으로 접속된다. 반도체 기판의 다른쪽 표면에 있어서는 소스 전극(21)이 n형 소스 영역(4)과 접촉하고, 또 게이트 전극(20)이 n형 소스 영역(4)의 양단에서 p형 게이트 영역(3)과 접촉한다. 드레인 전극(22), 소스 전극(21) 및 게이트 전극(20)은 각각 드레인 단자(32), 소스 단자(31) 및 게이트 단자(30)에 접속된다. 이들 단자를 통해 본 실시예의 정전 유도 트랜지스터는 외부 회로와 접촉된다.
본 실시예에 있어서는 고불순물 농도의 p형 게이트 영역(3)과 고불순 농도의 n형 소스 영역(4)이 접촉하고 있지만, 반도체 기판의 재료가 탄화 규소이기 때문에, p형 게이트 영역(3)과 n형 소스 영역(4)과의 pn 접합의 내압, 즉 게이트 내압을 높게 할 수 있다. 이와 같이, p형 게이트 영역(3)과 n형 소스 영역(4)이 접촉해도 게이트 내압을 높게 할 수 있는 것, 즉 p형 게이트 영역(3)과 n형 소스 영역(4)과의 사이에 이들 영역보다도 불순물 농도가 낮은 반도체 기판을 두지 않아도 높은 게이트 내압이 얻어짐으로써, 제조 공정에 있어서 p형 게이트 영역(3)의 패턴과 n형 소스 영역(4)의 패턴을 위치 정렬시키기 위한 마스크 정렬에 높은 정밀도가 요구되지 않는다. 패턴 형성에 따라서는, 마스크 정렬을 필요로 하지 않는 것도 가능하다. 따라서, 제조 공정에 있어서 게이트 내압의 크기의 오차가 적을 수 있기 때문에 제조 수율이 향상한다. 또한, 소스 영역의 면적을 넓게 할 수 있기 때문에 대전류화가 가능하게 된다.
도 3에 도 1의 정전 유도 트랜지스터의 제조 방법의 단면 구조도를 나타낸다. (a)는 고불순물 농도 n형 반도체 기판으로 이루어지는 n형 드레인 영역(2)상에, 에피텍셜 성장을 이용해 저불순물 농도 n형 드리프트 영역(1)을 형성한 것이다. 이어서, (b)에 나타내는 바와 같이 이온 차폐용 마스크인 게이트 영역 형성용 마스크(10)를 이용해 저불순물 농도 n형 드리프트 영역(1)의 표면에 알루미늄 등 p형 불순물의 이온 주입에 의해 고불순물 농도 p형 게이트 영역(3)을 형성한다. 또한, (c)에 나타내는 바와 같이, 마스크(11)를 이용해 질소 등의 n형 불순물의 이온 주입에 의해 고불순물 농도 n형 소스 영역(4)을 형성한다. 이 때, 고불순물 농도 n형 소스 영역(4)은 고불순물 농도 p형 게이트 영역(3)과 접촉해 서로 겹치도록 한다. 이어서, (d)에 나타내는 바와 같이 게이트 전극(20), 소스 전극(21), 드레인 전극(22)을 형성한다.
탄화 규소의 불순물 확산 계수는 실리콘의 약 1/10000로 작기 때문에, 열확산은 실용적이지 않다. 그래서, 이온 주입법이 탄화 규소 정전 유도 트랜지스터의 고불순물 농도 p형 게이트 영역(3)을 형성하기 위해 바람직한 수단이다. 그래서, 이온주입법으로 고내압 정전 유도 트랜지스터의 고불순물 농도 p형 게이트 영역(3)의 형성에 관한 본 발명자의 검사에 대해 이하에 서술한다.
종래, 실리콘 반도체의 분야에서는 정전 유도 트랜지스터의 고불순물 농도 p형 게이트 영역(3)은 깊게 형성할 필요가 있기 때문에, 불순물의 열산화가 이용되고 있다. 통상, 내압 5kV급의 정전 유도 트랜지스터에서는 고불순물 농도 p형 게이트 영역(3)의 깊이는 60μm 필요하다. 이온 주입에서는 10MeV의 고에너지로 주입해도 주입 깊이는 10μm이고, 60μm의 깊이까지 주입하는 것은 곤란하다.
탄화 규소는 불순물 농도 p형 게이트 영역(3)의 깊이를 5μm 정도로 할 수 있다. 이 깊이는 5MeV 정도의 이온 주입으로 형성 가능하다. 따라서, 탄화 규소의 경우, 고불순물 농도 p형 게이트 영역(3)의 형성에 이온 주입을 이용할 수 있다.
게이트 역바이어스시에, 고불순물 농도 p형 게이트 영역(3)과 고불순물 농도 n형 소스 영역(4) 사이에 생기는 공핍층은 주로 고불순물 농도 p형 게이트 영역(3) 방향으로 연장되도록, 고불순물 농도 n형 소스 영역(4)에 비해 고불순물 농도 p형 게이트 영역(3)의 불순물 농도를 낮게 하는 쪽이 바람직하다. 그 이유 1, 2, 3을 이하에 서술한다.
1. 탄화 규소는 불순물 준위가 실리콘에 비하여 깊고, 특히 어셉터 준위에서 현저하다. 어셉터로서 붕소를 이용할 경우, 실리콘 중에서의 붕소의 액셉트 준위가 45meV인 것에 대해, 탄화 규소에서는 약 300meV로 깊다. 따라서, 격자 위치에 있는 액셉트 중, 실온에서 활성화하는 것의 비율은 수%이다. 따라서, 고불순물 농도 p형 게이트 영역(3)을 공핍층이 넓지 않은 고에너지 농도로 하는데는 다량의 이온을 주입하지 않으면 안되므로 결함의 원인으로 된다.
2. 전압 증폭율(μ)을 높이기 위해, 고불순물 농도 p형 게이트 영역(3)은 불순물 농도 n형 소스 영역(4)과 비해, 깊은 pn 접합을 형성할 필요가 있다. 그 때문에, 고불순물 농도 p형 게이트 영역(3)의 형성시, 고에너지로 이온 주입을 하지 않으면 안된다. 그러나, 깊고, 다량의 이온을 주입하는 것은 결함의 원인으로 된다.
3. 고불순물 농도 n형 소스 영역(4)이 고농도이면, 온 상태로 전류가 흐를 때, 소스로부터 전자가 주입된다. 주입된 전자에 의해, 전도도 변조가 생기고, 기판 저항은 저하한다.
도 4는 탄화 규소의 불순물 확산 계수가 작은 것을 이용하여, 이온 주입법에 의해 형성한 정전 유도 트랜지스터의 단면 구조예이다. 도 1과 마찬가지로, 고불순물 농도 n형 소스 영역(4)은 고불순물 농도 p형 게이트 영역(3)과 겹치도록 형성되어 있지만, n형 소스 영역(4)의 양단에 위치하는 복수의 (본 실시예에서는 2개의)고불순물 농도 p형 게이트 영역(3)의 거리가 가장 좁은 위치가 고불순물 농도 n형 소스 영역(4)보다 깊은 위치에 있고, 본 실시예에서는 p형 게이트 영역의 깊이 방향의 거의 중앙부에 있다. 도 4의 고불순물 농도 p형 게이트 영역(3)과 같은 형상이 가능하게 되는 이유에 대해 이하에 설명한다.
도 5는 이온 주입 직후의 탄화 규소 기판을 횡방향에서 보았을 경우의 주입 이온 농도의 등고선을 나타낸 것이다. 등고선(40, 41, 42)의 차례로 이온 농도는 저하한다. 마스크의 이면측까지, 주입 이온이 들어가는 것은 주입 이온과 기판 원자의 핵 충돌에 의해 주입 이온이 횡방향으로 산란되기 때문이다. 실리콘에서도 주입 직후는, 이온 농도 분포가 이와 같이 중앙부가 횡방향으로 팽창한 상태로 되어 있다. 그러나, 결함 회복 및 불순물 이온 활성화를 위한 어닐링에 의해, 주입 이온이 재분포하기 때문에, 이 분포 형상은 보호되지 않는다. 탄화 규소에서는 불순물 확산 계수가 실리콘의 1/10000로 매우 작기 때문에, 어닐링에 의한 재분포가 일어나지 않아 주입 직후의 형상이 유지된다.
상기 구조로 함으로서, 오프할 때, 고불순물 농도 n형 소스 영역(4)으로부터 떨어진 위치에서, 고불순물 농도 p형 게이트 영역(3)과 저불순물 농도 n형 드리프트 영역(1)으로 되는 pn 접합으로부터 저불순물 농도 n형 드리프트 영역(1)에 넓어지는 공핍층이 접촉하기 때문에, 전압 증폭율(μ)이 높게 된다. 또한, 이온 주입에 의해 고불순물 농도 p형 게이트 영역(3)을 형성하면, 도 5에 도시하는 바와 같이, 채널폭의 가장 좁은 위치와 불순물 농도가 가장 높은 위치가 일치한다. 이 때문에, 채널폭의 가장 좁은 위치에서 공핍층이 저불순물 농도 n형 드리프트 영역(1) 방향으로 가장 넓혀진다. 따라서, 작은 게이트 전압으로 소스, 드레인 사이 전압을 블록킹 할 수 있다.
전압 증폭율(μ)을 크게 하기 위해, 도 4의 고불순물 농도 p형 게이트 영역(3)은 수μm 정도의 깊이가 필요하다. 그 때문에, 고에너지로 이온 주입하지 않으면 안된다. 고에너지의 이온을 차폐하기 위해서는 두꺼운 마스크가 필요로 된다. 도 5의 분포 형상을 실현하는데는, 마스크 측벽에서의 주입 이온의 산란을 피하지 않으면 안된다. 그 때문에, 마스크는 가능한 한 얇은 쪽이 유리하다. 마스크(10)의 재료로서는, 유기막, 레지스트, 메탈, 실리사이드, SiO2 등이 고려된다.
또한, 다층 레지스트법에 의해, 마스크 측면을 반도체 기판 표면에 대해 수직으로 가공하는 것이 가능하게 되어, 마스크 측벽에서의 이온 산란을 방지할 수 있다. 도 6에 다층 레지스트의 가공 방법을 나타낸다. (a)에 도시하는 바와 같이, 반도체 기판 표면에 유기막(12), 무기 중간층(13), 레지스트(14)의 적층 구조를 형성한다. 무기 중간층(13)은 유기막(12)과 레지스트(14)가 혼합하는 것을 피하기 위해 이용된다. 다음에, (b)에 도시하는 바와 같이, 노광 처리에 의해 레지스트(14)를 가공한다. 다음에, (c)에 도시하는 바와 같이, 무기 중간층(13)의 가공은, 레지스트(14)를 마스크로 하여 에칭으로 행한다. 또한, 유기막(12)의 패턴 형성은 레지스트(14)와 무기 중간층(13)을 마스크로 하여 O2-RIE에 의한 건식 에칭으로 행한다. 유기막(12)으로서 구체적으로 폴리이미드 수지가 있다. 공정 (c) 후 본 다층 마스크를 이용해 이온 주입을 행한다.
실리사이드는 주입 이온의 차폐 효과가 크기 때문에, 마스크를 얇게 할 수 있어, 마스크 측벽에서의 주입 이온의 산란을 억제할 수 있다. 또한, 메탈은 주입 이온이 마스크를 투과하는 "채널링"이라는 현상이 생긴다. 따라서, 메탈을 이용할 경우, 채널링 방지를 위한 메탈과 반도체 기판 표면 사이에 비정질막을 형성할 필요가 있다.
탄화 규소에서는 고온으로 가열하면서 이온 주입하는 것으로, 주입시의 결함을 저감할 수 있다. 마스크 재료에 내열성이 있으면, 고온의 이온 주입으로 이용할 수 있다. 도 7은 내열성이 높아, 얇아도 이온의 차폐 효과가 크고, 또 이온 주입 후의 제거가 용이한 마스크 재료를 이용한 실시예를 나타낸 것이다. 마스크는 질화 규소(15)상에 고융점 금속 실리사이드(16)의 적층 구조로 한다. 고융점 금속 실리사이드는 내열성과 차폐 효과를 만족한다. 반도체 기판과 접촉하는 부분을 질화 규소로 하는 것으로 이온 주입 후 마스크의 제거를 용이하게 한다. 또, 고융점 금속 실리사이드로서는 텅스텐 실리사이드, 몰리브덴 실리사이드 등이 있다.
도 8은 도 4와 비교해, 게이트 전극과 불순물 농도 p형 게이트 영역(3)의 접촉 저항을 저감한 다른 실시예를 나타낸다. 게이트 전극과 접촉하는 고불순물 농도 p형 게이트 영역(3) 표면을 더욱 고불순물 농도의 p형 영역(5)으로 하고 있다. 이전 도 5에 도시하는 바와 같이, 1단계의 이온 주입에서는 표면 농도가 작게 된다. 그래서, 고불순물 농도 p형 게이트 영역(3)의 형성시와 같은 마스크를 이용해 p형 불순물을 제1단계에 비해 저에너지로 이온 주입한다. 이 때, 주입할 이온 종류는 제1 단계와 같거나 달라도 된다. 이 주입은 게이트 전극의 접촉 저항 저감이 목적으로, 얕은 접합으로 충분하다.
도 9는 도 4에서 더욱 전압 증폭율(μ)을 향상한 정전 유도 트랜지스터의 다른 실시예를 나타낸다. 도 9는 도 4와 마찬가지로 n형 소스 영역(4) 양단의 고불순물 농도 p형 게이트 영역(3) 사이의 거리가 가장 좁은 위치가 고불순물 농도 n형 소스 영역(4)보다 깊은 위치에 있지만, 그 위치가 도 4보다 더 깊은 데 있는 것이 특징적이다.
도 10에는 도 9에 도시하는 정전 유도 트랜지스터의 제조 방법을 나타낸다. 고불순물 농도 n형 반도체 기판으로 이루어지는 n형 드레인 영역(2)상에, 에피텍셜 성장을 이용해 저불순물 농도의 n형 드리프트 영역(1)을 형성한다. 다음에, 도 10의 (a)에 도시하는 바와 같이, 저불순물 농도 n형 드리프트 영역(1)의 표면에 알루미늄등 p형 불순물의 이온 주입에 의해 제1단계 이온 주입 영역(6)을 형성한다. 이온 주입시의 마스크 측벽이 기판 표면에 대해 직각에 가까운 것이면, 제1단계 이온 주입 영역(6)의 형상은 주입 이온의 횡방향 산란의 효과를 반영하여, 도 5와 같이 채널폭의 가장 좁은 위치가 기판 표면보다 내측으로 된다. 다음에, 도 10의 (b)에 도시하는 바와 같이, 제1 단계보다 고에너지로 이온 주입하여, 제2단계 이온 주입 영역(7)을 형성한다. 횡방향으로의 산란은 주입 이온과 기판 원자와의 핵 충돌에 의한 에너지 손실이 정해진다. 주입 에너지가 증가함에 따라, 핵 충돌에 의한 에너지 손실은 단조롭게 늘어나기 때문에, 횡방향 산란 거리는 크게 된다. 이상과 같이, 동일한 이온 또는 다른 이온을 에너지를 바꿔 다단계 주입함으로써 도 10의 (c)와 같은 형상을 형성할 수 있다.
핵 충돌에 의한 에너지 손실은 질량이 무거운 원소일수록 크다. 따라서, 무거운 원소일수록 아래가 팽창한 형상으로 된다. 최후에, 도 10의 (d)에 도시하는 바와 같이, 질소 등의 n형 불순물의 이온 주입에 의해 n형 소스 영역(4)을 형성한다. 다음에, 도 10의 (e)에 도시하는 바와 같이 형성한다.
도 11은 도 1의 탄화 규소 정전 유도 트랜지스터의 사시도이다. 상기와 같이, 탄화 규소의 불순물 준위, 특히 어셉터 준위는 깊다. 어셉터로서, 붕소를 이용했을 경우, 불순물 농도가 약 1018cm-3이어도 그 중 활성화하는 것은 수%이기 때문에, 실질적인 캐리어 농도는 1016cm-3으로 된다. 이 경우, p형 게이트 영역(3)의 저항율은 수백 mΩ·cm로, 게이트 영역을 따른 전압 강하를 무시할 수 없다. 따라서, 탄화 규소 정전 유도 트랜지스터는 고불순물 농도 p형 게이트 영역(3)을 따라 게이트 전극을 형성할 필요가 있다. 도 11에 있어서, 참조 번호 20은 게이트 전극이고, 참조 번호 21은 소스 전극이며, 참조 번호 30은 게이트 단자이고, 참조 번호 31은 소스 단자이다. 도 11에 도시하는 바와 같은 표면 게이트 구조이면, 고불순물 농도 p형 게이트 영역(3)을 따라 게이트 전극(20)을 벗어나게 할 수 있다. 따라서, 표면 게이트 구조가 탄화 규소 정전 유도 트랜지스터에 적용한 게이트 구조이다.
도 12는 게이트 전극에 폴리실리콘을 이용한 실시예를 나타낸 것이다. 탄화 규소 정전 유도 트랜지스터에 있어서, 고불순물 농도 n형 소스 영역(4)과 고불순물 농도 n형 드레인 영역(2) 사이의 저불순물 농도 n형 드리프트 영역(1)을 흐르는 전류는 고불순물 농도 p형 게이트 영역(3)에 인가하는 전압에 의한 공핍층이 늘어남으로써 온·오프된다. 따라서, 게이트 전극에 흐르는 전류는 온·오프시에 형성되는 공핍층이 용량분 만큼이기 때문에, 알루미늄 등의 금속보다도 저항율이 큼에도 불구하고 폴리실리콘은 게이트 전극으로서 기능한다. 본 실시예에서는 게이트 전극(23)을 폴리실리콘으로 하는 것으로, 알루미늄 등의 금속 전극에 비해 고온 특성이 안정하다. 또한, 산화막 등에 의한 절연이 용이하게 되는 것 때문에 다층 배선이 가능하게 되어, 소스 전극을 한면에 증착할 수 있다. 본 실시예에서는 산화막(25)에 의해 소스 전극(24)과 폴리실리콘 게이트 전극(23)이 층간 절연막으로 된다. 따라서, 소스 전극 증착시의 정렬 정밀도가 불필요하게 되어, 제조 수율이 향상할 수 있다. 게이트 전극으로서 폴리실리콘 외에 실리사이드, 살리사이드를 사용할 수 있다.
또, 본 발명은 상기 실시예에 한정되는 것은 아니고, p, n의 전도형이 달라도 된다. 또한, 본 발명은 정전 유도 사이리스터에도 적용할 수 있다. 정전 유도 사이리스터의 경우, 도 1에 있어서 n형 드레인 영역(2)의 도전형을 p형으로 바꿔도 된다.
이상 설명한 바와 같이 본 발명에 의하면, 소스 영역과 게이트 영역의 정렬 정밀도가 불필요하게 되어, 고내압 정전 유도 트랜지스터의 제작이 용이하게 된다. 또한, 소스 면적이 크게 되어, 대전류화가 가능하게 된다. 또한, 채널 폭이 가장 좁은 위치를 기판 내부에 설치하는 것으로, 작은 게이트 전압으로 큰 소스, 드레인간 전압을 블록킹할 수 있어, 전압 증폭율(μ)이 향상한다.
도 13은 본 발명의 제1 실시예인 SiC-SIT의 게이트 구동 방법을 나타낸다. SIT의 접합 구조는 도 2의 종래예와 마찬가지이지만, 반도체 재료로서 단결정 SiC가 이용되고 있다. 본 실시예의 SIT는 10V 이상 크기의 게이트 역바이어스 전압이 인가될 때, 900V급의 내압을 갖는다. 또한, 본 SIT에 있어서 게이트 전극과 소스 전극 사이의 빌트인 전압, 즉 게이트 영역과 드리프트 영역 사이의 pn 접합의 빌트인 전압은 약 2.7V이다.
도 13에 도시하는 바와 같이, 드레인 전극이 주전원의 한단에 접속됨과 동시에, 소스 전극이 같은 주전원의 다른단에 접속된다. 게이트 전극 및 소스 전극은 게이트 구동 회로에 접속되고, 이들 전극 사이에 게이트 전압(VG)이 인가된다. 게이트 전극과 소스 전극 사이는, VG가 정인 값일 경우에는 순방향으로 바이어스되고, VG가 부인 값일 경우에는 역방향으로 바이어스된다.
본 실시예에 있어서는 시각이 0∼10μsec의 범위에서는 VG를 -20V로 하여, SIT를 오프 상태로 하고 있다. 이 때, SIT는 그 내압에 같은 900V까지의 주전원 전압을 방지할 수 있다. 다음에, 시각 10∼11μsec의 범위에서는, VG를 -20V에서 2.5V까지 변화시킨다. 게이트 전극과 소스 전극 사이의 바이어스 방향이 역바이어스에서 순바이어스로 바뀌기 때문에, SIT는 턴온한다. 다음에, 시각 11∼20μsec의 범위에서는, VG가 0V보다 크고, 또 빌트인 전압보다 작은 값으로 설정된다. 본 실시예에서는, 빌트인 전압이 2.7V이기 때문에, VG는 2.5V로 설정되어 있다. 이 때, SIT는 온 상태를 유지한다. 그리고, 게이트 전극과 소스 전극의 사이가 순방향으로 바이어스되어 있기 때문에, 후술하는 이유에 의해 온 전압이 낮게 된다. 다음에, 시각 20∼21μsec의 범위에서는 VG를 2.5V에서 -20V까지 변화시킨다. 게이트 전극과 소스 전극 사이의 바이어스 방향이 순바이어스에서 역바이어스로 바뀌기 때문에 SIT는 턴오프한다. 이 때, 턴오프 전의 상태에 있어서 VG의 크기가 빌트인 전압보다 작기 때문에, SIT의 내부에 있어서 게이트 영역에서 드리프트 영역으로 소수 캐리어가 거의 주입되지 않는다. 이 때문에, SIT의 턴오프 시간이나 턴오프 손실이 저감한다. 시각 21μsec 이후는 상기와 같은 VG의 변화가 반복된다.
도 14는 상기의 실시예에서의 순방향 바이어스시의 게이트 전압(VG)과, 전류밀도(JF)가 400A/cm2에서의 온 전압(Von) 및 턴온 손실(Err)과의 관계를 나타낸다. VG의 범위가 0V에서 2.7V까지는, VG의 증가에 따라 온 전압(Von)은 1,2V에서 0.5V로 급격하게 저하한다. 그러나, VG가 2.7V에서 5.0V까지는 거의 다르게 보이지 않아, 포화 특성을 나타낸다. 한편, 턴오프 손실(Err)에 대해서는 VG가 2.7V 부근까지 급격히 증가한다.
VG의 증가에 따라, 온 전압이 저하하는 이유에 대해 설명한다. 도 13의 실시예에 있어서, 빌트인 전압은 약 2.7V이기 때문에, VG가 0∼2.7V에서는 게이트 영역으로부터 드리프트 영역으로의 소수 캐리어의 주입은 거의 일어나지 않는다. 즉, 전도도 변조가 온 전압 저하의 요인이 되기는 어렵다. 본 발명자의 검사 결과에 의하면, 온 전압 저하의 요인은 도 13의 SIT의 채널부 X-X'에 있어서 게이트 영역에서 넓어지는 공핍층이 VG에 의해 좁게 되고, 채널부의 전위 장벽이 저하하여 도전 면적이 넓어지는 것이다. 이하, 본 발명자의 검사 결과를 세술한다.
도 15는 도 13의 채널부 X-X' 방향을 따른 전자에 대한 전위 장벽의 분포를 나타낸다. 비교를 위해, 도 2의 Si(실리콘)-SIT의 경우에 대해서도 전위 장벽의 분포를 나타낸다. 또, VG는 0V, 즉 논바이어스 상태에 있다.
도 15에 있어서, Si 및 SiC와 경우의 빌트인 전압은 각각 약 0.7V 및 약 2.7V이다. 따라서, 실리콘에 비해 SiC의 전위 장벽은 약 4배 높게 된다. 또한, 빌트인 전압과 논바이어스 상태에서의 공핍층 폭(W)의 관계는 수학식 1로 나타낼 수 있다.
[수학식 1]
여기서, ε는 유전율이고, Vbi는 빌트인 전압이며, q는 전자의 단위 전하량이고, Nd은 드리프트 영역의 불순물 농도이다. SiC의 빌트인 전압은 실리콘의 약 4배로 되기 때문에, ε와 Nd가 같을 경우, SiC의 공핍층은 실리콘보다 약 2배 넓게 된다. 게이트 전극과 소스 전극 사이를 순방향으로 바이어스하는 것은 이와 같은 넓은 공핍층을 사이에 둠으로써 전위 장벽을 저하시켜 도통 면적을 넓히는 것에 상당한다.
도 15에서 명확해지는 바와 같이, 실리콘에서는 논바이어스 상태에서의 전위 장벽이 다소 낮기 때문에, 게이트 전극과 소스 전극 사이를 순방향으로 바이어스하여 전위 장벽을 낮추어도 그 효과는 적다. 한편, SiC에서는 논바이어스 상태에서도 전위 장벽이 높기 때문에, 전위 장벽을 낮춰 도통 면적을 늘리는 것이 효과가 크다.
한편, 도 14에 있어서, VG가 2.7V 부근에서 턴오프 손실이 급격하게 증가하는 이유는 다음과 같다. VG가 빌트인 전압을 넘으면, 드리프트 영역에 게이트 영역으로부터 소수 캐리어인 정공이 주입된다. 이 정공이 턴오프시에 잔류 캐리어로 되기 때문에 Err이 늘어난다.
상술한 바와 같이, 도 13의 실시예에 있어서는 턴오프 전의 온 상태에 있어서 게이트 전극과 소스 전극 사이를 순방향으로 바이어스하는 바와 같은 게이트 전압(VG)을 인가하고, 또 VG의 값을 0V보다 크며, 또 빌트인 전압보다 작게 함으로써, SIT의 온 전압을 논바이어스 상태보다도 저감할 수 있고, 또 턴오프 스위칭시에 발생하는 손실도 저감할 수 있다.
도 16은, 빌트인 전압(Vbi)과, 게이트 전극과 소스 전극 사이를 순방향으로 바이어스하도록 게이트 전압(VG)을 인가할 때의 온 전압의 감소폭(△VF)의 관계를 나타낸다. 여기서, △VF는 논바이어스 상태의 온 전압과 게이트 순바이어스 상태의 온 전압의 차이다. VG의 값은 Vbi의 90%로 설정되어 있다. 또한, SIT의 결합 구조는 도 2와 마찬가지이고, 게이트 깊이(Xj)는 2μm, 채널폭(Wch)은 1.0μm, 드리프트 영역 두께(Ln)는 8μm, 드리프트 영역의 불순물 농도(Nd)는 1.53×1016/cm3이다. Vbi가 2.0V까지는, 게이트 순바이어스의 효과가 작용한다. 한편, Vbi가 2.0V 정도를 넘으면 온 전압의 저감폭(△VF)이 크게 된다.
도 16에 있어서, Vbi가 2.0V를 넘는 SIT에서 게이트 순바이어스가 온 전압의 저감에 유효한 이유에 대해서 도 17∼도 19에 의해 설명한다. 또, 각 도면에 있어서 SIT의 결합 구조는 도 16과 마찬가지이다.
도 17은 실리콘 등의 빌트인 전압(Vbi)이 작은 반도체 재료의 SIT에 있어서, 게이트 전극과 소스 전극 사이가 논바이어스 상태에서의 공핍층(28)의 넓음을 나타낸다. 게이트 영역(13)과 드리프트 영역(12)의 접합에서 드리프트 영역(12)으로 연장되는 공핍층에 의해, 도통시에 채널부에서 전류가 흐르는 영역의 폭(Wcurrent)이 좁게 되어 있지만, 채널부에 있어서 공핍층이 생기지 않는 영역이 남아 있다. 이 때문에, 게이트 전극과 소스 전극의 사이가 논바이어스 상태에서도 비교적 전류가 흐르기 쉽다. 따라서, 게이트 전극과 소스 전극 사이를 순방향으로 바이어스할 경우 온 전압의 저감 효과는 있지만, 현저하지는 않다.
한편, SiC 등 Si보다도 Vbi가 큰 반도체 재료의 SIT에서는, 채널부에 있어서 공핍층이 생기는 영역이 실리콘의 경우보다도 넓게 된다. 이 때문에, 도 18과 같이, Wcurrent는 0으로 된다. 즉, 채널부에 있어서 공핍층이 핀치 오프하고 있다. 이 때, 게이트 전극과 소스 전극 사이가 논바이어스 상태에서는, 채널부 전체에서 전자의 전위 장벽이 높게 되기 때문에, 소스 전극과 드레인 전극 사이에 전원 전압을 인가해도 전류가 흐르기 어렵다. 이 때문에, 온 전압이 대단히 높게 된다. 이와 같은 상태에서, 게이트 전극과 소스 전극 사이를 간신히 순방향으로 바이어스하면, Wcurrent가 0보다도 크게 되기 때문에, 도 17의 경우와 마찬가지의 상태로 되어 급격히 온 전압이 저감한다.
도 19는 빌트인 전압(Vbi)과 Wcurrent(채널의 도통폭)의 관계를 나타낸다. Vbi가 크게 됨에 따라 Wcurrent는 감소한다. Vbi가 2V를 넘으면, Wcurrent는 0μm로 된다. 이 때의 SIT의 내부는 도 18과 같은 상태, 즉 게이트 순바이어스의 효과가 현저하게 나타나는 상태로 된다.
도 17∼도 19의 설명으로 명확해지는 바와 같이, 본 발명의 효과는 게이트 논바이어스 상태로 빌트인 전압(Vbi)에 의해 채널 영역에서 공핍층이 핀치오프하는 바와 같은 SIT에서 특히 현저하다. 따라서, 본 발명은 특히 에너지 밴드갭이 큰 반도체 재료에 의해 제작되는 SIT에서 효과가 크다.
도 20은 밴드 갭(Eg)과 빌트인 전압(Vbi)의 관계를 나타낸다. Eg와 Vbi에 대해서는 수학식 2, 수학식 3의 관계가 알려져 있다.
[수학식 2]
여기서, ni는 진성 캐리어 농도이고, Nc는 도전대의 상태 밀도이며, Nv은 가전자대의 상태 밀도이고, Eg는 밴드 갭이며, k는 볼쯔만 상수이고, T는 절대 온도이다.
[수학식 3]
여기서, q는 전자의 전하이고, NA는 어셉터 농도이며, ND은 도우너 농도이다. 도 20은 이들의 관계로부터 구해진 것이고, Eg가 큰 반도체 재료일수록 Vbi가 큰 것을 나타낸다. 상술한 바와 같이, Vbi가 2V를 넘을 경우에는 본 발명의 효과가 크다. 따라서, 도 20에서 밴드 갭(Eg)은 2.4eV를 넘는 반도체 재료를 이용해 SIT를 제작했을 경우, 본 발명의 효과가 특히 크게 된다. 구체적인 반도체 재료로서, SiC(Eg : 3.0eV), 질화 갈륨 GaN(Eg : 3.4eV), 황화 아연 ZnS(Eg : 3.7eV), 다이아몬드(Eg : 5.5eV) 등이 있다.
도 16에서 서술한 바와 같은 온 전압의 감소폭(△VF)과 빌트인 전압(Vbi)의 관계는 실제로는 채널 깊이(Xj), 채널폭(Wch), 드리프트층 농도(Nd)에 의해서도 변화한다. 그래서, 도 21에 Xj가 0.5∼5.0μm, Wch가 0.2∼5.0μm, Nd가 5×1014∼5×1016cm-2의 범위로 변화시킬 때의 △VF와 Vbi의 관계를 나타낸다. 빈틈 없이 칠해진 부분이 상기 조건 범위에서의 △VF의 범위에 있다. 이 도면에서, 빌트인 전압이 1.12V 이상, 즉 실리콘 이상의 밴드갭을 갖는 반도체 재료에 대해서 본 발명의 게이트 구동 방법이 유효한 것을 알았다. 즉, 본 발명은 실리콘에 의해 제작되는 SIT에도 적용할 수 있다.
도 22는 본 발명의 실시예인 SIT의 게이트 구동 회로를 나타낸다. 본 구동회로는 직류 전원(88)과, 직류 전원(88)의 정(+)극 단자에 콘택트 단자가 접속되는 NPN 트랜지스터(85), NPN 트랜지스터(85)의 이미터 단자에 한쪽 단자가 접속되는 저항(84)을 구비한다. 저항(84)의 다른쪽 단자가 SIT(81)의 게이트 단자에 접속되고, 또 직류 전원(88)의 부(-)극 단자가 SIT(81)의 소스 단자에 접속된다. SIT의 게이트·소스 사이에는 제너다이오드(82)가 접속된다. 여기서, 제너다이오드(82)의 캐소드 및 애노드는 각각 SIT의 게이트 단자 및 소스 단자에 접속된다. 제너다이오드(82)의 제너 전압은 SIT의 게이트·소스 사이의 빌트인 전압의 값 이하로 한다.
도 22에서, 입력 단자(89)에 온 지령 신호가 인가되면, NPN 트랜지스터(85)가 온하여, 저항(84)을 통해 직류 전원(88)으로부터 SIT의 게이트·소스 사이에 순바이어스 온게이트 전압이 인가된다. 이 때, 제너다이오드(82)에 의해 SIT의 게이트·소스 사이에 인가되는 온게이트 전압은, 빌트인 전압 이하의 값으로 되고, 도 13의 구동 방법과 같은 효과가 생긴다. 또, 본 실시예에 있어서는 역바이어스 오프 게이트 전압을 인가하는 회로는 생략되어 있다.
도 23은 본 발명에 따른 SIT의 게이트 구동 회로의 다른 실시예를 나타낸다. 도 23의 제너다이오드(82)가 다이오드(91)로 치환되어 있다. 다이오드(91) 이외의 회로 구성 및 그 동작은 도 12와 마찬가지이다. 단, 다이오드(91)의 캐소드는 SIT의 소스 단자에 접속되고, 다이오드(91)의 애노드는 SIT의 게이트에 접속된다. 다이오드(91)의 빌트인 전압은 SIT의 게이트·소스 사이의 빌트인 전압 이하로 한다. 이로써, SIT의 게이트·소스 사이에 인가되는 온 게이트 전압은 빌트인 전압 이외의 값으로 되고, 도 13의 구동 방법과 같은 효과가 생긴다. 또, 본 실시 형태에 있어서, SIT(81)와 다이오드(91)의 반도체 재료를 동일 재료로 하면, 온도 변화에 의해 빌트인 전압이 변화하여도 SIT(81)의 빌트인 전압과 다이오드(91)의 빌트인 전압의 대소 관계는 유지된다. 따라서, 온도 변화에 대한 SIT의 동작 안정성이 양호하게 된다.
도 24는 본 발명에 의한 SIT의 구동 방법의 다른 실시예를 나타낸다. 게이트 전압(VG)은 턴온용 게이트 펄스와 턴오프용 게이트 펄스가 교대로 반복되지만, 도 24는 주로 턴온용 게이트 펄스 1개를 나타내는 것이다.
도 24의 (a)에 있어서는 턴온용 게이트 펄스의 최대 전압은 SIT의 게이트·소스간 빌트인 전압(Vbi)보다도 작지만, 턴온 및 턴오프시에 계단 형태로 VG가 상승 및 하강한다. 이로써, 턴온 및 턴오프시에 SIT의 임피던스가 급격하게 변화하지 않고 완만히 변화한다. 따라서, 회로의 기생 인덕턴스나 부하의 인덕턴스에 과도적으로 과전압이 발생하는 것을 방지할 수 있다. 또, VG의 계단 형태의 변화의 단수 및 각 단계의 전압값은 적당히 선택할 수 있다.
도 24의 (b)에 있어서는 턴온 후 일정 기간, 즉 SIT의 온 정상 상태에 있어서는 VG의 값을 Vbi보다도 크게 하고, SIT의 게이트 영역에서 드리프트 영역으로 캐리어를 주입하여 온 전압을 충분히 저감한다. 또한, 턴오프용 게이트 펄스로 이행하기 직전의 일정 기간, VG의 값을 Vbi보다도 작은 값으로 유지한다. 이로써, 턴오프용 게이트 펄스가 인가될 때에는 SIT 내부의 축적 캐리어가 감소하고 있기 때문에, 턴오프 손실을 저감할 수 있다.
도 25는 본 발명에 따른 전력용 SIT 인버터 장치의 실시예이다. 본 인버터 장치는 한쌍의 직류 단자(121, 122) 및 교류의 상수와 같은 3개의 교류 단자(131∼133)를 구비하고, 직류 단자에 직류 전원을 접속하며, SIT101∼106을 스위칭함으로써 직류 전력을 교류 전력으로 변환해 교류 단자로 출력한다. 또, SIT101∼106에는 각각 플라이호일 다이오드(111∼116)가 역병렬로 접속된다. 직류 단자에는, 직렬 접속된 SIT의 쌍(101와 102, 103와 104, 105와 106)의 각 양단이 접속된다. 각 SIT의 쌍에서의 2개의 SIT의 직렬 접속점에서는 교류 단자(B1∼B2)가 추출된다. 도 25에서는 생략되어 있지만, SIT101∼106은 본 발명에 따른 구동 방법 또는 구동 회로에 의해 스위칭 제어된다. 본 발명의 구동 방법 또는 구동 회로를 실시하면, SIT 인버터 장치의 전력 손실이 적게 된다.
도 26은 정류 장치(AC/DC 컨버터)를, SIT의 스위칭에 의한 동기 정류 회로로 구성할 경우의 SIT의 순방향 특성과, SIT와 같은 내압을 갖는 pn 접합 다이오드에 의한 정류 회로에 의해 구성할 경우의 pn 접합 다이오드의 순방향 특성을 나타낸다. 여기서, SIT와 pn 접합 다이오드의 반도체 재료는 모두 SiC이다. 또한, SIT는 본 발명에 따른 구동 방법 또는 구동 회로에 의해 구동된다. 도 26에 도시하는 바와 같이, SiC의 pn 접합 다이오드는 전류가 흐르기 시작하면서부터의 온 전압(VF)의 증가는 적지만, 빌트인 전압(Vbi)이 약 2.7V로 크기 때문에 온 전압의 절대값이 크게 된다. 이 때문에, SIC의 pn 접합 다이오드에 의해 정류 장치를 구성하면, 장치의 전력 손실이 크게 된다. 한편 본 발명에 의하면 SIT의 전력 손실을 저감할 수 있고, 또 SIT 내부의 전류 펄스는 pn 접합을 통하지 않기 때문에, 도 25에 도시하는 바와 같이 순방향 특성에 Vbi의 영향은 나타나지 않는다. 따라서, 저손실의 정류 장치를 실현할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, SIT를 저 온전압 또 저 스위칭 손실로 구동할 수 있다. 또한, 본 발명에 의하면, SIT를 이용하는 전력 변환 장치의 전력 손실이 저감되어 장치를 소형화할 수 있다.
도 1은 본 발명의 실시예의 탄화 규소 정전 유도 트랜지스터의 단면도.
도 2는 종래의 정전 유도 트랜지스터의 단면도.
도 3은 도 1의 탄화 규소 정전 유도 트랜지스터의 제조 공정을 (a)에서 (d)의 순서로 나타내는 단면도.
도 4는 본 발명의 다른 실시예에 따른 블록킹 특성을 더욱 개선한 탄화 규소 정전 유도 트랜지스터의 단면도.
도 5는 반도체 기판에 마스크를 이용해 이온 주입한 직후의 이온 농도의 등고선.
도 6은 다층 레지스트 가공 방법을 (a)에서 (c)의 순서로 나타내는 단면도.
도 7은 도 4의 구조를 형성하기 위한 마스크를 나타내는 단면도.
도 8은 도 4에서 게이트 전극과의 접촉 저항을 저감한 탄화 규소 정전 유도 트랜지스터의 단면도.
도 9는 본 발명의 다른 실시예에 따른 블록킹 특성을 더욱 개선한 탄화 규소 유도 트랜지스터의 단면도.
도 10은 도 8의 탄화 규소 정전 유도 트랜지스터의 제조 공정을 (a)에서 (e)의 순서로 나타내는 단면도.
도 11은 본 발명의 실시예의 전극 형성 후의 탄화 규소 정전 유도 트랜지스터의 사시도.
도 12는 본 발명의 실시예의 전극 형성 후의 탄화 규소 정전 유도 트랜지스터의 단면도.
도 13은 본 발명의 제1 실시예인 SIT의 게이트 구동 방법.
도 14는 게이트 순바이어스와, 온 전압 및 턴오프 손실의 관계도.
도 15는 채널부에서의 전위 분포도.
도 16은 빌트인 전압과 온 전압 저감폭의 관계도,
도 17은 Vbi가 작은 반도체 재료로 제작되는 SIT의 게이트 논바이어스 상태에서의 단면도.
도 18은 Vbi가 큰 반도체 재료로 제작되는 SIT의 게이트 논바이어스 상태에서의 단면도.
도 19는 빌트인 전압과 도통폭의 관계도.
도 20은 밴드갭과 빌트인 전압의 관계도,
도 21은 채널폭, 채널 깊이, 드리프트층 캐리어 농도를 변경하였을 때 빌트인 전압과 온 전압 저감폭의 관계도.
도 22는 본 발명에 따른 SIT 구동 회로의 제1 실시예를 나타내는 도면.
도 23은 본 발명에 따른 SIT 구동 회로의 다른 실시예를 나타내는 도면.
도 24는 본 발명에 따른 구동 방법의 다른 실시예를 나타내는 도면.
도 25는 본 발명의 실시예인 SIT 인버터 장치의 주회로도.
도 26은 SiC-SIT를 동기 정류 회로에 이용했을 경우의 순방향 특성도.
<도면의 주요 부분에 대한 부호의 설명>
1 : n형 드리프트 영역
2 : n형 드레인 영역
3 : p형 게이트 영역
4 : n형 소스 영역
20 : 게이트 전극
21 : 소스 전극
22 : 드레인 전극
30 : 게이트 단자
31 : 소스 단자
32 : 트레인 단자

Claims (22)

  1. 탄화 규소 반도체 장치에 있어서,
    제1 도전형의 드리프트 영역을 포함하는 탄화 규소 기판을 구비하며,
    상기 탄화 규소 기판은 그 표면에서 상기 탄화 규소 기판의 내부로 연장되어 상기 드리프트 영역과 접촉하며, 상기 드리프트 영역보다 불순물 농도가 높은 제2 도전형의 케이트 영역 및 소스 영역을 포함하며,
    상기 드리프트 영역은 드레인 전극에 전기적으로 접속되고,
    상기 소스 영역은 소스 전극에 접촉하며,
    상기 게이트 영역은 게이트 전극에 접촉하고,
    상기 소스 영역은 상기 게이트 영역에 접촉하여 중첩되는 것을 특징으로 하는 탄화 규소 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 영역의 상기 불순물 농도는 상기 소스 영역의 불순물 농도보다 낮은 것을 특징으로 하는 탄화 규소 반도체 장치.
  3. 제1항에 있어서, 상기 게이트 영역을 복수개 구비하고, 상기 복수개의 게이트 영역은 상기 소스 영역을 사이에 두고 대향 배치되며, 대향하는 상기 복수개의 게이트 영역들 사이의 거리가 가장 좁은 위치가 상기 탄화 규소 기판 내에서의 상기 소스 영역보다 깊은 위치에 존재하는 것을 특징으로 하는 탄화 규소 반도체 장치.
  4. 제3항에 있어서, 상기 거리는 상기 게이트 영역의 깊이 방향으로의 위치에 따라 변화하는 것을 특징으로 하는 탄화 규소 반도체 장치.
  5. 제3항에 있어서, 상기 게이트 영역의 상부 표면 부분에서의 불순물 농도는 상기 게이트 영역의 내부 부분의 불순물 농도보다 높은 것을 특징으로 하는 탄화 규소 반도체 장치.
  6. 제1항에 있어서, 상기 게이트 전극은 폴리실리콘, 실리사이드 및 살리사이드 중 적어도 하나를 포함하는 것을 특징으로 하는 탄화 규소 반도체 장치.
  7. 제1항에 있어서, 상기 드레인 전극은 상기 드리프트 영역보다 불순물 농도가 높은 상기 제1 도전형의 영역을 통해 상기 드리프트 영역에 전기적으로 접속되는 것을 특징으로 하는 탄화 규소 반도체 장치.
  8. 제1항에 있어서, 상기 드레인 전극은 상기 드리프트 영역보다 불순물 농도가 높은 상기 제2 도전형의 영역을 통해 상기 드리프트 영역에 전기적으로 접속되는 것을 특징으로 하는 탄화 규소 반도체 장치,
  9. 반도체 기판에 설치되는 드레인 전극, 소스 전극 및 게이트 전극을 구비하는 정전 유도 트랜지스터의 구동 방법에 있어서,
    온 상태에서, 상기 소스 전극과 상기 게이트 전극 사이에 인가되는 순방향의 게이트 바이어스를, 0V 이상이며 상기 소스 전극과 상기 게이트 전극 사이의 빌트인 전압 이하로 유지하는 기간이 설정되어 있는 것을 특징으로 하는 정전 유도 트랜지스터의 구동 방법.
  10. 제9항에 있어서, 상기 반도체 기판에 사용되는 반도체 재료의 밴드갭이 실리콘의 밴드갭보다 큰 것을 특징으로 하는 정전 유도 트랜지스터의 구동 방법.
  11. 제10항에 있어서, 상기 반도체 기판에 사용되는 반도체 재료의 상기 밴드갭이 2.4eV 이상인 것을 특징으로 하는 정전 유도 트랜지스터의 구동 방법.
  12. 제9항에 있어서, 상기 반도체 기판에 사용되는 반도체 재료는 탄화 실리콘, 질화 갈륨 및 다이아몬드 중 하나인 것을 특징으로 하는 정전 유도 트랜지스터의 구동 방법.
  13. 제9항에 있어서, 상기 정전 유도 트랜지스터는,
    상기 반도체 기판의 표면에서 상기 반도체 기판 내로 연장되고, 상기 반도체 기판과는 반대 도전형을 갖는 복수의 반도체 영역;
    상기 반도체 기판에 접촉되는 상기 드레인 전극;
    상기 복수의 반도체 영역으로 둘러싸인 영역에서 상기 반도체 기판에 접촉되는 상기 소스 전극; 및
    상기 복수의 반도체 영역에 접촉되는 상기 게이트 전극
    을 포함하며,
    상기 빌트인 전압은 상기 반도체 기판과 상기 복수의 반도체 영역과의 pn 접합의 빌트인 전압인 것을 특징으로 하는 정전 유도 트랜지스터의 구동 방법.
  14. 제9항에 있어서, 상기 온 상태에서, 상기 게이트 전극의 전압은 계단 형상으로 변화하는 것을 특징으로 하는 정전 유도 트랜지스터의 구동 방법.
  15. 제14항에 있어서, 상기 온 상태에서, 상기 게이트 전극의 전압은 항상 0V 이상이며 상기 빌트인 전압 이하로 유지되는 것을 특징으로 하는 정전 유도 트랜지스터의 구동 방법.
  16. 제15항에 있어서, 상기 게이트 전극의 전압은 계단 형상으로 상승하는 것을 특징으로 하는 정전 유도 트랜지스터의 구동 방법.
  17. 제15항에 있어서, 상기 게이트 전극의 전압은 계단 형상으로 하강하는 것을 특징으로 하는 정전 유도 트랜지스터의 구동 방법.
  18. 제14항에 있어서, 상기 온 상태에서, 상기 게이트 전극의 전압을 0V 이상이며 상기 빌트인 전압 이하로 유지하는 기간과, 상기 게이트 전극의 전압을 상기 빌트인 전압 이상으로 유지하는 기간이 설정되어 있는 것을 특징으로 하는 정전 유도 트랜지스터의 구동 방법.
  19. 반도체 기판에 설치되는 드레인 전극, 소스 전극 및 게이트 전극을 구비하는 정전 유도 트랜지스터의 구동 회로에 있어서,
    상기 소스 전극과 상기 게이트 전극 사이에서, 상기 소스 전극 및 상기 게이트 전극과 병렬로 접속되는 제너다이오드를 포함하며,
    상기 제너다이오드의 제너 전압은 상기 소스 전극과 상기 게이트 전극 사이의 빌트인 전압 이하인 것을 특징으로 하는 정전 유도 트랜지스터의 구동 회로.
  20. 반도체 기판에 설치되는 드레인 전극, 소스 전극 및 게이트 전극을 구비하는 정전 유도 트랜지스터의 구동 회로에 있어서,
    상기 소스 전극과 상기 게이트 전극 사이에서, 상기 소스 전극 및 상기 게이트 전극과 병렬로 접속되는 다이오드를 포함하며,
    상기 다이오드의 빌트인 전압은 상기 소스 전극과 상기 게이트 전극 사이의 빌트인 전압 이하인 것을 특징으로 하는 정전 유도 트랜지스터의 구동 회로.
  21. 제20항에 있어서, 상기 반도체 기판을 형성하는 재료는 상기 다이오드를 형성하는 재료와 동일한 것을 특징으로 하는 정전 유도 트랜지스터의 구동 회로.
  22. 제21항에 있어서, 상기 재료는 탄화 실리콘, 질화 갈륨 및 다이아몬드 중 하나인 것을 특징으로 하는 정전 유도 트랜지스터의 구동 회로.
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