JP3655049B2 - 静電誘導トランジスタの駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電力変換装置などに用いられる静電誘導トランジスタの駆動方法及び駆動回路に関する。
【0002】
【従来の技術】
電力変換装置の大電力化かつ高周波化の要求にともなって、可制御電流が大きいだけでなく、低損失で、かつ高速に動作する半導体スイッチング素子の開発が望まれている。このような要求に応える方法として、以下に示す二つの方法がある。
【0003】
一つは今日最も多用されているシリコンを素子材料に使い、素子構造や動作原理の組み合わせを見直して、既存素子の一層の高性能化を図る方法である。この方法には高度に確立した製造技術と多くの知見を活用できることから、素子性能の向上が容易である反面、性能がシリコンの持つ物理的理論限界で制限を受け、素子性能の大幅な向上は望めないという課題がある。
【0004】
もう一つは、素子の原材料から見直して、シリコンの限界をはるかに越えた、高性能なパワー半導体素子を実現する方法がある。例えば、炭化けい素(以下 SiCと記す)を用いた場合、素子性能がシリコンを用いた素子の10倍以上になることが、文献:IEEE Electron Device Letters, Vol. 10, No. 10, pp. 455(1989)に示されている。このように、SiCを利用することで、優れた素子性能のデバイスが実現できる理由は、アバランシェ降伏電界が大きいことにある。例えば、SiCはアバランシェ降伏電界がシリコンの約10倍と大きく、素子のドリフト層の電気抵抗を約2桁小さくできることが、文献: IEEE Transaction ofElectron Devices, Vol. 40, No. 3, p. 645 (1993) に示されている。そのため、素子がオン状態の時に発生する電力損失を小さくできるとして、大きな期待がもたれている。
【0005】
SiCを用いて次世代のパワー半導体素子を目指すには、ユニポーラ型であることが望ましい。高速,低損失かつ電圧制御という三つの基本要件を全て満たす大容量デバイスの実現が期待できるからである。
【0006】
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)は代表的なユニポーラ型スイッチング素子であるが、近年、SiCを用いたMOSFETの問題点が明らかになってきた。イオン注入によりpベース領域を形成するDMOS (Double Diffusion MOS)構造では反転層の電子移動度が小さく、ドリフト層の低抵抗を生かすことができないことが文献:Trans. Second International High Temperature Electronics Conference, pp. XI-3, June(1994)に示されている。また、トレンチMOS構造では、トレンチSiO2 膜の絶縁耐力不足のため、SiCがアバランシェ降伏する以前に、酸化膜で絶縁破壊を起こす。よって、SiCと酸化膜界面の電界が酸化膜の臨界電界を超えないようにするために、ドリフト層を厚くする必要があり、オン抵抗が著しく増大することが文献: Proc.ISPSD96, pp. 119-122, May, (1996)に示されている。
【0007】
他のユニポーラ型スイッチング素子としては、静電誘導トランジスタ(以下 SIT(Static Induction Transistorの略称)と略記する)がある。SITは接合型FETの一種なので、上述したような酸化膜界面の移動度、および酸化膜の絶縁耐力の問題を回避できる。
【0008】
以下、SITの構造の概要と動作の要点を図2を参照して説明する。図2に示すSITが作り込まれる半導体基板10は、例えばn型の高不純物濃度のドレイン領域11上面にドリフト領域12としてドレイン領域11より低不純物濃度のエピタキシャル層を同じn型で成長させたもので、ドリフト領域12の表面からp型のゲート領域13を図示のように1対のやや深い島状に形成し、p型のゲート領域13の相互間のドリフト領域12の表面部にn型のソース領域14を高不純物濃度で形成し、ドレイン電極25を介してドレイン領域11からドレイン端子D,ゲート電極26を介してゲート領域13からゲート端子G,電極27を介してソース領域14からソース端子Sを導出してなる。このSITは、オフ状態ではゲート・ソース間に逆バイアスを加えることにより、ドリフト領域12とゲート領域13の間のpn接合から空乏層は主にドリフト領域12に伸びる。よって、ゲート領域13と隣接する他のゲート領域13の間のソース・ドレイン間の電流が流れるチャネルと呼ばれる領域に、電子に対するポテンシャル障壁が生じ、ソース・ドレイン間電圧をブロッキングすることができる。
【0009】
【発明が解決しようとする課題】
SiCのSITを作製する場合、高ブロッキングゲインを得るためには、SiのSITよりもゲートを微細に作り込む必要がある。その理由として次の二つのことが考えられる。一つは、SiCの場合、熱拡散によるドーパントのドライブインが困難なので、深いゲート層を形成することができないことである。もう一つは、ドリフト層の不純物濃度が高いため、空乏層チャネル領域でピンチしにくいことである。
【0010】
このようにSiCのSITの場合、ドリフト層の抵抗を低減できる反面、ゲートの微細化が必要であるため、SiCを用いたにも関わらずオン抵抗が上昇するという問題がある。
【0011】
ゲートが微細化された従来のSITのオン抵抗を低減する手段として、SITのゲートに順バイアスを加えて、オン電圧を低減するという手法が提案され[文献:IEDM Tech. Dig., pp. 676, (1978)]、バイポーラモードSIT(以下、 BSITと記す)と呼ばれている。BSITではゲートに順バイアスを加え、ゲート領域からドリフト領域に少数キャリアであるホールを注入することで、伝導度変調により、ドリフト領域12の抵抗を低減する。
【0012】
SITが電圧駆動型であるのに対して、BSITは電流駆動型となるため、駆動電力が大きくなる。また、ターンオフの際に、少数キャリアの蓄積のために、ターンオフ時間やターンオフ損失が増加するという問題がある。
【0013】
【課題を解決するための手段】
上記問題を解決するために、本発明では、SITの順方向導通時に、ゲート領域とドリフト領域からなるpn接合のビルトイン電圧の値よりも小さな値の順バイアス電圧をゲート・ソース間に印加する。
【0014】
ゲート・ソース間に順バイアスを加えることにより、第一導電型ドリフト領域と第二導電型ゲート領域との接合に生ずる空乏層の幅が狭くなるため導通面積が広くなり、順方向導通時のオン電圧を低減することができる。また、このゲート順バイアスをビルトイン電圧よりも小さくすることで、ゲート領域からドレイン領域へ少数キャリアは注入されず、ゲート・ソース間には空乏層の容量分の電流しか流れないため、駆動電力を低く抑えられる。さらに、SIT内に少数キャリアが蓄積されないので、ターンオフ時間やターンオフ損失が増大しない。すなわち、ユニポーラ素子の特質である高速スイッチング性能が失われることがない。
【0015】
【発明の実施の形態】
図1は本発明の一実施例であるSiC−SITのゲート駆動方法を示す。SITの接合構造は図2の従来例と同様であるが、半導体材料として単結晶SiCが用いられている。本実施例のSITは、10V以上の大きさのゲート逆バイアス電圧が与えられるときに、900V級の耐圧を有する。さらに、本SITにおいて、ゲート電極とソース電極の間のビルトイン電圧すなわちゲート領域とドリフト領域の間のpn接合のビルトイン電圧は約2.7V である。
【0016】
図1に示すように、ドレイン電極が主電源の一端に接続されるとともに、ソース電極が同じ主電源の他端に接続される。ゲート電極及びソース電極はゲート駆動回路に接続され、これらの電極間にゲート電圧VG が与えられる。ゲート電極とソース電極の間は、VG が正の値の場合には順方向にバイアスされ、VG が負の値の場合には逆方向にバイアスされる。
【0017】
本実施例においては、時刻が0〜10μsec の範囲ではVG を−20Vとして、SITをオフ状態にしている。このとき、SITは、その耐圧に等しい900Vまでの主電源電圧を阻止することができる。次に、時刻10〜11μsec の範囲では、VG を−20Vから2.5V まで変化させる。ゲート電極とソース電極の間のバイアス方向が逆バイアスから順バイアスへ変わるので、SITはターンオンする。次に、時刻11〜20μsec の範囲では、VG が0Vよりも大きくかつビルトイン電圧よりも小さな値に設定される。本実施例では、ビルトイン電圧が2.7V であるため、VG は2.5V に設定されている。このとき、SITはオン状態を維持する。そして、ゲート電極とソース電極の間が順方向にバイアスされているため、後述する理由によりオン電圧が低くなる。次に、時刻20〜 21μsec の範囲では、VG を2.5V から−20Vまで変化させる。ゲート電極とソース電極の間のバイアス方向が順バイアスから逆バイアスへ変わるので、SITはターンオフする。このとき、ターンオフ前のオン状態においてVG の大きさがビルトイン電圧よりも小さいので、SITの内部において、ゲート領域からドリフト領域へ少数キャリアがほとんど注入されない。このため、SITのターンオフ時間やターンオフ損失が低減する。時刻21μsec 以降は、上記のようなVG の変化が繰り返される。
【0018】
図3は、上記の実施例における順方向バイアス時のゲート電圧VG と、電流密度JFが400A/cm2 でのオン電圧Von及びターンオフ損失Errとの関係を示す。VG の範囲が0Vから2.5V までは、VG の増加に伴い、オン電圧Vonは1.2Vから0.5Vへ急激に低下する。しかし、VG が2.5Vから5.0Vまではほとんど違いが見られず、飽和特性を示す。一方、ターンオフ損失Errについては、VG が2.5V付近から急激に増加する。
【0019】
VG の増加に伴い、オン電圧が低下する理由について説明する。図1の実施例において、ビルトイン電圧は約2.7V であることから、VG が0〜2.5V ではゲート領域からドリフト領域への少数キャリアの注入はほとんど起こらない。すなわち、伝導度変調はオン電圧低下の要因とはなり難い。本発明者の検討結果によれば、オン電圧低下の要因は、図1のSITのチャネル部X−X′においてゲート領域から広がる空乏層がVG によって狭くなり、チャネル部のポテンシャル障壁が低下して導通面積が広がることである。以下、本発明者の検討結果を詳述する。
【0020】
図4は、図1のチャネル部X−X′方向に沿った電子に対するポテンシャル障壁の分布を示す。比較のために、図2のSi(シリコン)−SITの場合についてもポテンシャル障壁の分布を示す。なお、VG は0Vすなわちノンバイアス状態である。
【0021】
図4において、Si及びSiCの場合のビルトイン電圧は、それぞれ約0.7V及び約2.7V である。よって、シリコンに比べて、SiCのポテンシャル障壁は約4倍高いことになる。またビルトイン電圧とノンバイアス状態での空乏層幅Wの関係は式(1)で表すことができる。
【0022】
【数1】
【0023】
ここで、εは誘電率、Vbiはビルトイン電圧、qは電子の単位電荷量、Nd はドリフト領域の不純物濃度である。SiCのビルトイン電圧はシリコンの約4倍となることから、εとNd が同じ場合、SiCの空乏層はシリコンより約2倍広いことになる。ゲート電極とソース電極間を順方向にバイアスすることは、このような広い空乏層を狭めることにより、ポテンシャル障壁を低下させ導通面積を広げることに相当する。
【0024】
図4より明らかなように、シリコンではノンバイアス状態でのポテンシャル障壁がもともと低いため、ゲート電極とソース電極間を順方向にバイアスしてポテンシャル障壁を下げてもその効果は小さい。一方、SiCではノンバイアス状態でもポテンシャル障壁が高いので、ポテンシャル障壁を下げて、導通面積を増やすことの効果が大きい。
【0025】
他方、図3において、VG が2.7V 付近からターンオフ損失が急激に増加する理由は次のとおりである。VG がビルトイン電圧を越えると、ドリフト領域にゲート領域から少数キャリアであるホールが注入される。このホールがターンオフ時に残留キャリアとなるため、Errが増える。
【0026】
上述したように、図1の実施例においては、ターンオフ前のオン状態において、ゲート電極とソース電極の間を順方向にバイアスするようなゲート電圧VG を与え、さらにVG の値を0Vよりも大きくかつビルトイン電圧よりも小さくすることにより、SITのオン電圧をノンバイアス状態よりも低減できることに加え、ターンオフスイッチング時に発生する損失も低減できる。
【0027】
図5は、ビルトイン電圧Vbiと、ゲート電極とソース電極の間を順方向にバイアスするようにゲート電圧VG を与えるときのオン電圧の減少幅ΔVF の関係を示す。ここで、ΔVF はノンバイアス状態のオン電圧とゲート順バイアス状態のオン電圧の差である。VG の値はVbiの90%に設定されている。また、SITの接合構造は図2と同様であり、ゲート深さXj は2μm、チャネル幅Wchは 1.0μm 、ドリフト領域厚さLn は8μm、ドリフト領域の不純物濃度Nd は1.53×1016/cm3 である。Vbiが2.0Vまでは、ゲート順バイアスの効果は僅かである。一方、Vbiが2.0V程度を越えると、オン電圧の低減幅ΔVF が大きくなる。
【0028】
図5において、Vbiが2.0V を越えるSITでゲート順バイアスがオン電圧の低減に有効な理由について、図6〜図8により説明する。なお、各図において、SITの接合構造は、図5と同様である。
【0029】
図6は、シリコンなどのビルトイン電圧Vbiが小さい半導体材料のSITにおいて、ゲート電極とソース電極の間がノンバイアス状態での空乏層28の広がりを示す。ゲート領域13とドリフト領域12の接合からドリフト領域12に伸びる空乏層により、導通時にチャネル部において電流が流れる領域の幅Wcurrent が狭くなっているが、チャネル部において空乏層が生じない領域が残っている。このため、ゲート電極とソース電極の間がノンバイアス状態でも比較的電流が流れやすい。従って、ゲート電極とソース電極の間を順方向にバイアスする場合、オン電圧の低減効果はあるものの著しいものではない。
【0030】
他方、SiCなどSiよりもVbiが大きな半導体材料のSITでは、チャネル部において空乏層が生じる領域がシリコンの場合よりも広くなる。このため、図7のようにWcurrent は0になる。すなわち、チャネル部において空乏層がピンチオフしている。このとき、ゲート電極とソース電極の間がノンバイアス状態では、チャネル部全体において電子のポテンシャル障壁が高くなるため、ソース電極とドレイン電極間に電源電圧を加えても電流が流れにくい。このため、オン電圧が非常に高くなる。このような状態で、ゲート電極とソース電極の間をわずかに順方向にバイアスすると、Wcurrent が0よりもおおきくなるので、図6の場合と同様の状態になり急にオン電圧が低減する。
【0031】
図8は、ビルトイン電圧VbiとWcurrent(チャネルの導通幅)の関係を示す。Vbiが大きくなるにつれて、Wcurrent は減少する。Vbiが2Vを越えると Wcurrentは0μm になる。このときのSITの内部は図7のような状態、すなわちゲート順バイアスの効果が顕著に表れる状態になる。
【0032】
図6〜図8の説明から明らかなように、本発明の効果は、ゲートノンバイアス状態でビルトイン電圧Vbiによりチャネル領域において空乏層がピンチオフするようなSITにおいて特に顕著である。従って、本発明は、特にエネルギーバンドギャツプの大きな半導体材料によって製作されるSITにおいて、効果が大きい。
【0033】
図9はバンドギャップEg とビルトイン電圧Vbiの関係を示す。Eg とVbiについては、式(2),式(3)の関係が知られている。
【0034】
【数2】
【0035】
ここで、ni は真性キャリア濃度、Nc は導電帯の状態密度、Nv は価電子帯の状態密度、Eg はバンドギャップ、kはボルツマン定数、Tは絶対温度である。
【0036】
【数3】
【0037】
ここで、qは電子の電荷、NA はアクセプタ濃度、ND はドナー濃度である。図9は、これらの関係から求めたものであり、Eg が大きい半導体材料ほどVbiが大きいことを示す。前述したように、Vbiが2Vを越える場合には本発明の効果が大きい。従って、図9より、バンドギャップEg は2.4eV を越える半導体材料を用いてSITを製作した場合、本発明の効果が特に大きくなる。具体的な半導体材料として、SiC(Eg :3.0eV),窒化ガリウムGaN(Eg :3.4eV),硫化亜鉛ZnS(Eg :3.7eV),ダイアモンド(Eg :5.5eV)などがある。
【0038】
図5で述べたようなオン電圧の減少幅ΔVF とビルトイン電圧Vbiの関係は、実際にはチャネル深さXj ,チャネル幅Wch,ドリフト層濃度Nd によっても変化する。そこで、図10に、Xj が0.5〜5.0μm,Wchが0.2〜5.0μm,Nd が5×1014〜5×1016cm-2の範囲で変化したときの、ΔVF とVbiの関係を示す。塗りつぶした部分が上記条件範囲での、ΔVF の範囲である。この図から、ビルトイン電圧が1.12V 以上、すなわちシリコン以上のバンドギャップを持つ半導体材料に対して、本発明のゲート駆動方法が有効であることがわかる。
【0039】
図11は本発明の実施例であるSITのゲート駆動回路を示す。本駆動回路は、直流電源88と、直流電源88の正極端子にコレクタ端子が接続されるNPNトランジスタ85と、NPNトランジスタ85のエミッタ端子に一方の端子が接続される抵抗84とを備える。抵抗84の他方の端子がSIT81のゲート端子に接続され、かつ直流電源88の負極端子がSIT81のソース端子に接続される。SITのゲート・ソース間には、ツェナーダイオード82が接続される。ここで、ツェナーダイオード82のカソード及びアノードは、それぞれSITのゲート端子及びソース端子に接続される。ツェナーダイオード82のツェナー電圧は、SITのゲート・ソース間のビルトイン電圧の値以下にする。
【0040】
図11において、入力端子89にオン指令信号が与えられると、NPNトランジタ85がオンして、抵抗84を介し直流電源88からSITのゲート・ソース間に順バイアスオンゲート電圧が与えられる。このとき、ツェナーダイオード 82により、SITのゲート・ソース間に与えられるオンゲート電圧は、ビルトイン電圧以下の値になり、図1の駆動方法と同じ効果を生じる。なお、本実施例においては、逆バイアスオフゲート電圧を与える回路は省略されている。
【0041】
図12は本発明によるSITのゲート駆動回路の他の実施例を示す。図11のツェナーダイオード82がダイオード91に置き換わっている。ダイオード91以外の回路構成およびその動作は、図12と同様である。但し、ダイオード91のカソードはSITのソース端子に接続され、ダイオード91のアノードはSITのゲートに接続される。ダイオード91のビルトイン電圧はSITのゲート・ソース間のビルトイン電圧以下にする。これにより、SITのゲート・ソース間に与えられるオンゲート電圧は、ビルトイン電圧以下の値になり、図1の駆動方法と同じ効果を生じる。なお、本実施例において、SIT81とダイオード91の半導体材料を同一の材料にすると、温度変化によってビルトイン電圧が変化しても、SIT81のビルトイン電圧とダイオード91のビルトイン電圧の大小関係は維持される。従って、温度変化に対するSITの動作安定性が良好になる。
【0042】
図13は、本発明によるSITの駆動方法の他の実施例を示す。ゲート電圧 VG は、ターンオン用ゲートパルスとターンオフ用ゲートパルスが交互に繰り返されるが、図13は、主にターンオン用のゲートパルス1個を示すものである。図13のAにおいては、ターンオン用ゲートパルスの最大電圧はSITのゲート・ソース間ビルトイン電圧Vbiよりも小さいが、ターンオン及びターンオフ時にステップ状にVG が上昇及び下降する。これにより、ターンオン及びターンオフ時にSITのインピーダンスが急激に変化せず緩やかに変化する。従って、回路の寄生インダクタンスや負荷のインダクタンスに過渡的に過電圧が発生することを防止できる。なお、VG のステップ状変化の段数および各ステップの電圧値は、適宜選択できる。
【0043】
図13のBにおいては、ターンオン後一定期間すなわちSITのオン定常状態においてはVG の値をVbiよりも大きくし、SITのゲート領域からドリフト領域へキャリアを注入してオン電圧を十分に低減する。さらに、ターンオフ用ゲートパルスへ移行する直前の一定期間、VG の値をVbiよりも小さい値に保つ。これにより、ターンオフ用ゲートパルスが与えられるときには、SIT内部の蓄積キャリアが減少しているので、ターンオフ損失が低減できる。
【0044】
図14は本発明による電力用SITインバータ装置の実施例である。本インバータ装置は、一対の直流端子121及び122、並びに交流の相数に等しい3個の交流端子131〜133を備え、直流端子に直流電源を接続し、SIT101〜106をスイッチングすることにより、直流電力を交流電力に変換して交流端子に出力する。なお、SIT101〜106 にはそれぞれフライホイルダイオード111〜116が逆並列に接続される。直流端子間には、直列接続されたSITの組101と 102,103と104,105と106の各両端が接続される。各SITの組における2個のSITの直列接続点からは交流端子B1〜B3が取り出される。図14では省略されているが、SIT101〜106 は本発明による駆動方法または駆動回路によってスイッチング制御される。本発明の駆動方法または駆動回路を実施すれば、SITインバータ装置の電力損失が小さくなる。
【0045】
図15は、整流装置(AC/DCコンバータ)を、SITのスイッチングによる同期整流回路で構成する場合のSITの順方向特性と、SITと同じ耐圧を有するpn接合ダイオードによる整流回路により構成する場合のpn接合ダイオードの順方向特性を示す。ここで、SITとpn接合ダイオードの半導体材料はともにSiCである。また、SITは本発明による駆動方法または駆動回路により駆動される。図15に示すように、SiCのpn接合ダイオードは、電流が流れ始めてからのオン電圧VF の増加は少ないが、ビルトイン電圧Vbiが約2.7Vと大きいためにオン電圧の絶対値が大きくなる。このため、SiCのpn接合ダイオードにより整流装置を構成すると、装置の電力損失が大きくなる。一方、本発明によれば、SITの電力損失が低減でき、かつSIT内部の電流パスはpn接合を通らないので、図14に示すように順方向特性にVbiの影響は現れない。従って、低損失の整流装置を実現できる。
【0046】
【発明の効果】
以上説明したように、本発明によれば、SITを低オン電圧かつ低スイッチング損失で駆動することができる。さらに、本発明によれば、SITを用いる電力変換装置の電力損失が低減され、装置を小型化できる。
【図面の簡単な説明】
【図1】本発明の1実施例であるSITのゲート駆動方法。
【図2】SITの断面構造図。
【図3】ゲート順バイアスと、オン電圧及びターンオフ損失の関係。
【図4】チャネル部におけるポテンシャル分布。
【図5】ビルトイン電圧とオン電圧低減幅の関係。
【図6】Vbiが小さな半導体材料で製作されるSITのゲートノンバイアス状態での断面図。
【図7】 Vbiが大きな半導体材料で製作されるSITのゲートノンバイアス状態での断面図。
【図8】ビルトイン電圧と導通幅の関係。
【図9】バンドギャップとビルトイン電圧の関係。
【図10】チャネル幅,チャネル深さ,ドリフト層キャリア濃度を変えたときのビルトイン電圧とオン電圧低減幅の関係。
【図11】本発明によるSITの駆動回路の1実施例。
【図12】本発明によるSITの駆動回路の他の実施例。
【図13】本発明による駆動方法の他の実施例。
【図14】本発明の実施例であるSITインバータ装置の主回路。
【図15】SiC−SITを同期整流回路に用いた場合の順方向特性。
【符号の説明】
10…半導体基板、11…ドレイン領域、12…ドリフト領域、13…ゲート領域、14…ソース領域、25…ドレイン電極、26…ゲート電極、27…ソース電極、28…空乏層、81…静電誘導トランジスタ、82…ツェナーダイオード、84…抵抗、85…NPNトランジスタ、88…直流電源、89…入力端子、91…ダイオード、101〜106…静電誘導トランジスタ、111〜116…フライホイールダイオード、121〜122…直流端子、131〜133…交流端子。
Claims (8)
- 半導体基板に設けたドレイン電極とソース電極とゲート電極と、を備えた静電誘導トランジスタの駆動方法において、
前記半導体基板が、シリコン半導体基板よりバンドギャップが大きい半導体基板であって、
前記静電誘導トランジスタのオン状態で、前記ソース電極とゲート電極との間に印加する順方向のゲート電圧の値が、1.0(V)よりも大きく、かつ前記ソース電極と前記ゲート電極との間のビルトイン電圧以下に保たれる期間があり、
前記オン状態における前記ゲート電圧の値が、ステップ状に変化することを特徴とする静電誘導トランジスタの駆動方法。 - 請求項1に記載の静電誘導トランジスタの駆動方法において、前記印加する順方向のゲート電圧の値が2.5V以下であることを特徴とする静電誘導トランジスタの駆動方法。
- 請求項2に記載の静電誘導トランジスタの駆動方法において、前記半導体基板の半導体材料のバンドギャップが2.4eV 以上であることを特徴とする静電誘導トランジスタの駆動方法。
- 請求項1に記載の静電誘導トランジスタの駆動方法において、前記半導体基板の半導体材料が、炭化シリコン、窒化ガリウム及びダイアモンドの内のいずれかであることを特徴とする静電誘導トランジスタの駆動方法。
- 請求項1に記載の静電誘導トランジスタの駆動方法において、
前記静電誘導トランジスタが、
前記半導体基板の表面から前記半導体基板内に延び、前記半導体基板とは反対導電型を有する複数の半導体領域と、
前記半導体基板に接触する前記ドレイン電極と、
前記複数の半導体領域の間において前記半導体基板と接触する前記ソース電極と、
前記複数の半導体領域と接触する前記ゲート電極と、
を供え、
前記ビルトイン電圧が、前記半導体基板と前記半導体領域とのpn接合のビルトイン電圧であることを特徴とする静電誘導トランジスタの駆動方法。 - 請求項1に記載の静電誘導トランジスタの駆動方法において、前記オン状態における順方向のゲート電圧が、0(V)よりも大きくかつ前記ビルトイン電圧以下であることを特徴とする静電誘導トランジスタの駆動方法。
- 請求項6に記載の静電誘導トランジスタの駆動方法において、前記オン状態における順方向のゲート電圧の値がステップ状に上昇することを特徴とする静電誘導トランジスタの駆動方法。
- 請求項6に記載の静電誘導トランジスタの駆動方法において、前記オン状態における順方向のゲート電圧の値がステップ状に下降することを特徴とする静電誘導トランジスタの駆動方法。
Priority Applications (4)
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