JP4872176B2 - 接合型fetの駆動回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、接合型FETの駆動回路に関する。
【0002】
【従来の技術】
従来、接合型FET(JFET)のオン動作時に、そのオン電圧を下げるためにゲート−ソース間に順方向電圧を印加する手法があるが、その印加電圧がビルトイン電圧を超えると、チャネルに少数キャリアが注入され、ユニポーラデバイスの特質であるスイッチング速度の低下したり、駆動電力の増大によってゲートドライブ回路が大きくなったりする等の問題があった。
【0003】
その問題を回避する手段として、特開平10−327059号公報に開示された技術がある。この技術は、ゲート−ソース間の電圧を所定電圧以下に抑制するため、ゲート−ソース間に電圧クランプ用のダイオードを設けるものである。ゲート−ソース間のビルトイン電圧以上の電圧がゲート−ソース間に印加されないよう、ゲート−ソース間のビルトイン電圧よりクランプダイオードの電圧を低く設定することにより、少数キャリアの注入が抑制される。
【0004】
【発明が解決しようとする課題】
しかし、温度変化に応じて、JFETのゲート−ソース間におけるビルトイン電圧が変化するため、高温の条件下では、そのビルトイン電圧とクランプダイオードの両端の電圧の差の関係がくずれ、その結果、ビルトイン電圧以上の順方向電圧がゲート−ソース間に印加されてしまうといった問題があった。
【0005】
本発明は、こうしたことを背景としてなされたものであり、温度変化が生じたときでも、ゲートからの少数キャリアの注入量を抑制できるようにすることを目的とする。
【0006】
【課題を解決するための手段及び発明の効果】
上記課題を解決するためになされた本発明(請求項1記載)の駆動回路においては、接合型FETと同一チップ上に形成され、その順方向特性が接合型FETのゲート−ソース間の順方向特性と略等しい温度依存性を有する温度補償用ダイオードを備えており、ダイオード駆動手段が、その温度補償用ダイオードに順方向電圧を印加し、その順方向電圧をビルトイン電圧に保持する。そして、電圧制限手段が、接合型FETのゲート−ソース間の順方向電圧を、温度補償用ダイオードの順方向電圧よりも低くなるよう制限する。
【0007】
この様に構成された駆動回路においては、接合型FETのゲート−ソース間の順方向特性と温度補償用ダイオードの順方向特性とは、略等しい温度依存性を有するため、接合型FETのゲート−ソース間のpn接合と温度補償用ダイオードのpn接合は、同じ温度下において、略等しいビルトイン電圧を有する。一方、温度補償用ダイオードに印加される順方向電圧は、そのビルトイン電圧に保持され、接合型FETのゲート−ソース間には、温度補償用ダイオードの順方向電圧よりも低い電圧が印加される。
【0008】
そのため請求項1の駆動回路によれば、接合型FETのゲート−ソース間の順方向電圧を、そのゲート−ソース間のビルトイン電圧よりも低く抑制することができ、ゲート電流も抑制することが可能となる。このことは温度が変化した場合であっても同様である。つまり、請求項1の駆動回路によれば、温度変化が生じたときでも、接合型FETのチャネル領域への少数キャリアの注入量を制御でき、スイッチング速度の低下や、駆動電力の増大によるゲートドライブ回路の巨大化を回避することができる。
【0009】
ここで温度補償用ダイオードは、請求項2に記載の様に、接合型FETのドレイン電極と電気的に分離するとよい。そうすれば、接合型FETにおける電気的動作や、接合型FETに一時的に加わる外部からのサージエネルギなどが、温度補償用ダイオードに影響を与えることを防ぐことができる。
【0010】
次に請求項3に記載の駆動回路においては、接合型FETと同一チップ上に形成され、その順方向特性が接合型FETのゲート−ソース間の順方向特性と略等しい温度依存性を有する温度補償用ダイオードを備えており、電流源回路が、温度補償用ダイオードに順方向に所定量の電流を流し、そして電圧保持手段が、接合型FETのゲート−ソース間の順方向電圧を、温度補償用ダイオードの順方向電圧と等しくなるように保持する。
【0011】
この様に構成された請求項3の駆動回路においては、接合型FETのゲート−ソース間の順方向特性と温度補償用ダイオードの順方向特性とは、略等しい温度依存性を有するため、温度補償ダイオードの順方向電流と接合型FETのゲート電流との間の関係は、温度に依らず略一定となる。
【0012】
そのため、請求項3記載の駆動回路によれば、温度補償ダイオードに流す順方向電流を制御することで、ゲート電流を制御し、ゲート領域からチャネル領域への少数キャリアの注入を抑制することができる。そして、スイッチング速度の低下や、駆動電力の増大によるゲートドライブ回路の巨大化を抑制できる。なお、請求項3の”所定量の電流”とは、チャネルへの少数キャリアの注入が抑制するように制御された電流量である。
【0013】
ここで、請求項4に記載のように、チップ上における温度補償用ダイオードの占める面積は、接合型FETが占める面積よりも小さいことが好ましい。そうすれば、接合型FETの面積を大きくすることができ、チップ全体のオン抵抗を小さくすることができる。また、温度補償用ダイオードに流れる電流を少なくすることができるので、電流源回路を小さくすることができる。
【0029】
【発明の実施の形態】
以下に、本発明の一実施例を図面と共に説明する。
図1は、第1実施例として、ノーマリオフ型のJFET2の駆動回路を示す図である。JFET2の駆動回路は、図1に示す様に、抵抗4、NPNトランジスタ6、電池8、温度補償用ダイオード10から構成されている。
【0030】
NPNトランジスタ6のコレクタ端子は、抵抗4を介して正電源に接続されており、エミッタ端子はJFET2のゲート端子Gに接続されている。電池8の負極はNPNトランジスタ6のエミッタ端子に接続され、電池8の正極は温度補償用ダイオード10のアノード端子Aに接続されている。
【0031】
温度補償用ダイオード10は、炭化シリコンからなるpn接合ダイオードであり、JFET2と同一のチップの上に形成され、そのカソード端子は、JFET2のソース端子Sに接続されている。
JFET2は炭化シリコンからなるn型チャネルFETである。本実施例では、モータ12の通断電を制御するスイッチング素子として用いられており、そのドレイン端子Dは、モータ12を介して正電源に接続され、一方、ソース端子Sはグランドに接続されている。
【0032】
JFET2および温度補償用ダイオード10は、JFET2のゲート−ソース間の順方向特性と温度補償用ダイオード10の順方向特性とが等しい温度依存性を有するように形成されており、JFET2のゲート−ソース間のpn接合と温度補償用ダイオード10のpn接合は、同じ温度下において等しいビルトイン電圧を有している。
【0033】
NPNトランジスタ6のベース端子に入力端子inを介してオン信号が入力されると、NPNトランジスタ6はターンオンし、JFET2のゲート−ソース間に順方向電圧が印加され、また、電池8を介して、温度補償用ダイオード10にも順方向電圧が印加される。
【0034】
このとき、図2に示す様に、温度補償用ダイオード10に印加される順方向電圧Vfはそのビルトイン電圧Vbiに保持される。そして、JFET2のゲート−ソース間には、電池8の起電力VBの分だけ、温度補償用ダイオード10の順方向電圧よりも低い電圧Voが印加される。つまり、JFET2のゲート−ソース間の順方向電圧(ゲート電圧VG)は、ゲート−ソース間のビルトイン電圧よりも低い値(Vo)に抑制され、ゲート電流IGも抑制されることになる。
【0035】
またJFET2のゲート−ソース間の順方向特性と温度補償用ダイオード10の順方向特性とは温度依存性が等しいため、図2に示す様に、温度が変化した場合(例えば25℃から300℃に変化した場合)であっても、JFET2のゲート−ソース間の順方向電圧は、そのビルトイン電圧よりも低く抑制される。なお図2(a)と図2(b)の縦軸のスケールは必ずしも等しいものでない。
【0036】
この結果、温度変化が生じたときでも、ゲート電圧VG及びゲート電流IGを抑制して、JFET2のチャネル領域への少数キャリアの注入量を制御できる。従って、スイッチング速度の低下や、駆動電力の増大によるゲートドライブ回路の巨大化を回避することができる。
【0037】
なお図1に示す構成においては、NPNトランジスタ6が請求項の「順バイアス手段」として機能し、NPNトランジスタ6と電池8が「ダイオード駆動手段」として機能している。そして、負極がゲート端子Gに接続され、正極が温度補償用ダイオード10のアノードに接続された電池8が「電圧制限手段」として機能している。
【0038】
図3は、半導体装置(チップ)の要部を模式的に示す断面図である。
この図に示すように、半導体装置は、同一のチップの上に、複数のJFET2と温度補償用ダイオード10とを有している。
JFET2は、トレンチゲート構造からなるものであり、n型の高不純物濃度の基板20の上に形成された低不純物濃度のドリフトエピ層22と、ドリフトエピ層22の上に形成されたp型の高不純物濃度のバリッドゲートエピ層24と、このバリッドゲートエピ層24の上に形成されたn型の高不純物濃度のソース層26を備えている。
【0039】
トレンチは、ソース層26側から、ソース層26およびバリッドゲートエピ層24を貫通してドリフトエピ層22に到達するように形成されており、このトレンチの内面およびトレンチの内面から開口外周部にかけて、n型の低不純物濃度のチャネルエピ層28が形成されている。そして、その上に、チャネルエピ層28に沿って、p型の高不純物濃度のトップゲート層30が形成されている。
【0040】
なお基板20の、ドリフトエピ層22と反対側にはドレイン電極20aが設けられている。 ソース層26の上には、低温熱CVD酸化膜で、絶縁性の層間膜32が形成されている。JFET2との電気的接触をとるべき個所においては、層間膜32にコンタクトホールが穿設されており、そこにメタル電極34が形成されている。
【0041】
メタル電極34上には、アルミニウム(Al)配線36が設けられている。このAl配線36により、半導体装置上における必要な電気的接続が図られている。なおAl配線のうち、断面図として表せない部分については、太線で示している。
【0042】
温度補償用ダイオード10は、ソース層26の上に平坦に形成されたn−層10aと、n−層10aの上に平坦に形成されたp+層10bとから構成され、そのpn接合がプレーナ構造をとっている。n−層10aはチャネルエピ層28と同じ半導体材料で同時に形成されたものであり、またp+層10bはトップゲート層30と同じ半導体材料で同時に形成されたものである。p+層10bの上にはメタル電極34、Al配線36が順に形成されており、p+層10bは、Al配線36を介してアノード端子Aに接続されている。チップ上における温度補償用ダイオード10の面積は、JFET2の面積よりも小さい。
【0043】
以上の構成をとる半導体装置においては、バリッドゲートエピ層24により素子分離されているため、誘導負荷駆動時のフライバックエネルギーが、温度補償用ダイオード10に集中することがない。
また、チップ上における温度補償用ダイオード10の占める面積は、JFET2が占める面積よりも小さいので、チップ全体のオン抵抗を小さくすることができる。
【0044】
図4は、n−層10aおよびチャネルエピ層28を同時に形成し、更に、p+層10bおよびトップゲート層30を同時に形成することによって、温度補償用ダイオード10のpn接合と、JFET2のゲート領域−チャネル領域間のpn接合とを、同一の半導体材料で形成する工程を示す図である。
【0045】
図4(a)に示す様に、ソース層26側から、ソース層26およびバリッドゲートエピ層24を貫通するトレンチをドリフトエピ層22に至るまで形成した後、図4(b)に示す様に、エピタキシャル成長により、チャネルエピ層28を形成し、更に図4(c)に示す様に、チャネルエピ層28の上に、トップゲート層30を堆積して形成する。そして図4(d)に示す様に、エッチングで、チャネルエピ層28およびトップゲート層30の不要部分を除去する。こうして、温度補償用ダイオード10のpn接合と、JFET2のゲート領域−チャネル領域間のpn接合とが、同一の半導体材料で同時に形成される。なお、チャネルエピ層28にp型ドーパントのイオン注入を行い、更に活性化アニールを行うことにより、チャネルエピ層28の上部の導電型を反転させてトップゲート層30を形成するという手法を用いても良い。
【0046】
以上の工程を有する製造方法によれば、JFET2のゲート領域−チャネル領域間におけるpn接合の濃度プロファイルと、温度補償用ダイオード10のpn接合の濃度プロファイルとを等しくすること、即ち両者のpn接合の順方向特性の温度依存性を等しくすることが容易となる。
【0047】
なお、温度依存性を等しく又は略等しくすることができれば良く、温度補償用ダイオード10のpn接合と、JFET2のゲート領域−チャネル領域間のpn接合とは、別工程で形成したり、別材料で形成したりしても良い。
次に第2実施例について説明する。
【0048】
図5に示す第2実施例の半導体装置は、第1実施例の駆動回路に用いることができるものであるが、温度補償用ダイオード110の構成に関して図3の半導体装置と異なっている。即ち、図3の半導体装置においては、温度補償用ダイオード10のpn接合はプレーナ構造をとるものであったのに対し、本実施例においては、図5に示す様に、トレンチ内に温度補償用ダイオード110のpn接合が形成されている。トレンチの内面には、チャネルエピ層28と同一の組成のn−層110aが形成され、その上にトップゲート層30と同一の組成のp+層110bが形成されることにより、pn接合が構成されている。
【0049】
このトレンチは、バリッドゲートエピ層24の底部よりも浅いものであり、バリッドゲートエピ層24を貫通していない。そのため、本実施例においても、温度補償用ダイオード110は、バリッドゲートエピ層24により、ドレイン電極20aと電気的に分離されている。なお、その他については、第1実施例と略同様であるので説明を省略する。
【0050】
本実施例の半導体装置においては、第1実施例の半導体装置と同様の効果を奏するほか、次の様な効果を奏する。即ち、温度補償用ダイオード110のpn接合をトレンチの側面を使用して形成しているので、そのpn接合の濃度プロファイルを、JFET2のゲート領域−チャネル領域間におけるpn接合の濃度プロファイルと等しくすること、即ち両者のpn接合の順方向特性の温度依存性を等しくすることが比較的容易となる。
【0051】
なお、温度補償用ダイオード110のpn接合と、JFET2のゲート領域−チャネル領域間のpn接合とは、第1実施例と同様に同一の半導体材料で形成されるものである。ただし、温度依存性を等しく又は略等しくすることができれば、温度補償用ダイオード110のpn接合と、JFET2のゲート領域−チャネル領域間のpn接合とは、別工程で形成したり、別材料で形成したりしても良い。
【0052】
次に第3実施例について説明する。
図6は、第3実施例としてJFET2の駆動回路を示す図である。本実施例の駆動回路においては、図1の駆動回路と異なり、NPNトランジスタ6のエミッタ端子から温度補償用ダイオード10のアノード端子Aに電流が供給される代わりに、アノード端子Aに接続された定電流回路14(請求項の「電流源回路」に相当する)から、温度補償用ダイオード10へ微少電流が供給される。
【0053】
アノード端子Aは、オペアンプ16の非反転入力端子(+)に接続されており、そのオペアンプ16の出力端子は、NPNトランジスタ6のベース端子に接続されていると共に、反転入力端子(−)は、NPNトランジスタ6のエミッタ端子およびJFET2のゲート端子Gに接続されている。これにより、温度補償用ダイオード10アノード端子AとJFET2のゲート端子Gの電位が等しくなる。なお、本実施例ではオペアンプ16が、請求項の「電圧保持手段」として機能している。
【0054】
定電流回路14は、温度補償用ダイオード10の順方向特性の温度変化にかかわらず、所定量の電流を流すことのできるものである。JFET2を駆動しない間、図7(a)に示す様に、温度補償用ダイオード10の順方向電流If=「0」とされ、駆動させる間は、If=「Ii」とされる。
【0055】
JFET2のゲート−ソース間の順方向特性と温度補償用ダイオード10の順方向特性とは温度依存性が等しいため、後述する理由により、温度補償用ダイオード10の順方向電流Ifと、JFET2のゲート電流IGとの関係は温度に依存しない。そこで、上記駆動回路では、温度補償用ダイオード10に流す電流Iiを適切な値に設定して、それに対応するゲート電流IGを抑制している。
【0056】
温度補償用ダイオード10の順方向電流Ifと、JFET2のゲート電流IGとの関係が温度に依存しない理由は、以下の通りである。
まず温度T=25℃のときの温度補償用ダイオード10の順方向特性を、順方向電圧Vfから順方向電流Ifへの関数Fで表す(即ち、If=F(Vf,T))ものとする。
【0057】
JFET2のゲート−ソース間の順方向特性と温度補償用ダイオード10の順方向特性とは温度依存性が等しいため、ゲート−ソース間の順方向特性、即ちゲート電流IGとゲート電圧VGとの関係は、上記関数Fを用いて、IG=K×F(VG,T)と表すことができる。ここで、Kは、温度には依存しない。
【0058】
さてゲート電圧VGは、オペアンプ16を用いたフィードバック回路により、温度補償用ダイオード10の順方向電圧Vfと等しい。従って、温度補償用ダイオード10の順方向電流Ifとゲート電流IGとの間には、If=K×IGという関係が成り立つ。
【0059】
温度T=300℃のときには、関数Fの形が変化するが、その場合でも上記と同様に、If=K×IGという関係が成立し、定数Kは温度に依存しないので、温度補償用ダイオード10の順方向電流Ifとゲート電流IGとの関係は温度に依存しない。
【0060】
以上の様に本実施例の駆動回路においては、温度補償用ダイオード10に流す電流Ifの制御を通じてJFET2のゲート電流IGを制御することにより、JFET2のゲート領域からチャネル領域への少数キャリアの注入を抑制することができる。そのためスイッチング速度の低下や、駆動電力の増大によるゲートドライブ回路の巨大化を抑制できる。
【0061】
なお、チップ上における温度補償用ダイオード10の占める面積は、JFET2が占める面積よりも小さいので、チップ全体のオン抵抗を小さくすることができる。そして、温度補償用ダイオード10に流れる電流を少なくすることができるので、定電流回路14は小さいものとなっている。
【0062】
本実施例の駆動回路を構成するには図3の半導体装置のほか、例えば、図5に示した半導体装置や、図8に示す半導体装置を用いることができる。図8の半導体装置は、図3に示したものとは温度補償用ダイオード210の構成に関して異なっており、トレンチ内に温度補償用ダイオード210のpn接合が形成されている。トレンチの内面には、n−層210aが形成され、その上にp+層210bが形成されることにより、pn接合が構成されている。
【0063】
このトレンチは、JFET2を構成しているトレンチと同一形状のものであり、バリッドゲートエピ層24を貫通し、ドリフトエピ層22に達している。なお、その他の構成については、図3の半導体装置と略同様であるので説明を省略する。
【0064】
図8の半導体装置においては、第1実施例の半導体装置と略同様の効果を奏するほか、以下の効果を奏する。
まず温度補償用ダイオード210は、バリッドゲートエピ層24によりドレイン電極と電気的に分離されているものではないが、JFET2と同等の耐圧構造をとっているため、誘導性負荷を駆動する際に発生するフライバックエネルギーが温度補償用ダイオード210のみに集中することがない。
【0065】
また、温度補償用ダイオード210のpn接合を、JFET2のトレンチ構造と同一形状のトレンチの側面を使用して形成しているので、そのpn接合の濃度プロファイルを、JFET2のゲート領域−チャネル領域間におけるpn接合の濃度プロファイルと等しくすること、即ち両者のpn接合の順方向特性の温度依存性を等しくすることが更に容易となる。
【0066】
また、図5の温度補償用ダイオード110とは異なり、図8の温度補償用ダイオード210が形成されるトレンチは、JFET2のトレンチと形状が同一であるので、それと同時に形成することができ、工程の増加がない。
また、温度補償用ダイオード210として使用する部分もJFET2と同様の動作をさせることができるため、JFET2のオン抵抗を下げることができる。
【0067】
なお、温度補償用ダイオード210のpn接合と、JFET2のゲート領域−チャネル領域間のpn接合とは、第1実施例と同様に同一の半導体材料で形成されるものである。ただし、温度依存性を等しく又は略等しくすることができれば、温度補償用ダイオード210のpn接合と、JFET2のゲート領域−チャネル領域間のpn接合とは、別工程で形成したり、別材料で形成したりしても良い。
【0068】
次に第4実施例について説明する。
図9は、第4実施例としてJFET2の駆動回路を示す図である。本実施例の駆動回路は、制御部304と、温度検出用ダイオード306とを備えている。
温度検出用ダイオード306は、JFET2と同一チップの上に形成され、JFET2の温度を検出するためのものである。
【0069】
制御部306は、温度検出用ダイオード306に電流を流す電源部304aと、温度検出用ダイオード306に流れる電流と電圧との関係(電流−電圧特性)を検出する特性を検出し、その電流−電圧特性に基づいてJFET2の温度を求める温度算出部304bと、その求められたJFET2の温度に基づいて、JFET2のゲート−ソース間に印加すべき順方向電圧を決定する印加電圧決定部304cと、を備えており、その決定された順方向電圧を、JFET2のゲート−ソース間に印加する。
【0070】
温度検出用ダイオード306の電流−電圧特性(I−V特性)は、温度によって変化し、所定電流を流すための電圧は温度が高くなるほど小さくなる。温度算出部304bでは、予め計測されているI−V特性と温度との関係を示す第1のデータを保持しており、温度検出用ダイオード306のI−V特性から、その時点での温度検出用ダイオード306の温度、つまりJFET2の温度を求める。
【0071】
そして、印加電圧決定部304cは、JFET2の温度とその温度に応じた印加電圧との関係を示す第2のデータを保持しており、温度算出部304bで求められた温度に基づいて、JFET2のゲート端子Gへの出力電圧(即ち、ゲート−ソース間電圧)を決定する。JFET2の温度に応じた印加電圧とは、その温度において、JFET2のゲート領域からチャネル領域への少数キャリアの注入を抑制するために適切な印加電圧をいう。
【0072】
以上の構成を有する本実施例の駆動回路においては、JFET2の温度に応じてゲート端子Gへの印加電圧を制御して、ゲート領域からチャネル領域への少数キャリアの注入を抑制することができるため、スイッチング速度の低下や、駆動電力の増大によるゲートドライブ回路の巨大化を回避することができる。
【0073】
図10は、第4実施例の駆動回路を構成する半導体装置の構造を模式的に示す断面図である。この半導体装置は、図3の半導体装置と同様の構成のJFET2を有するものであるが、温度補償用ダイオード10に替えて、温度検出用ダイオード306を、JFET2と同一のチップ上に備えている。
【0074】
温度検出用ダイオード306は、ソース層26の上に形成された層間膜32の上において、多結晶シリコンからなるn型領域306aおよびp型領域306bを接合して形成(具体的には、堆積させた多結晶シリコンにp型ドーパントおよびn型ドーパントを注入することにより形成)されたものであり、複数(本実施例では2つ)設けられている。複数の温度検出用ダイオード306は、Al配線36を介して、温度検出用端子G2からソース端子Sに向けて順方向に、直列に接続されている。
【0075】
この半導体装置においては、温度検出用ダイオード306として、多結晶シリコンからなるpnダイオードを用いているため、I−V特性からの温度検出が容易である。
次に第5実施例について説明する。
【0076】
図11に示す第5実施例の半導体装置は、第4実施例の駆動回路に用いることができるものであるが、温度検出用ダイオード406の構成に関して図10の半導体装置と異なっている。即ち、JFET2が形成されているトレンチと同じ形状のトレンチの内面に、チャネルエピ層428が形成されているが、その上には、トップゲート層30と同一の組成および形状を有するp+層406bが形成され、更に、p+層406bの上に、トレンチ内部を埋めるように多結晶シリコンからなるn+領域406aが形成されている。
【0077】
温度検出用ダイオード406は、炭化シリコンからなるp+層406bと多結晶シリコンからなるn+領域406aとのヘテロ接合を有するヘテロpnダイオードで構成されている。そして、p+層406bは、温度検出用端子G2に接続され、n+領域406aは表面が平坦化された上でソース端子Sに接続されている。なお、その他の構成については、第4実施例と略同様であるので説明を省略する。
【0078】
本実施例の半導体装置においては、温度検出用ダイオード406として、炭化シリコンのp型半導体とシリコンのn型半導体のpnダイオードを用いているためビルトイン電圧は約1.6Vとなり、いわゆるシリコンダイオードのビルトイン電圧(約0.7V)より大きくなり、高温でも温度検出用ダイオード406として用いることができる。また、多結晶シリコンを用いて温度検出用ダイオード406を構成しているため、チップ表面をこの多結晶シリコンで平坦化することができ、実装時の信頼性も向上できる。
【0079】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、種々の態様をとることができる。
【図面の簡単な説明】
【図1】 第1実施例の駆動回路の構成を示す図である。
【図2】 温度補償用ダイオードの順方向電圧と接合型FETのゲート−ソース間の順方向電圧との関係を示す図である。
【図3】 第1実施例の半導体装置を示す断面図である。
【図4】 温度補償用ダイオードのpn接合と接合型FETのpn接合とを同時に形成する様子を示す図である。
【図5】 第2実施例の半導体装置を示す断面図である。
【図6】 第3実施例の駆動回路の構成を示す図である。
【図7】 温度補償用ダイオードの順方向電流と接合型FETのゲート−ソース間の順方向電流との関係を示す図である。
【図8】 第3実施例の半導体装置を示す図である。
【図9】 第4実施例の駆動回路の構成を示す図である。
【図10】 第4実施例の半導体装置を示す断面図である。
【図11】 第5実施例の半導体装置を示す断面図である。
【符号の説明】
2…接合型FET 4…抵抗
6…NPNトランジスタ 8…電池
10,110,210…温度補償用ダイオード
12…モータ 14…定電流回路
16…オペアンプ
304…制御部 304a…電源部
304b…温度算出部
304c…印加電圧決定部
306,406…温度検出用ダイオード
Claims (4)
- 接合型FETのゲート−ソース間に順方向電圧を印加する順バイアス手段を備えた駆動回路であって、
前記接合型FETと同一チップ上に形成されたダイオードであって、その順方向特性が該接合型FETのゲート−ソース間の順方向特性と略等しい温度依存性を有する温度補償用ダイオードと、
該温度補償用ダイオードに順方向電圧を印加し、該順方向電圧をビルトイン電圧に保持するダイオード駆動手段と、
前記接合型FETのゲート−ソース間の順方向電圧を該温度補償用ダイオードの順方向電圧よりも低くなるよう制限する電圧制限手段と、
を備えたことを特徴とする接合型FETの駆動回路。 - 請求項1記載の接合型FETの駆動回路において、
前記温度補償用ダイオードは、前記接合型FETのドレイン電極と電気的に分離されていることを特徴とする接合型FETの駆動回路。 - 接合型FETのゲート−ソース間に順方向電圧を印加する順バイアス手段を備えた駆動回路であって、
前記接合型FETと同一チップ上に形成されたダイオードであって、その順方向特性が該接合型FETのゲート−ソース間の順方向特性と略等しい温度依存性を有する温度補償用ダイオードと、
該温度補償用ダイオードに順方向に、所定量の電流を流す電流源回路と、
前記接合型FETのゲート−ソース間の順方向電圧を前記温度補償用ダイオードの順方向電圧と等しくなるように保持する電圧保持手段と、
を備えたことを特徴とする接合型FETの駆動回路。 - 請求項3に記載の接合型FETの駆動回路において、
前記チップ上における前記温度補償用ダイオードの占める面積は、前記接合型FETが占める面積よりも小さいことを特徴とする駆動回路。
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