JP3397260B2 - 絶縁ゲート形トランジスタの駆動方法と絶縁ゲート形トランジスタ - Google Patents
絶縁ゲート形トランジスタの駆動方法と絶縁ゲート形トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、交流電力−直流電力、
交流電力−交流電力、直流電力−交流電力、及び直流電
力−直流電力交換を行う電力変換装置の心臓部である自
己消弧機能を有する半導体スイッチング素子である絶縁
ゲート形電界効果トランジスタの駆動方法とトランジス
タ自体に関する。
交流電力−交流電力、直流電力−交流電力、及び直流電
力−直流電力交換を行う電力変換装置の心臓部である自
己消弧機能を有する半導体スイッチング素子である絶縁
ゲート形電界効果トランジスタの駆動方法とトランジス
タ自体に関する。
【０００２】
【従来の技術】電力変換装置の大電力かつ高周波化の要
求にともなって、可制御電力が大きいだけでなく、低損
失で、かつ高速に動作する半導体スイッチング素子の開
発が望まれている。このような要求にこたえる方法とし
て、以下に示す二つの取り組み方が考えられ、１つは、
今日最も多用されているＳｉを素子原料に用い、素子構
造や動作原理の組み合せを見直して、既存素子の一層の
高性能化をはかる方法である。この方法には、高度に確
立した製造技術と多くの知見を活用できることから、素
子性能の向上が容易である反面、性能がＳｉの持つ物理
的理論限界で制限を受け、素子性能の大幅な向上は望め
ないという課題がある。
求にともなって、可制御電力が大きいだけでなく、低損
失で、かつ高速に動作する半導体スイッチング素子の開
発が望まれている。このような要求にこたえる方法とし
て、以下に示す二つの取り組み方が考えられ、１つは、
今日最も多用されているＳｉを素子原料に用い、素子構
造や動作原理の組み合せを見直して、既存素子の一層の
高性能化をはかる方法である。この方法には、高度に確
立した製造技術と多くの知見を活用できることから、素
子性能の向上が容易である反面、性能がＳｉの持つ物理
的理論限界で制限を受け、素子性能の大幅な向上は望め
ないという課題がある。
【０００３】もう一つは、素子の原材料から見直して、
Ｓｉの持つ理論的限界をはかるに越えた、高性能なパワ
ー半導体素子を実現する方法がある。例えば、ＳｉＣを
用いた場合、素子性能が、Ｓｉを用いた素子の１０倍以
上になることが、文献：IEEEElectron Device Letters,
Vol.10, NO.10, p.455(1989)の中に示されている。こ
のような、ＳｉＣを利用することで優れた素子性能のデ
バイスが実現できる理由は、アバランシェ降伏電界が大
きいことにある。例えば、ＳｉＣは、アバランシェ降伏
電界がＳｉの約１０倍と大きく、素子のドリフト領域の
電気抵抗を約２桁小さくできることが、文献： IEEE Tr
ansactions of Electron Devices, Vol.40, NO.3, p.64
5(1993) に示されている。そのため、素子がオン状態の
時に発生する電力損失を小さくできるとして、大きな期
待が持たれている。しかし、ＭＯＳＦＥＴのオン抵抗は
チャネル抵抗とドリフト抵抗の和になるため、前述の報
告は、素子特性が相対的にチャネル抵抗の影響を大きく
受けることを意味している。
Ｓｉの持つ理論的限界をはかるに越えた、高性能なパワ
ー半導体素子を実現する方法がある。例えば、ＳｉＣを
用いた場合、素子性能が、Ｓｉを用いた素子の１０倍以
上になることが、文献：IEEEElectron Device Letters,
Vol.10, NO.10, p.455(1989)の中に示されている。こ
のような、ＳｉＣを利用することで優れた素子性能のデ
バイスが実現できる理由は、アバランシェ降伏電界が大
きいことにある。例えば、ＳｉＣは、アバランシェ降伏
電界がＳｉの約１０倍と大きく、素子のドリフト領域の
電気抵抗を約２桁小さくできることが、文献： IEEE Tr
ansactions of Electron Devices, Vol.40, NO.3, p.64
5(1993) に示されている。そのため、素子がオン状態の
時に発生する電力損失を小さくできるとして、大きな期
待が持たれている。しかし、ＭＯＳＦＥＴのオン抵抗は
チャネル抵抗とドリフト抵抗の和になるため、前述の報
告は、素子特性が相対的にチャネル抵抗の影響を大きく
受けることを意味している。
【０００４】
【発明が解決しようとする課題】ＳｉＣは、特にｐ形不
純物の不純物準位が深いことが、例えば、文献：パリテ
ィ、Vol.6, NO.9, p.34(1991) の中に示されている。こ
のことから、ｐ形領域の正孔濃度が、室温以上で大きな
温度依存性を示すことが予想できる。我々は、この点に
着目し、正孔濃度で温度依存性を求めてみた。その結
果、Ｓｉでは、室温以上でほとんどのｐ形不純物がイオ
ン化していて正孔濃度の変化はないが、ＳｉＣでは温度
の上昇とともに急激に正孔濃度が増大することが明らか
になった。正孔濃度の増大が、ＭＯＳＦＥＴの特性にど
のような影響を与えるのか、詳細に検討したところ、次
のようなことが明らかになった。
純物の不純物準位が深いことが、例えば、文献：パリテ
ィ、Vol.6, NO.9, p.34(1991) の中に示されている。こ
のことから、ｐ形領域の正孔濃度が、室温以上で大きな
温度依存性を示すことが予想できる。我々は、この点に
着目し、正孔濃度で温度依存性を求めてみた。その結
果、Ｓｉでは、室温以上でほとんどのｐ形不純物がイオ
ン化していて正孔濃度の変化はないが、ＳｉＣでは温度
の上昇とともに急激に正孔濃度が増大することが明らか
になった。正孔濃度の増大が、ＭＯＳＦＥＴの特性にど
のような影響を与えるのか、詳細に検討したところ、次
のようなことが明らかになった。
【０００５】ＳｉＣで作成されたＭＯＳＦＥＴは、温度
上昇とともにチャネル移動度が急激に低下するととも
に、しきい値電圧が急激に増大する。その結果、チャネ
ル部の導電率が温度上昇とともに、大幅に低下する。図
８は、チャネル導電率の温度依存性を示しており、前述
の結果を裏付けている。図６は、ＳｉＣにおける、チャ
ネル抵抗とドリフト領域の抵抗の温度依存性を示してい
る。実線はチャネル抵抗を示し、パラメータはゲート電
圧である。また、点線はドリフト領域の抵抗を示し、素
子耐圧がパラメータである。この図は、ＳｉＣで期待さ
れている素子耐圧である５０００Ｖ前後の素子耐圧で
は、チャネル抵抗とドリフト領域の抵抗の大小が温度と
ともに入れ換り、低温ではドリフト領域の抵抗が支配的
であるが、高温では、チャネル部の抵抗が支配的となる
ことを示している。
上昇とともにチャネル移動度が急激に低下するととも
に、しきい値電圧が急激に増大する。その結果、チャネ
ル部の導電率が温度上昇とともに、大幅に低下する。図
８は、チャネル導電率の温度依存性を示しており、前述
の結果を裏付けている。図６は、ＳｉＣにおける、チャ
ネル抵抗とドリフト領域の抵抗の温度依存性を示してい
る。実線はチャネル抵抗を示し、パラメータはゲート電
圧である。また、点線はドリフト領域の抵抗を示し、素
子耐圧がパラメータである。この図は、ＳｉＣで期待さ
れている素子耐圧である５０００Ｖ前後の素子耐圧で
は、チャネル抵抗とドリフト領域の抵抗の大小が温度と
ともに入れ換り、低温ではドリフト領域の抵抗が支配的
であるが、高温では、チャネル部の抵抗が支配的となる
ことを示している。
【０００６】このようにＳｉＣ−ＭＯＳＦＥＴは、温度
とともにチャネル抵抗が増大し、結果的に電力損失が増
大するという、大きな温度依存性を有している。これま
で、チャネル抵抗まで議論し、ＳｉＣ−ＭＯＳＦＥＴが
大きな温度依存性を有していることを明らかにした研究
報告はなく、我々が初めて明らかにしたことである。し
たがって、ＳｉＣ−ＭＯＳＦＥＴの持つ大きな温度依存
性を抑制し、結果的に電力損失を低減することを目的と
する本発明に対する直接的な従来技術はない。上記のよ
うに、ＳｉＣで作成したＭＯＳＦＥＴは、大きな温度依
存性を持ち、高温環境下では、オン状態の時に発生する
電力損失が大きくなる。本発明は、このようなＳｉＣ−
ＭＯＳＦＥＴの温度依存性を低く抑え、結果的に総合的
な電力損失の増大を抑制することができる絶縁ゲート形
電界効果トランジスタの駆動方法と絶縁ゲート形電界効
果トランジスタを提供することを課題とする。
とともにチャネル抵抗が増大し、結果的に電力損失が増
大するという、大きな温度依存性を有している。これま
で、チャネル抵抗まで議論し、ＳｉＣ−ＭＯＳＦＥＴが
大きな温度依存性を有していることを明らかにした研究
報告はなく、我々が初めて明らかにしたことである。し
たがって、ＳｉＣ−ＭＯＳＦＥＴの持つ大きな温度依存
性を抑制し、結果的に電力損失を低減することを目的と
する本発明に対する直接的な従来技術はない。上記のよ
うに、ＳｉＣで作成したＭＯＳＦＥＴは、大きな温度依
存性を持ち、高温環境下では、オン状態の時に発生する
電力損失が大きくなる。本発明は、このようなＳｉＣ−
ＭＯＳＦＥＴの温度依存性を低く抑え、結果的に総合的
な電力損失の増大を抑制することができる絶縁ゲート形
電界効果トランジスタの駆動方法と絶縁ゲート形電界効
果トランジスタを提供することを課題とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、第一導電形の半導体からなる第一の半
導体層と、これに接する第二導電形の半導体からなる第
二の半導体層と、第二の半導体層によって第一の半導体
層と分離された位置に位置する第一導電形の第三の半導
体層と、第一の半導体層と第二の半導体層と第三の半導
体層に接するように設けられた絶縁膜と、絶縁膜を介し
て第二の半導体層と相反する面に設けられたゲート電極
とを有し、前記第二の半導体層内に導入された第二導電
形を示す不純物が室温以上でキャリヤ密度が増加するほ
ど深い不純物準位である絶縁ゲート形電界効果トランジ
スタにおいて、前記絶縁ゲート形電界効果トランジスタ
のオン状態を動作領域の直線領域に保つためのゲート入
力信号の大きさを、素子の温度の上昇とともに大きくす
る絶縁ゲート形電界効果トランジスタの駆動方法とした
ものである。
に、本発明では、第一導電形の半導体からなる第一の半
導体層と、これに接する第二導電形の半導体からなる第
二の半導体層と、第二の半導体層によって第一の半導体
層と分離された位置に位置する第一導電形の第三の半導
体層と、第一の半導体層と第二の半導体層と第三の半導
体層に接するように設けられた絶縁膜と、絶縁膜を介し
て第二の半導体層と相反する面に設けられたゲート電極
とを有し、前記第二の半導体層内に導入された第二導電
形を示す不純物が室温以上でキャリヤ密度が増加するほ
ど深い不純物準位である絶縁ゲート形電界効果トランジ
スタにおいて、前記絶縁ゲート形電界効果トランジスタ
のオン状態を動作領域の直線領域に保つためのゲート入
力信号の大きさを、素子の温度の上昇とともに大きくす
る絶縁ゲート形電界効果トランジスタの駆動方法とした
ものである。
【０００８】前記の本発明のトランジスタには、更に、
第一導電形の半導体からなる第一の半導体層と接して第
二導電形の半導体からなる第四半導体層を有する絶縁ゲ
ート形バイポーラトランジスタも含まれる。本発明のト
ランジスタにおいて、第二導電形の第二の半導体層が、
ＳｉＣで作成されているのがよく、かつこの半導体層が
ｐ形半導体であるのがよく、更にこの半導体層の導入不
純物がアルミニウムであるのがよい。
第一導電形の半導体からなる第一の半導体層と接して第
二導電形の半導体からなる第四半導体層を有する絶縁ゲ
ート形バイポーラトランジスタも含まれる。本発明のト
ランジスタにおいて、第二導電形の第二の半導体層が、
ＳｉＣで作成されているのがよく、かつこの半導体層が
ｐ形半導体であるのがよく、更にこの半導体層の導入不
純物がアルミニウムであるのがよい。
【０００９】また、本発明では、第一導電形の半導体か
らなる第一の半導体層とこれに接する第二導電形半導体
からなる第二の半導体層と、第二の半導体層によって第
一の半導体層と分離された位置に位置する第一導電形の
第三の半導体層と、第一の半導体層と第二の半導体層と
第三の半導体層に接するように設けられた絶縁膜と、絶
縁膜を介して第二の半導体層と相反する面に設けられた
ゲート電極とを有する絶縁ゲート形電界効果トランジス
タにおいて、前記第二の半導体層内に導入された第二導
電形を示す不純物が室温以上でキャリヤ密度が増加する
ほど深い不純物準位であり、かつ前記第二の半導体層内
に導入された第二導電形を示す不純物のうち電気的に有
効に不純物として寄与している第二導電形を示す不純物
の密度と前記第二の半導体層内に導入された第一導電形
を示す不純物のうち電気的に有効に不純物として寄与し
ている第一導電形を示す不純物密度の差が、前記第二半
導体層のフェルミレベルと不純物を含まない場合の半導
体層のフェルミレベルとの差の絶対値ψB 、前記第二半
導体層を構成している誘電率εS 、電荷素量ｑ、及び単
位面積当りのゲート入力容量Ｃｉとによって表される式
（ψB Ｃｉ2 ）／（εS ・ｑ）以下であることを特徴と
する絶縁ゲート形電界効果トランジスタとしたものであ
る。
らなる第一の半導体層とこれに接する第二導電形半導体
からなる第二の半導体層と、第二の半導体層によって第
一の半導体層と分離された位置に位置する第一導電形の
第三の半導体層と、第一の半導体層と第二の半導体層と
第三の半導体層に接するように設けられた絶縁膜と、絶
縁膜を介して第二の半導体層と相反する面に設けられた
ゲート電極とを有する絶縁ゲート形電界効果トランジス
タにおいて、前記第二の半導体層内に導入された第二導
電形を示す不純物が室温以上でキャリヤ密度が増加する
ほど深い不純物準位であり、かつ前記第二の半導体層内
に導入された第二導電形を示す不純物のうち電気的に有
効に不純物として寄与している第二導電形を示す不純物
の密度と前記第二の半導体層内に導入された第一導電形
を示す不純物のうち電気的に有効に不純物として寄与し
ている第一導電形を示す不純物密度の差が、前記第二半
導体層のフェルミレベルと不純物を含まない場合の半導
体層のフェルミレベルとの差の絶対値ψB 、前記第二半
導体層を構成している誘電率εS 、電荷素量ｑ、及び単
位面積当りのゲート入力容量Ｃｉとによって表される式
（ψB Ｃｉ2 ）／（εS ・ｑ）以下であることを特徴と
する絶縁ゲート形電界効果トランジスタとしたものであ
る。
【００１０】上記トランジスタにおいて、絶縁膜がＳｉ
Ｏ2 で作成されている場合、前記第二の半導体層内に導
入された第二導電形を示す不純物のうち電気的に有効に
不純物として寄与している第二導電形を示す不純物の密
度と、前記第二の半導体層内に導入された第一導電形を
示す不純物のうち電気的に有効に不純物として寄与して
いる第一導電形を示す不純物密度の差は、第二半導体層
のフェルミレベルと不純物を含まない場合の半導体層の
フェルミレベルとの差の絶対値ψB 、前記第二半導体層
を構成している誘電率εS 、ＳｉＯ2 の誘電率εi 、Ｓ
ｉＯ2 の膜厚ｄｉ、及び電荷素量ｑとによって表される
式（ψB εi 2 ）／（εS ・ｑ・ｄｉ2）以下である。
Ｏ2 で作成されている場合、前記第二の半導体層内に導
入された第二導電形を示す不純物のうち電気的に有効に
不純物として寄与している第二導電形を示す不純物の密
度と、前記第二の半導体層内に導入された第一導電形を
示す不純物のうち電気的に有効に不純物として寄与して
いる第一導電形を示す不純物密度の差は、第二半導体層
のフェルミレベルと不純物を含まない場合の半導体層の
フェルミレベルとの差の絶対値ψB 、前記第二半導体層
を構成している誘電率εS 、ＳｉＯ2 の誘電率εi 、Ｓ
ｉＯ2 の膜厚ｄｉ、及び電荷素量ｑとによって表される
式（ψB εi 2 ）／（εS ・ｑ・ｄｉ2）以下である。
【００１１】上記の本発明のトランジスタには、更に第
一導電形の半導体からなる第一の半導体層と接して第二
導電形からなる第四の半導体層を有する絶縁ゲート形バ
イポーラトランジスタも含まれる。また、上記のトラン
ジスタにおいて、第二導電形の第二の半導体層がＳｉＣ
で構成されているのがよく、かつこの半導体層がｐ形半
導体であるのがよく、更にこの半導体層に導入された不
純物がアルミニウムであるのがよい。このように、本発
明では、温度上昇とともに増加するチャネル領域の抵抗
を、ゲート入力信号の電圧の大きさを素子温度とともに
可変すること、及びチャネルを形成するｐ形領域の不純
物導入量を規定値以下にすることによって、それぞれ実
現することができる。
一導電形の半導体からなる第一の半導体層と接して第二
導電形からなる第四の半導体層を有する絶縁ゲート形バ
イポーラトランジスタも含まれる。また、上記のトラン
ジスタにおいて、第二導電形の第二の半導体層がＳｉＣ
で構成されているのがよく、かつこの半導体層がｐ形半
導体であるのがよく、更にこの半導体層に導入された不
純物がアルミニウムであるのがよい。このように、本発
明では、温度上昇とともに増加するチャネル領域の抵抗
を、ゲート入力信号の電圧の大きさを素子温度とともに
可変すること、及びチャネルを形成するｐ形領域の不純
物導入量を規定値以下にすることによって、それぞれ実
現することができる。
【００１２】次に、本発明を詳細に説明する。ＳｉＣを
用いた絶縁ゲート形電界効果トランジスタであるＳｉＣ
−ＭＯＳＦＥＴのチャネル抵抗は、ゲート入力信号の電
圧レベルを大きくすることによって、低くすることがで
きる。このことは、図６からも明らかである。しかし、
その一方で、ゲート損失はゲート入力信号の電圧の２乗
に比例するので、ゲート電圧の増加は、素子のゲート損
失の増大をもたらす。そのため、素子全体の電力損失の
低減のためには、一方的にゲート電圧を大きくすること
だけでは解決できない。
用いた絶縁ゲート形電界効果トランジスタであるＳｉＣ
−ＭＯＳＦＥＴのチャネル抵抗は、ゲート入力信号の電
圧レベルを大きくすることによって、低くすることがで
きる。このことは、図６からも明らかである。しかし、
その一方で、ゲート損失はゲート入力信号の電圧の２乗
に比例するので、ゲート電圧の増加は、素子のゲート損
失の増大をもたらす。そのため、素子全体の電力損失の
低減のためには、一方的にゲート電圧を大きくすること
だけでは解決できない。
【００１３】図６から明らかなように、チャネル抵抗
は、低温時（常温付近）では、ドリフト領域の抵抗より
小さく、この領域では大きなゲート電圧を加える必要は
ない。しかし、高温領域では、チャネル抵抗が支配的に
なるため、この領域では、ゲート電圧を大きくしなけれ
ば、チャネル部で発生する電力損失が増大する。そこ
で、素子の温度が低いときは、小さなゲート電圧で素子
をスイッチングし、素子温度が大きい時には、大きなゲ
ート電圧でスイッチングする。このように駆動すること
によって、総合的にＳｉＣ−ＭＯＳＦＥＴの電力損失を
低くすることが可能となる。
は、低温時（常温付近）では、ドリフト領域の抵抗より
小さく、この領域では大きなゲート電圧を加える必要は
ない。しかし、高温領域では、チャネル抵抗が支配的に
なるため、この領域では、ゲート電圧を大きくしなけれ
ば、チャネル部で発生する電力損失が増大する。そこ
で、素子の温度が低いときは、小さなゲート電圧で素子
をスイッチングし、素子温度が大きい時には、大きなゲ
ート電圧でスイッチングする。このように駆動すること
によって、総合的にＳｉＣ−ＭＯＳＦＥＴの電力損失を
低くすることが可能となる。
【００１４】もう一つの方法は、次のようにして行われ
る。温度上昇によりチャネル抵抗が増大する最も大きな
原因は、温度とともにｐ形領域の正孔密度が上昇し、こ
の結果、ＳｉＣ−ＭＯＳＦＥＴのしきい値電圧が増大す
ることにある。ＭＯＳＦＥＴのしきい値電圧は、数式的
に、 ＶＴ＝２ψB ＋｛２εs ｑＮA （２ψB ）｝0.5 ／Ｃｉ で示される。
る。温度上昇によりチャネル抵抗が増大する最も大きな
原因は、温度とともにｐ形領域の正孔密度が上昇し、こ
の結果、ＳｉＣ−ＭＯＳＦＥＴのしきい値電圧が増大す
ることにある。ＭＯＳＦＥＴのしきい値電圧は、数式的
に、 ＶＴ＝２ψB ＋｛２εs ｑＮA （２ψB ）｝0.5 ／Ｃｉ で示される。
【００１５】この式は、しきい値電圧ＶＴがｐ形領域の
フェルミレベルと真性半導体のフェルミレベルとのエネ
ルギー差ψB に比例する第１項と、正孔密度の１／２に
比例する第２項の和になることを示している。上記式
中、前記第二半導体層を構成している誘電率εs 、電荷
素量ｑ、及び単位面積当りのゲート入力容量Ｃｉであ
り、またＮＡは第二の半導体層内に導入された第二導電
形を示す不純物のうち電気的に有効に不純物として寄与
している第二導電形を示す不純物の密度と、前記第二の
半導体層内に導入された第一導電形を示す不純物のうち
電気的に有効に不純物と寄与している第一導電形を示す
不純物密度との差、即ちキャリヤ濃度である。
フェルミレベルと真性半導体のフェルミレベルとのエネ
ルギー差ψB に比例する第１項と、正孔密度の１／２に
比例する第２項の和になることを示している。上記式
中、前記第二半導体層を構成している誘電率εs 、電荷
素量ｑ、及び単位面積当りのゲート入力容量Ｃｉであ
り、またＮＡは第二の半導体層内に導入された第二導電
形を示す不純物のうち電気的に有効に不純物として寄与
している第二導電形を示す不純物の密度と、前記第二の
半導体層内に導入された第一導電形を示す不純物のうち
電気的に有効に不純物と寄与している第一導電形を示す
不純物密度との差、即ちキャリヤ濃度である。
【００１６】ＳｉＣでは、前述したように、ｐ形不純物
の不純物準位が深いため、正孔濃度が温度とともに増大
する。そのため、前式の第２項は温度の上昇とともに大
きくなり、結局高温では、しきい値電圧が増大すること
になる。このようなしきい値電圧の増大を防止するため
には、前式の第１項に対し、正孔密度依存性を示す第２
項が、不純物が全てイオン化したときの最大の正孔密度
であっても小さければよい。
の不純物準位が深いため、正孔濃度が温度とともに増大
する。そのため、前式の第２項は温度の上昇とともに大
きくなり、結局高温では、しきい値電圧が増大すること
になる。このようなしきい値電圧の増大を防止するため
には、前式の第１項に対し、正孔密度依存性を示す第２
項が、不純物が全てイオン化したときの最大の正孔密度
であっても小さければよい。
【００１７】この関係を式で表すと
２ψB ≧｛２εs ｑＮA （２ψB ）｝0.5 ／Ｃｉ
となる。この式を前記キャリヤ濃度ＮA で書きなおす
と、 ＮA ≦ψB ・Ｃｉ2 ／（εs ・ｑ） となる。本発明の、第２の解決手段は、ｐ形のフェルミ
レベルと真性半導体のフェルミレベルとのエネルギー差
に比べ、正孔密度に依存する項をいかなる温度であって
も小さくすることによって実現する。
と、 ＮA ≦ψB ・Ｃｉ2 ／（εs ・ｑ） となる。本発明の、第２の解決手段は、ｐ形のフェルミ
レベルと真性半導体のフェルミレベルとのエネルギー差
に比べ、正孔密度に依存する項をいかなる温度であって
も小さくすることによって実現する。
【００１８】
【作用】ＳｉＣは、ｐ形不純物の不純物準位が深いた
め、温度の上昇とともに正孔密度が増加し、しきい値電
圧の増大が生じる。しきい値電圧の増加は、ＭＯＳＦＥ
Ｔのチャネル抵抗の増加を引き起こす。ＭＯＳＦＥＴの
オン抵抗は、チャネル抵抗とソース電極とドレイン電極
間のドリフト抵抗との和になるため、結果的に温度の上
昇とともに素子の電力損失が増大することになる。
め、温度の上昇とともに正孔密度が増加し、しきい値電
圧の増大が生じる。しきい値電圧の増加は、ＭＯＳＦＥ
Ｔのチャネル抵抗の増加を引き起こす。ＭＯＳＦＥＴの
オン抵抗は、チャネル抵抗とソース電極とドレイン電極
間のドリフト抵抗との和になるため、結果的に温度の上
昇とともに素子の電力損失が増大することになる。
【００１９】チャネル抵抗は、ゲート電圧を増加するこ
とで防ぐことができる。しかし、一方で、ゲート電圧の
増加はゲート損失の増大を引き起こすため、できる限り
小さくする必要がある。ＳｉＣ−ＭＯＳＦＥＴでは、室
温付近ではチャネル抵抗に対してドリフト抵抗が支配的
であるため、大きなゲート電圧を入力してもゲート損失
が増大するだけで、オン損失の低減には寄与しない。し
かし、高温では、チャネル抵抗が支配的となるため、ゲ
ート電圧を大きくすることで、オン損失を低減すること
ができる。本発明では、一つには、ゲート電圧を温度と
ともに大きくする制御方法をしているので、素子の温度
依存性を低減でき、室温から高温まで素子の総合的な電
力損失を低減することができる。
とで防ぐことができる。しかし、一方で、ゲート電圧の
増加はゲート損失の増大を引き起こすため、できる限り
小さくする必要がある。ＳｉＣ−ＭＯＳＦＥＴでは、室
温付近ではチャネル抵抗に対してドリフト抵抗が支配的
であるため、大きなゲート電圧を入力してもゲート損失
が増大するだけで、オン損失の低減には寄与しない。し
かし、高温では、チャネル抵抗が支配的となるため、ゲ
ート電圧を大きくすることで、オン損失を低減すること
ができる。本発明では、一つには、ゲート電圧を温度と
ともに大きくする制御方法をしているので、素子の温度
依存性を低減でき、室温から高温まで素子の総合的な電
力損失を低減することができる。
【００２０】また、オン損失の増大は、正孔濃度の増加
によるしきい値電圧の増加に大きく起因していることか
ら、何らかの方法でしきい値電圧の増加を抑制すれば、
損失の増加が抑制できる。しきい値電圧は、ｐ形領域の
フェルミレベルと真性半導体のフェルミレベルとのエネ
ルギー差に比例する第１項と、正孔密度の１／２に比例
する第２項の和になること、及びしきい値電圧の増大は
温度の上昇とともに第２項が支配的となるために生じる
ことを、課題を解決するための手段で述べた。本発明で
は、二つ目には、チャネルを形成する半導体領域の不純
物導入量を低く抑え、第２項が、第１項に対し、室温以
上のいかなる温度であっても小さくなる範囲に不純物密
度を低減しているので、しきい値電圧の変化が最小限に
抑えられ、素子の温度依存性とともに総合的な電力損失
を低減することができる。
によるしきい値電圧の増加に大きく起因していることか
ら、何らかの方法でしきい値電圧の増加を抑制すれば、
損失の増加が抑制できる。しきい値電圧は、ｐ形領域の
フェルミレベルと真性半導体のフェルミレベルとのエネ
ルギー差に比例する第１項と、正孔密度の１／２に比例
する第２項の和になること、及びしきい値電圧の増大は
温度の上昇とともに第２項が支配的となるために生じる
ことを、課題を解決するための手段で述べた。本発明で
は、二つ目には、チャネルを形成する半導体領域の不純
物導入量を低く抑え、第２項が、第１項に対し、室温以
上のいかなる温度であっても小さくなる範囲に不純物密
度を低減しているので、しきい値電圧の変化が最小限に
抑えられ、素子の温度依存性とともに総合的な電力損失
を低減することができる。
【００２１】
【実施例】以下、本発明を実施例により具体的に説明す
る。 実施例１ ここでは、ゲート入力信号の電圧レベルを、素子の動作
温度に依存させることによって、ＳｉＣ−ＭＯＳＦＥＴ
の温度依存性を抑制し、総合的な電圧損失を低減する本
発明の一実施例の説明を行う。
る。 実施例１ ここでは、ゲート入力信号の電圧レベルを、素子の動作
温度に依存させることによって、ＳｉＣ−ＭＯＳＦＥＴ
の温度依存性を抑制し、総合的な電圧損失を低減する本
発明の一実施例の説明を行う。
【００２２】図６、図８で示したように、ＳｉＣ−ＭＯ
ＳＦＥＴでは、Ｓｉ−ＭＯＳに比べ実用的な温度である
常温以上でのチャネル導電率の減少が大きく、その結
果、低温ではドリフト抵抗が、一方、高温ではチャネル
抵抗が素子のオン抵抗を支配する。チャネル導電率はゲ
ート入力信号の電圧を大きくすることで大きくなるが、
ゲート入力電圧を大きくすることは、ゲート損失の増大
をもたらす。そのため、素子温度が低い、つまりドリフ
ト領域の電気抵抗が支配的な領域で、ゲート電圧を大き
くすることは、ゲート電力損失が増大するだけで、素子
のオン損失を低減することにはなんら効果を示さない。
しかし、高温領域ではチャネル抵抗が支配的となるた
め、大きなゲート電圧を加えることで、総合的に電圧損
失を低減することができる。
ＳＦＥＴでは、Ｓｉ−ＭＯＳに比べ実用的な温度である
常温以上でのチャネル導電率の減少が大きく、その結
果、低温ではドリフト抵抗が、一方、高温ではチャネル
抵抗が素子のオン抵抗を支配する。チャネル導電率はゲ
ート入力信号の電圧を大きくすることで大きくなるが、
ゲート入力電圧を大きくすることは、ゲート損失の増大
をもたらす。そのため、素子温度が低い、つまりドリフ
ト領域の電気抵抗が支配的な領域で、ゲート電圧を大き
くすることは、ゲート電力損失が増大するだけで、素子
のオン損失を低減することにはなんら効果を示さない。
しかし、高温領域ではチャネル抵抗が支配的となるた
め、大きなゲート電圧を加えることで、総合的に電圧損
失を低減することができる。
【００２３】以下、これらの関係を図６を用いて、具体
的な数値で説明する。説明は、５０００Ｖ級の素子で行
う。室温（３００Ｋ）では、ドリフト領域の抵抗が支配
的であり、ゲートに７Ｖの電圧を印加すれば、チャネル
抵抗はドリフト領域の抵抗より小さくなる。したがっ
て、これ以上の電圧を印加しても、ゲート損失が増加す
るだけで、オン抵抗の低減には効果を示さない。。しか
し、例えば、２００℃（５００Ｋ）では、ゲート電圧１
５Ｖ以下では、チャネル抵抗が支配的となるため、ゲー
ト電圧を１５Ｖ程度に引き上げることは、総合的な電圧
損失の上で大きな効果が現れる。図１は、このような制
御を実現するための回路図で、本発明を実行した一実施
例である。以下、この実施例の説明を回路動作をもとに
行う。１１はＳｉＣ−ＭＯＳＦＥＴを用いた三相負荷制
御回路で、１はこのうちの一つのＳｉＣ−ＭＯＳＦＥＴ
とそれを制御するゲート制御回路を詳細に示したもので
ある。
的な数値で説明する。説明は、５０００Ｖ級の素子で行
う。室温（３００Ｋ）では、ドリフト領域の抵抗が支配
的であり、ゲートに７Ｖの電圧を印加すれば、チャネル
抵抗はドリフト領域の抵抗より小さくなる。したがっ
て、これ以上の電圧を印加しても、ゲート損失が増加す
るだけで、オン抵抗の低減には効果を示さない。。しか
し、例えば、２００℃（５００Ｋ）では、ゲート電圧１
５Ｖ以下では、チャネル抵抗が支配的となるため、ゲー
ト電圧を１５Ｖ程度に引き上げることは、総合的な電圧
損失の上で大きな効果が現れる。図１は、このような制
御を実現するための回路図で、本発明を実行した一実施
例である。以下、この実施例の説明を回路動作をもとに
行う。１１はＳｉＣ−ＭＯＳＦＥＴを用いた三相負荷制
御回路で、１はこのうちの一つのＳｉＣ−ＭＯＳＦＥＴ
とそれを制御するゲート制御回路を詳細に示したもので
ある。
【００２４】電圧監視回路１２からパルス出力はトラン
ジスタ１３を通して、ＭＯＳＦＥＴ１４に印加する。Ｍ
ＯＳＦＥＴ１４はこのパルス信号に応じてスイッチング
動作して、電源ＶＣＣからの電流を、コイル１６を通し
てコンデンサ１７に蓄える。コンデンサ１７に蓄えられ
た電圧は２つの抵抗１８で分圧し、抵抗の中間点でモニ
ターされ、電圧監視回路１２へ帰還される。電圧監視回
路１２は、ＳｉＣ−ＭＯＳＦＥＴ１９１の温度を温度セ
ンサー１９２を通して温度監視している温度監視回路１
９３からの信号に応じて、出力パルス信号の周波数、あ
るいはパルスのオン期間の長さを可変するなどして、コ
ンデンサ１７の電圧を制御する。
ジスタ１３を通して、ＭＯＳＦＥＴ１４に印加する。Ｍ
ＯＳＦＥＴ１４はこのパルス信号に応じてスイッチング
動作して、電源ＶＣＣからの電流を、コイル１６を通し
てコンデンサ１７に蓄える。コンデンサ１７に蓄えられ
た電圧は２つの抵抗１８で分圧し、抵抗の中間点でモニ
ターされ、電圧監視回路１２へ帰還される。電圧監視回
路１２は、ＳｉＣ−ＭＯＳＦＥＴ１９１の温度を温度セ
ンサー１９２を通して温度監視している温度監視回路１
９３からの信号に応じて、出力パルス信号の周波数、あ
るいはパルスのオン期間の長さを可変するなどして、コ
ンデンサ１７の電圧を制御する。
【００２５】スイッチング制御回路１９４はトランジス
タ回路１９を通してＳｉＣ−ＭＯＳＦＥＴ１９１のスイ
ッチング動作を行うが、トランジスタ回路１９はコンデ
ンサ１７に接続されているため、ＳｉＣ−ＭＯＳＦＥＴ
１９１のゲート入力信号１０の電圧レベルは、ＳｉＣ−
ＭＯＳＦＥＴ１９１の温度に応じて制御されることにな
る。したがって、本実施例を用いることによって、Ｓｉ
Ｃ−ＭＯＳＦＥＴ１９１の温度に応じたゲート入力信号
１０の電圧レベル制御が実現できる。ここで示したのは
一実施例であって、本発明は、ＳｉＣ−ＭＯＳＦＥＴの
温度に応じた電圧を発生できる回路が組み込まれ、この
回路から出力される電圧を持ち、ＳｉＣ−ＭＯＳＦＥＴ
に加わるゲート入力電圧が可変できる回路構成であれば
よい。尚、ＭＯＳＦＥＴの電流電圧特性は、ドレイン電
流がドレイン電圧に比例して増加する線形領域とドレイ
ン電流が増加しなくなる飽和領域の２つに分けることが
できる。一般に素子をスイッチング動作させて利用する
場合、素子のオン状態とは、素子を線形領域に保つこと
を意味する。本発明においても素子をオン状態に保つゲ
ート電圧とは素子を線形領域に保つゲート電圧のことで
あり、ドレイン電流が飽和する飽和領域に保つことでは
ない。したがって、図６、図８においても、チャネル抵
抗はドレイン電流がドレイン電圧に比例する線形領域で
のチャネル抵抗を示している。
タ回路１９を通してＳｉＣ−ＭＯＳＦＥＴ１９１のスイ
ッチング動作を行うが、トランジスタ回路１９はコンデ
ンサ１７に接続されているため、ＳｉＣ−ＭＯＳＦＥＴ
１９１のゲート入力信号１０の電圧レベルは、ＳｉＣ−
ＭＯＳＦＥＴ１９１の温度に応じて制御されることにな
る。したがって、本実施例を用いることによって、Ｓｉ
Ｃ−ＭＯＳＦＥＴ１９１の温度に応じたゲート入力信号
１０の電圧レベル制御が実現できる。ここで示したのは
一実施例であって、本発明は、ＳｉＣ−ＭＯＳＦＥＴの
温度に応じた電圧を発生できる回路が組み込まれ、この
回路から出力される電圧を持ち、ＳｉＣ−ＭＯＳＦＥＴ
に加わるゲート入力電圧が可変できる回路構成であれば
よい。尚、ＭＯＳＦＥＴの電流電圧特性は、ドレイン電
流がドレイン電圧に比例して増加する線形領域とドレイ
ン電流が増加しなくなる飽和領域の２つに分けることが
できる。一般に素子をスイッチング動作させて利用する
場合、素子のオン状態とは、素子を線形領域に保つこと
を意味する。本発明においても素子をオン状態に保つゲ
ート電圧とは素子を線形領域に保つゲート電圧のことで
あり、ドレイン電流が飽和する飽和領域に保つことでは
ない。したがって、図６、図８においても、チャネル抵
抗はドレイン電流がドレイン電圧に比例する線形領域で
のチャネル抵抗を示している。
【００２６】実施例２
ＳｉＣ−ＭＯＳＦＥＴの温度上昇にともなうチャネル抵
抗の増大は、ｐ形領域の正孔濃度の温度依存性が大き
く、しきい値電圧が温度とともに増加することに起因す
る。したがって、この効果を制御できれば、チャネル抵
抗の温度依存性を抑制でき、結果として総合的な電圧損
失を低減することができる。ＭＯＳＦＥＴのしきい値電
圧ＶＴは、 ＶＴ＝ＶＦＢ＋２ψB ＋｛２εS ｑＮA （２ψB ）｝0.5 ／Ｃｉ …（１） になる。ここでＶＦＢはフラットバンド電位であり、Ｎ
A はキャリヤ濃度であり、ゲート電極の仕事関数とＳｉ
Ｃの表面ポテンシャルの差である。そのため、ＶＦＢ
は、ＳｉＣの半導体的な性質によって決定されるもので
なく、ＳｉＣとＳｉＯ2 の界面状態や、ゲート電極材料
によって変化する。したがって、ＶＦＢ＝０として議論
を進めても本発明の主旨に反しない。
抗の増大は、ｐ形領域の正孔濃度の温度依存性が大き
く、しきい値電圧が温度とともに増加することに起因す
る。したがって、この効果を制御できれば、チャネル抵
抗の温度依存性を抑制でき、結果として総合的な電圧損
失を低減することができる。ＭＯＳＦＥＴのしきい値電
圧ＶＴは、 ＶＴ＝ＶＦＢ＋２ψB ＋｛２εS ｑＮA （２ψB ）｝0.5 ／Ｃｉ …（１） になる。ここでＶＦＢはフラットバンド電位であり、Ｎ
A はキャリヤ濃度であり、ゲート電極の仕事関数とＳｉ
Ｃの表面ポテンシャルの差である。そのため、ＶＦＢ
は、ＳｉＣの半導体的な性質によって決定されるもので
なく、ＳｉＣとＳｉＯ2 の界面状態や、ゲート電極材料
によって変化する。したがって、ＶＦＢ＝０として議論
を進めても本発明の主旨に反しない。
【００２７】しきい値電圧がキャリヤ濃度ＮA 依存性を
示すのは第３項のためであり、この項が第２項２ψB よ
り、いかなる温度であっても小さければ、第３項が支配
的になることはなく、しきい値電圧の変化を最小限に抑
えることができる。実際には、ψB も温度依存性を示
し、通常温度とともに減少するが、第３項にも含まれて
おり、第２項と第３項の大小関係の上では、ψB の温度
依存性は相殺できる。したがって、第２項２ψB の低温
域での値より、第３項がいかなる温度でも小さければ、
しきい値電圧の温度依存性を最小限に抑えることができ
る。
示すのは第３項のためであり、この項が第２項２ψB よ
り、いかなる温度であっても小さければ、第３項が支配
的になることはなく、しきい値電圧の変化を最小限に抑
えることができる。実際には、ψB も温度依存性を示
し、通常温度とともに減少するが、第３項にも含まれて
おり、第２項と第３項の大小関係の上では、ψB の温度
依存性は相殺できる。したがって、第２項２ψB の低温
域での値より、第３項がいかなる温度でも小さければ、
しきい値電圧の温度依存性を最小限に抑えることができ
る。
【００２８】以上の関係を式で表すと、
２ψB ≧｛２εS ｑＮA （２ψB ）｝0.5 ／Ｃｉ … （２）
となる。この式は、図２中に記載された式に書きなおす
ことができる。即ち、 ＮA ≦ψB ・Ｃｉ2 ／εS ｑ ＳｉＣには、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ、４Ｈ−Ｓｉ
Ｃなど、いくつかのポリタイプが存在することが知られ
ているが、例えば、Ａ１はドーピングした３Ｃ−ＳｉＣ
では、低温域のψB は約０．９５ｅＶとなる。これを式
で表すと、図２中のような不等式が得られる。この不等
式で示す範囲をグラフ化すると、図２の斜線部になり、
この範囲であれば、しきい値電圧の変化を最小限に抑え
られることになる。
ことができる。即ち、 ＮA ≦ψB ・Ｃｉ2 ／εS ｑ ＳｉＣには、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ、４Ｈ−Ｓｉ
Ｃなど、いくつかのポリタイプが存在することが知られ
ているが、例えば、Ａ１はドーピングした３Ｃ−ＳｉＣ
では、低温域のψB は約０．９５ｅＶとなる。これを式
で表すと、図２中のような不等式が得られる。この不等
式で示す範囲をグラフ化すると、図２の斜線部になり、
この範囲であれば、しきい値電圧の変化を最小限に抑え
られることになる。
【００２９】図２は、ＮA とＣｉの関係で示したが、例
えばゲート酸化膜としてＳｉＯ2 を使用した場合は、図
３中に示された不等式が成立し、これをグラフ化すると
図３の斜線部になる。以上の説明は次のようにまとめる
ことができる。Ａ１をｐ形領域の不純物とした３Ｃ−Ｓ
ｉＣを用いたＭＯＳＦＥＴでは、ゲート入力容量Ｃｉに
対しチャネル形成部であるｐ形領域の不純物密度が斜線
部で示した範囲にあれば本発明の効果が得られることに
なる。また、さらにゲート酸化膜にＳｉＯ2 を使用した
場合は、ＳｉＯ2 膜の膜厚に対しＮA が図３の斜線部の
範囲であれば、本発明が実行できることになる。
えばゲート酸化膜としてＳｉＯ2 を使用した場合は、図
３中に示された不等式が成立し、これをグラフ化すると
図３の斜線部になる。以上の説明は次のようにまとめる
ことができる。Ａ１をｐ形領域の不純物とした３Ｃ−Ｓ
ｉＣを用いたＭＯＳＦＥＴでは、ゲート入力容量Ｃｉに
対しチャネル形成部であるｐ形領域の不純物密度が斜線
部で示した範囲にあれば本発明の効果が得られることに
なる。また、さらにゲート酸化膜にＳｉＯ2 を使用した
場合は、ＳｉＯ2 膜の膜厚に対しＮA が図３の斜線部の
範囲であれば、本発明が実行できることになる。
【００３０】以上の実施例の効果を調べるため、図３で
示した本発明の範囲であるＢ点と範囲外であるＡ点の条
件で、それぞれしきい値電圧の温度依存性を求めた。そ
の結果を図４に示す。範囲外のＡ点では、しきい値は、
約２００Ｋから上昇し、約９００Ｋでは低温域の約５倍
である１０Ｖに達している。これに対し、本発明の範囲
内では、低温域の２Ｖからの上昇はほとんどなく、最大
値を示す４５０Ｋでもその値は、わずかに０．５Ｖ上昇
するだけである。このように、本発明の範囲内であれ
ば、しきい値電圧の上昇が抑制できることがわかる。
示した本発明の範囲であるＢ点と範囲外であるＡ点の条
件で、それぞれしきい値電圧の温度依存性を求めた。そ
の結果を図４に示す。範囲外のＡ点では、しきい値は、
約２００Ｋから上昇し、約９００Ｋでは低温域の約５倍
である１０Ｖに達している。これに対し、本発明の範囲
内では、低温域の２Ｖからの上昇はほとんどなく、最大
値を示す４５０Ｋでもその値は、わずかに０．５Ｖ上昇
するだけである。このように、本発明の範囲内であれ
ば、しきい値電圧の上昇が抑制できることがわかる。
【００３１】本発明を実施するためのトランジスタ構造
の一例を図５に示す。８１は素子がオフしているときに
加わる電圧を保持するための第一の半導体層であるｎ形
領域、８２は本発明で重要な役割を果たすチャネルを形
成する第二の半導体層であるｐ形領域、８３はチャネル
に電子電流を供給する第三の半導体層であるｎ形領域、
８４は絶縁膜、８５はゲート電極である。温度上昇によ
るチャネル抵抗の増加を不純物濃度を低減することで抑
制するという本発明の一つは、ｐ形領域８２の不純物濃
度を図２及び図３で示した範囲に設定することで実行さ
れる。
の一例を図５に示す。８１は素子がオフしているときに
加わる電圧を保持するための第一の半導体層であるｎ形
領域、８２は本発明で重要な役割を果たすチャネルを形
成する第二の半導体層であるｐ形領域、８３はチャネル
に電子電流を供給する第三の半導体層であるｎ形領域、
８４は絶縁膜、８５はゲート電極である。温度上昇によ
るチャネル抵抗の増加を不純物濃度を低減することで抑
制するという本発明の一つは、ｐ形領域８２の不純物濃
度を図２及び図３で示した範囲に設定することで実行さ
れる。
【００３２】前記実施例２では、３Ｃ−ＳｉＣを用いた
ｎチャネル形のＭＯＳＦＥＴを例にしたが、本発明の意
図するところは、キャリヤ密度が温度とともに増加する
ことに起因する素子の温度依存性を抑制することであっ
て、６Ｈ−ＳｉＣや４Ｈ−ＳｉＣなどの、他のポリタイ
プのＳｉＣであっても、導入したｐ形不純物の準位が深
ければ、実施例１、実施例２で示した本発明を実施する
ことができる。また、本発明は、ｐチャネルＭＯＳＦＥ
Ｔに限定されるものでなく、ｐチャネル形のＭＯＳＦＥ
Ｔの場合であっても、不純物準位の深いｎ形不純物を導
入した場合は、前述の議論が成り立ち、この場合も実施
例１、実施例２の効果が得られる。さらに、本発明は、
ＳｉＣだけに限定されるものではなく、深い不純物準位
を持つ半導体でＭＯＳＦＥＴを作成したときに成立する
ものである。
ｎチャネル形のＭＯＳＦＥＴを例にしたが、本発明の意
図するところは、キャリヤ密度が温度とともに増加する
ことに起因する素子の温度依存性を抑制することであっ
て、６Ｈ−ＳｉＣや４Ｈ−ＳｉＣなどの、他のポリタイ
プのＳｉＣであっても、導入したｐ形不純物の準位が深
ければ、実施例１、実施例２で示した本発明を実施する
ことができる。また、本発明は、ｐチャネルＭＯＳＦＥ
Ｔに限定されるものでなく、ｐチャネル形のＭＯＳＦＥ
Ｔの場合であっても、不純物準位の深いｎ形不純物を導
入した場合は、前述の議論が成り立ち、この場合も実施
例１、実施例２の効果が得られる。さらに、本発明は、
ＳｉＣだけに限定されるものではなく、深い不純物準位
を持つ半導体でＭＯＳＦＥＴを作成したときに成立する
ものである。
【００３３】ただし、この場合は、図２、図３の斜線部
分が本発明の領域でなく、図２、図３中に示された不等
式の成立する範囲で、本発明は実施できる。前記各実施
例は、絶縁ゲート形電界効果トランジスタに対して本発
明を適用した実施例である。しかし、本発明は絶縁ゲー
ト形電界効果トランジスタだけに適用されるわけでな
い。本発明で重要なことは、ＭＯＳゲートを有する半導
体素子において、チャネルを形成する部分の不純物の不
純物準位が深く、この効果によって素子のしきい値が大
きな影響を受け、素子が大きな温度依存性を示すことを
防止することである。したがって、本発明は、絶縁ゲー
ト形電界効果トランジスタだけに適用されるわけでな
く、例えば、絶縁ゲートを有する絶縁ゲート形バイポー
ラトランジスタにおいても同様に有効に適用できる。
分が本発明の領域でなく、図２、図３中に示された不等
式の成立する範囲で、本発明は実施できる。前記各実施
例は、絶縁ゲート形電界効果トランジスタに対して本発
明を適用した実施例である。しかし、本発明は絶縁ゲー
ト形電界効果トランジスタだけに適用されるわけでな
い。本発明で重要なことは、ＭＯＳゲートを有する半導
体素子において、チャネルを形成する部分の不純物の不
純物準位が深く、この効果によって素子のしきい値が大
きな影響を受け、素子が大きな温度依存性を示すことを
防止することである。したがって、本発明は、絶縁ゲー
ト形電界効果トランジスタだけに適用されるわけでな
く、例えば、絶縁ゲートを有する絶縁ゲート形バイポー
ラトランジスタにおいても同様に有効に適用できる。
【００３４】また、本発明は、絶縁ゲートを有する他の
素子であっても、チャネルを形成する半導体部分に導入
された不純物の不純物準位が室温以上でキャリヤ密度が
増加するほど深ければ、同様に適用できる。本発明で
は、チャネルを形成する半導体部分の不純物密度を低く
抑えることで、ＭＯＳゲート部のしきい値電圧変化を抑
制し、素子特性の温度変化を抑制している。ＭＯＳのチ
ャネルはゲート酸化膜と接する半導体領域のうち酸化膜
と接触する極近傍に形成される。一般的に、この厚さは
１００ｎｍ程度である。したがって、第二の半導体層全
体の不純物濃度を低くする必要はなく、チャネルが形成
される領域の不純物濃度だけを図２、図３で示したよう
な範囲に設定することで、本発明は実行できる。また、
本発明の素子及びゲート制御方法は、単体あるいは、複
数個併設して使用する電力変換装置などで用いられるこ
とは、当然である。
素子であっても、チャネルを形成する半導体部分に導入
された不純物の不純物準位が室温以上でキャリヤ密度が
増加するほど深ければ、同様に適用できる。本発明で
は、チャネルを形成する半導体部分の不純物密度を低く
抑えることで、ＭＯＳゲート部のしきい値電圧変化を抑
制し、素子特性の温度変化を抑制している。ＭＯＳのチ
ャネルはゲート酸化膜と接する半導体領域のうち酸化膜
と接触する極近傍に形成される。一般的に、この厚さは
１００ｎｍ程度である。したがって、第二の半導体層全
体の不純物濃度を低くする必要はなく、チャネルが形成
される領域の不純物濃度だけを図２、図３で示したよう
な範囲に設定することで、本発明は実行できる。また、
本発明の素子及びゲート制御方法は、単体あるいは、複
数個併設して使用する電力変換装置などで用いられるこ
とは、当然である。
【００３５】実施例３
本発明のトランジスタを作成するための、一つの作成方
法を図７に示す。図７（ａ）は、昇華法、あるいはエピ
タキシャル成長法などで作成した基板７１上に、ｎ形に
なるように第１の半導体層７２、ｐ形のドーパントを含
むように第２の半導体層７３をエピタキシャル成長させ
た状態である。炭化珪素層のエピタキシャル成長は、例
えばシランとメタンなどを含む原料ガスを用いるＣＶＤ
法で実現でき、この気相成長用の原料ガス中に不純物を
混合しておくことによって炭化珪素膜中に所望の濃度の
不純物のドープが行える。ドープ後のイオン化率などを
考慮すると、ｎ形不純物としては窒素、ｐ形不純物とし
てはアルミが最も適する。
法を図７に示す。図７（ａ）は、昇華法、あるいはエピ
タキシャル成長法などで作成した基板７１上に、ｎ形に
なるように第１の半導体層７２、ｐ形のドーパントを含
むように第２の半導体層７３をエピタキシャル成長させ
た状態である。炭化珪素層のエピタキシャル成長は、例
えばシランとメタンなどを含む原料ガスを用いるＣＶＤ
法で実現でき、この気相成長用の原料ガス中に不純物を
混合しておくことによって炭化珪素膜中に所望の濃度の
不純物のドープが行える。ドープ後のイオン化率などを
考慮すると、ｎ形不純物としては窒素、ｐ形不純物とし
てはアルミが最も適する。
【００３６】図７（ｂ）は、窒素イオンをイオン注入し
て、第３の半導体層７４を作成する工程を示す。このイ
オン注入は、基板温度を常温に保って行ってもよいが、
数百℃程度の基板温度で行う方がリーク電流の小さなよ
り良質な半導体層が作成できる。ここでは省略されてい
るが、このイオン注入は、もちろんフォトレジスト膜な
どをマスクとして行う。図７（ｃ）は凹部７５の堀り込
み工程を示す。このエッチングは、フォトレジスト膜な
どを利用して、異方性エッチングによって、第１の半導
体層７２の現れるまでドライエッチングするのがよい。
凹部の堀り込みは、図に示したごとく、イオン注入で作
成された第３の半導体領域の範囲を行う。
て、第３の半導体層７４を作成する工程を示す。このイ
オン注入は、基板温度を常温に保って行ってもよいが、
数百℃程度の基板温度で行う方がリーク電流の小さなよ
り良質な半導体層が作成できる。ここでは省略されてい
るが、このイオン注入は、もちろんフォトレジスト膜な
どをマスクとして行う。図７（ｃ）は凹部７５の堀り込
み工程を示す。このエッチングは、フォトレジスト膜な
どを利用して、異方性エッチングによって、第１の半導
体層７２の現れるまでドライエッチングするのがよい。
凹部の堀り込みは、図に示したごとく、イオン注入で作
成された第３の半導体領域の範囲を行う。
【００３７】図７（ｄ）は、ゲート絶縁膜７７、ゲート
電極７８、ソース電極７６、及びドレイン電極７９の作
成工程を示す。ゲート絶縁膜７７は、シリコンの場合と
同様に熱酸化膜とするのが最も簡単な作成方法である。
酸素雰囲気内での短時間の熱酸化により、ゲート絶縁膜
７７として適する例えば０．０５〜０．１μｍの厚さの
酸化シリコン膜が、炭化珪素においてもシリコンと同様
に形成することができる。ソース電極７６、ゲート電極
７８、及びドレイン電極７９は、シリコン素子で多用さ
れている例えばスパッタリング法などを用いて、ニッケ
ルで形成するのが最もよい。ソース電極７６及びドレイ
ン電極７９とＳｉＣとのオーミック接触は、電極形成
後、アルゴンなどの不活性ガス中で、１０００〜１４０
０℃前後に加熱することで作成する。またモリブデンシ
リサイド、タングステンシリサイドなどの電気的導電性
のよい部材を用いてもよい。ゲート電極７８において
は、多結晶シリコンなどの部材を使用してもよい。本発
明の絶縁ゲート形バイポーラトランジスタを作成する場
合は、第１の半導体層７２に先だってｐ形の半導体層を
エピタキシャル成長する工程が増えるだけで、その他
は、図７で示した絶縁ゲート形電界効果トランジスタの
場合と同一手法で作成できる。
電極７８、ソース電極７６、及びドレイン電極７９の作
成工程を示す。ゲート絶縁膜７７は、シリコンの場合と
同様に熱酸化膜とするのが最も簡単な作成方法である。
酸素雰囲気内での短時間の熱酸化により、ゲート絶縁膜
７７として適する例えば０．０５〜０．１μｍの厚さの
酸化シリコン膜が、炭化珪素においてもシリコンと同様
に形成することができる。ソース電極７６、ゲート電極
７８、及びドレイン電極７９は、シリコン素子で多用さ
れている例えばスパッタリング法などを用いて、ニッケ
ルで形成するのが最もよい。ソース電極７６及びドレイ
ン電極７９とＳｉＣとのオーミック接触は、電極形成
後、アルゴンなどの不活性ガス中で、１０００〜１４０
０℃前後に加熱することで作成する。またモリブデンシ
リサイド、タングステンシリサイドなどの電気的導電性
のよい部材を用いてもよい。ゲート電極７８において
は、多結晶シリコンなどの部材を使用してもよい。本発
明の絶縁ゲート形バイポーラトランジスタを作成する場
合は、第１の半導体層７２に先だってｐ形の半導体層を
エピタキシャル成長する工程が増えるだけで、その他
は、図７で示した絶縁ゲート形電界効果トランジスタの
場合と同一手法で作成できる。
【００３８】
【発明の効果】本発明によれば、チャネルを形成する半
導体層に導入される不純物の不純物準位が深く、大きな
温度依存性を示す絶縁ゲート形の半導体素子であって
も、素子の温度とともにゲート入力電圧の大きさを可変
する制御を行うので、低温域から高温域までゲート電圧
損失を含めた総合的な素子の電圧損失を最小に抑制する
ことができる。また、チャネルを形成する半導体層に導
入される不純物準位の深い不純物の密度を規定値以下に
制限しているので、温度上昇とともに増加するキャリヤ
密度の影響を受けて素子のしきい値電圧が増大するのを
抑制することができ、結果的に、素子の温度依存性が最
小限に抑えられるとともに、総合的な電圧損失を最小限
に抑制することができる。
導体層に導入される不純物の不純物準位が深く、大きな
温度依存性を示す絶縁ゲート形の半導体素子であって
も、素子の温度とともにゲート入力電圧の大きさを可変
する制御を行うので、低温域から高温域までゲート電圧
損失を含めた総合的な素子の電圧損失を最小に抑制する
ことができる。また、チャネルを形成する半導体層に導
入される不純物準位の深い不純物の密度を規定値以下に
制限しているので、温度上昇とともに増加するキャリヤ
密度の影響を受けて素子のしきい値電圧が増大するのを
抑制することができ、結果的に、素子の温度依存性が最
小限に抑えられるとともに、総合的な電圧損失を最小限
に抑制することができる。
【図１】本発明の効果をゲート入力信号制御によって引
き出すための回路図。
き出すための回路図。
【図２】キャリヤ密度とゲート入力容量との関係を示す
グラフ。
グラフ。
【図３】キャリヤ密度とＳｉＯ2 膜の厚さの関係を示す
グラフ。
グラフ。
【図４】しきい値電圧の温度依存性が抑制できることを
示すグラフ。
示すグラフ。
【図５】本発明のトランジスタ構造を示す断面構成図。
【図６】チャネル抵抗とドリフト領域の電気抵抗を比較
しているグラフ。
しているグラフ。
【図７】本発明のトランジスタを作成するための説明
図。
図。
【図８】チャネル導電率の温度依存性を示すグラフ。
１…ゲート制御回路、１１…電力変換装置、１９１…大
きな温度依存性を示す絶縁ゲート形半導体素子、７１…
基板、７２、８１：第１の半導体層、７３、８２：第２
の半導体層、７４、８３：第３の半導体層、７５：凹
部、７６：ソース電極、７７、８４：絶縁層、７８、８
５：ゲート電極、７９：ドレイン電極、
きな温度依存性を示す絶縁ゲート形半導体素子、７１…
基板、７２、８１：第１の半導体層、７３、８２：第２
の半導体層、７４、８３：第３の半導体層、７５：凹
部、７６：ソース電極、７７、８４：絶縁層、７８、８
５：ゲート電極、７９：ドレイン電極、
Claims (9)
- 【請求項１】 第一導電形の半導体からなる第一の半導
体層と、これに接する第二導電形の半導体からなる第二
の半導体層と、第二の半導体層によって第一の半導体層
と分離された位置に位置する第一導電形の第三の半導体
層と、第一の半導体層と第二の半導体層と第三の半導体
層に接するように設けられた絶縁膜と、絶縁膜を介して
第二の半導体層と相反する面に設けられたゲート電極と
を有し、前記第二の半導体層内に導入された第二導電形
を示す不純物が室温以上でキャリヤ密度が増加するほど
深い不純物準位である絶縁ゲート形電界効果トランジス
タにおいて、前記絶縁ゲート形電界効果トランジスタの
オン状態を動作領域の直線領域に保つためのゲート入力
信号の大きさを、素子の温度の上昇とともに大きくする
ことを特徴とする絶縁ゲート形電界効果トランジスタの
駆動方法。 - 【請求項２】 前記第二導電形の第二の半導体層がＳｉ
Ｃで作成されていることを特徴とする請求項１記載の絶
縁ゲート形電界効果トランジスタの駆動方法。 - 【請求項３】 前記第二導電形の第二の半導体層がＳｉ
Ｃで作成され、かつこの半導体層がｐ形半導体であるこ
とを特徴とする請求項１記載の絶縁ゲート形電界効果ト
ランジスタの駆動方法。 - 【請求項４】 前記第二導電形の第二の半導体層がＳｉ
Ｃで作成され、かつこの半導体層の導入不純物がアルミ
ニウムであることを特徴とする請求項１記載の絶縁ゲー
ト形電界効果トランジスタの駆動方法。 - 【請求項５】 第一導電形の半導体からなる第一の半導
体層と、これに接する第二導電形半導体からなる第二の
半導体層と、第二の半導体層によって第一の半導体層と
分離された位置に位置する第一導電形の第三の半導体層
と、第一の半導体層と第二の半導体層と第三の半導体層
に接するように設けられた絶縁膜と、絶縁膜を介して第
二の半導体層と相反する面に設けられたゲート電極とを
有する絶縁ゲート形電界効果トランジスタにおいて、前
記第二の半導体層内に導入された第二導電形を示す不純
物が室温以上でキャリヤ密度が増加するほど深い不純物
準位であり、かつ前記第二の半導体層内に導入された第
二導電形を示す不純物のうち電気的に有効に不純物とし
て寄与している第二導電形を示す不純物の密度と前記第
二の半導体層内に導入された第一導電形を示す不純物の
うち電気的に有効に不純物として寄与している第一導電
形を示す不純物密度の差が、前記第二半導体層のフェル
ミレベルと不純物を含まない場合の半導体層のフェルミ
レベルとの差の絶対値ψB 、前記第二半導体層を構成し
ている誘電率εS 、電荷素量ｑ、及び単位面積当りのゲ
ート入力容量Ｃｉとによって表される式（ψB Ｃｉ2 ）
／（εS ・ｑ）以下であることを特徴とする絶縁ゲート
形電界効果トランジスタ。 - 【請求項６】 前記絶縁膜がＳｉＯ2 で作成され、かつ
前記第二の半導体層内に導入された第二導電形を示す不
純物のうち電気的に有効に不純物として寄与している第
二導電形を示す不純物の密度と、前記第二の半導体層内
に導入された第一導電形を示す不純物のうち電気的に有
効に不純物として寄与している第一導電形を示す不純物
密度の差が、第二半導体層のフェルミレベルと不純物を
含まない場合の半導体層のフェルミレベルとの差の絶対
値ψB 、前記第二半導体層を構成している誘電率εS 、
ＳｉＯ2 の誘電率εi 、ＳｉＯ2 の膜厚ｄｉ、及び電荷
素量ｑとによって表される式（ψB εi 2 ）／（εS ・
ｑ・ｄｉ2 ）以下であることを特徴とする請求項５記載
の絶縁ゲート形電界効果トランジスタ。 - 【請求項７】 前記第二導電形の第二の半導体層がＳｉ
Ｃで構成されていることを特徴とする請求項５又は６記
載の絶縁ゲート形電界効果トランジスタ。 - 【請求項８】 前記第二導電形の第二の半導体層がＳｉ
Ｃで構成され、かつこの半導体層がｐ形半導体であるこ
とを特徴とする請求項５又は６記載の絶縁ゲート形電界
効果トランジスタ。 - 【請求項９】 前記第二導電形の第二の半導体層がＳｉ
Ｃで構成され、かつ第二の半導体層に導入された不純物
がアルミニウムであることを特徴とする請求項５又は６
記載の絶縁ゲート形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7630994A JP3397260B2 (ja) | 1994-03-24 | 1994-03-24 | 絶縁ゲート形トランジスタの駆動方法と絶縁ゲート形トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7630994A JP3397260B2 (ja) | 1994-03-24 | 1994-03-24 | 絶縁ゲート形トランジスタの駆動方法と絶縁ゲート形トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263687A JPH07263687A (ja) | 1995-10-13 |
| JP3397260B2 true JP3397260B2 (ja) | 2003-04-14 |
Family
ID=13601778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7630994A Expired - Fee Related JP3397260B2 (ja) | 1994-03-24 | 1994-03-24 | 絶縁ゲート形トランジスタの駆動方法と絶縁ゲート形トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3397260B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4872176B2 (ja) * | 2001-08-29 | 2012-02-08 | 株式会社デンソー | 接合型ｆｅｔの駆動回路 |
| US7671409B2 (en) | 2004-06-11 | 2010-03-02 | Panasonic Corporation | Wide gap semiconductor power device with temperature independent resistivity due to channel region resistivity having negative temperature dependence |
-
1994
- 1994-03-24 JP JP7630994A patent/JP3397260B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07263687A (ja) | 1995-10-13 |
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