JP5344477B2 - リセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ - Google Patents
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Description
ドリフト領域と電界緩和領域を用いた、SiCラテラルMISFETの高耐圧化、低オン抵抗化のキーとなるパラメータは、リサーフ構造を構成するドリフト領域と電界緩和領域のキャリア不純物濃度と長さにあり、適切に選択することにより相応の効果を期待できる。しかしながら、上記従来構造によって得られるデバイスの性能を見る限り、リサーフ構造の採用、パラメータの適切な選択だけでは十分ではなく、さらなる低オン抵抗実現のためのアプローチ、着眼点のシフトが必要である。以下に、この点について詳述する。
オン抵抗の構成要素は以下の通りである。
(1)ドレイン(ドリフト)領域の抵抗:RDr
(2)チャネル領域の抵抗:RCh
(3)ドレイン電極とドレイン領域とのコンタクト抵抗:RDC
(4)ソース電極とソース領域とのコンタクト抵抗:RSC
上記抵抗には次の大小関係がある。
RDr 〜 RCh >> RDC 〜 RSC
上記抵抗の値に効く因子は下記の通りである。
(1)RDr:耐圧 ‥‥ 耐圧を高くするにはドレイン(ドリフト)領域のキャリア不純物濃度を下げて領域のキャリア不純物濃度を下げて領域の長さを長くする必要があるのでドレイン(ドリフト)抵抗RDrは大きくなる。
(2)RCh:チャネル長‥‥チャネル長を短くするとチャネル抵抗RChは小さくなる。
(3) RDC:電極材料、ドレイン領域表面ドナー濃度
(4) RSC:電極材料、ソース領域表面ドナー濃度
従来の研究開発は、主として(1)に注力しており、(2)はほとんど検討されていない。(3)、(4)については現状大きな問題とは見做されていない。
本発明の一つめの課題は、(2)に着眼したもので、サブミクロンのチャネル長を有するSiCラテラルMISFETを実現することである。短チャネル化の課題は、SiC MISFETの短チャネル効果を抑制することである。
次に、スイッチ21、24をオフ、スイッチ22、23をオンにすると、負荷ZLには右から左方向に電流が流れ、これで交流に変換されたことになる。
直流から交流への変換効率を決める因子は、二つある。一つ目はスイッチがオンしている時の抵抗(オン抵抗)であり、二つ目は各スイッチのゲート電極とドレイン、ソース、領域との重なりに起因する寄生容量(CGD、CGS)である。すなわち、スイッチ21、22、23、24のオン・オフは、SiC MISFETのゲート・ソース間にパルス状の電圧信号を印加することによって制御するが、スイッチング時に、この寄生容量(CGD、CGS)を通して流れる電流は、負荷に供給されずに無駄に消費されてしまうからである。
本発明はまた、ゲート電極とドレイン、ソース領域との重なりに起因する寄生容量の低減を図ったSiCラテラルMISFETを提供することを目的とするものである。
本発明はさらに、非自己整合製造プロセスを使用した場合でも短ゲート(チャネル)長デバイスの実現を可能とするSiC MISFETの製造方法を提供することを目的とするものである。
すなわち、リセスゲート構造の採用によりゲート電極に隣接するソース、ドレイン(ドリフト)領域の厚さを選択的に薄く、もしくは実質ゼロにできるので、短チャネル効果を抑制でき、短ゲート長(チャネル長)によるオン抵抗の低いSiCラテラルMISFETを得ることができる。ゲート電極隣接部から離れたソース、ドレイン(ドリフト)領域は厚さは薄くしなくてすむので、ソース、ドレイン(ドリフト)領域のシート抵抗上昇の恐れもなくなるため、この点でもデバイスのオン抵抗を低減できる。その結果、本発明によるSiCラテラルMISFETは、パワーICの構成素子として好適なものとなる。
また、自己整合によらずとも短ゲート長(チャネル長)のSiC MISFETを作製することが可能となる。
[実施の形態1]
図1は、実施の形態1にかかるSiCラテラルMISFETを示す。SiC基板1上にp型のSiC半導体領域2を形成した基体を準備し、SiC半導体領域2内にその一主面に隣接し、離間・対向するn型のソース領域3、n型のドリフト領域(この図ではn−型の領域5とそれに隣接するn型の領域6とから構成されており、ドレイン領域として機能する)を設ける。n−型領域およびn型領域6は、先に述べたように、リサーフ領域とも呼ばれている。ドリフト領域は、図示のような二つの異なるキャリア不純物濃度の領域からなる形態に限定されず、目標とする耐圧、ドリフト領域の寄生抵抗の大きさとの兼ね合いで、必要に応じ単一のキャリア不純物濃度領域を形成してもよいし、あるいは、三つ以上のキャリア不純物濃度の異なる領域で構成してもよいことに留意すべきである。ドリフト領域を構成するn型領域の表面部分にはn−型領域から離れた位置にSiC半導体領域2の一主面に接してn型の高キャリア不純物濃度のドレイン電極コンタクト領域7が形成されており、ソース領域表面部分にはn型の高キャリア不純物濃度のソース電極コンタクト領域4が形成されている。n−、n、n+はキャリア不純物濃度の高低をシンボル化したものでn−<n<n+の関係にある。n−型領域の表面部分にはn−型領域5の厚さより浅いp型の電界緩和領域9がSiC半導体領域2の一主面に接し、n−型領域5の端縁に沿って設けられている。ここで、SiC基板1は、p型、n型あるいは半絶縁性のいずれかであって、結晶面は、(0001)Si面、または(000−1)C面とするか、あるいはその他の面方位であってもよい。また、p型SiC半導体領域2は、デバイスを構成する領域が形成される活性層であり、例えばキャリア不純物濃度が5×1015/cm3程度でドーピングされた10μmの厚さをもつエピタキシャル成長層からなる。ソース、ドレインコンタクト領域4、7のキャリア不純物濃度は約1×1020/cm3である。n−型領域5、n型領域6、p型電界緩和領域9のキャリア不純物濃度は目標耐圧、ドリフト領域の寄生抵抗(オン抵抗に効いてくる要素)の相関で決まるので一概に固定できないが、この例では、n型の領域をのキャリア不純物濃度6×1017/cm3、深さ300nmで、n−型の領域をキャリア不純物濃度1.4×1017/cm3、深さ300nmで形成した。また、p型の電界緩和領域9は、キャリア不純物濃度1×1018/cm3、深さ100nmで形成した。
ソース領域3とn−型領域5との離間距離(対向間隔)は1μmであり、この距離が、すなわちゲート長Lg(チャネル長)を規定する。
ゲート絶縁膜11は、シリコン酸化膜を用いることができ、その厚さは例えば、13nmである。図1では、単純化のために、ゲート絶縁膜11がSiC半導体領域2の一主面のほぼ全体を覆うように示しているが、実際に作成される場合には、SiC半導体領域2の一主面の一部上および凹部8の両側面および底面上でゲート電極12に接する部分にのみゲート絶縁膜11が存在し、SiC半導体領域2の一主面上のその他の部分にはより厚い絶縁膜(フィールド絶縁膜)が形成される。また、この例では、ゲート絶縁膜11として凹部(リセス)8の底面と両側面上ならびにソース領域3およびn−型領域5の一部表面上にかけて一様な厚さのものを用いているが、これに限ることなく、例えば、ソース領域3およびn−型領域5の一部表面上のゲート絶縁膜を凹部内のそれより厚くしてもよい。これにより、ゲート電極とソース、ドレイン(ドリフト)領域とのオーバラップによる容量の増加を抑制できる。
ゲート電極12は、ポリシリコン材料を用いることができ、n型の不純物を1×1020/cm3程度ドーピングしたものを利用する。
図1の構造では、凹部8の底面の両端部近傍直下のソース領域3、n−型領域5一部が薄い領域3a、5aとして存在している。また、ソース電極13直下のソース領域3、ドレインとして機能するn型の領域5、6は比較的厚く維持されている。この結果、かかるSiC MISFETでは、ゲート長(チャネル長)を短くしていっても短チャネル効果を抑制でき、オン抵抗の低減を可能とするという特徴をもつ。
ゲート電極12のn−型の領域上への張り出し延長は、いわゆるフィールドプレート効果を果たすもので、半導体領域内での空乏層の伸びを助長する働きをもつ。
ゲート電極とソースまたはドレイン電極間の容量CGS(ゲート・ソース間)、CGD(ゲート・ドレイン間)は下式(1)で表わされる(CGS、CGDいずれも同じなので、ここではCGSについて言及する)。
図2は、実施の形態2にかかるSiCラテラルMISFETを示す。このデバイスでは、SiC半導体領域2の一主面を基準にして、凹部(リセス)8の底面が位置する深さがソース領域3、n−型の領域5の厚さとほぼ等しく選定されている。理想的には両者の深さ(厚さ)が同一であることが望ましいが、製造プロセス的には同一に合わせこむことが難しいので、凹部底面8の深さをソース、ドレイン領域13、14の厚さよりごくわずかに小さくするように制御する。逆の関係になると、チャネル長が目標値より長くなってしまうからである。
この構造によれば、図1の3a、5aに相当するソース領域3、n−領域5の一部の厚さをさらに薄く、ほぼゼロにできるので、短チャネル効果の抑制効果がより高くなるという特徴をもつ。
図4は、実施の形態3にかかるSiCラテラルMISFETを示す。このデバイスでは、図1に示す構造に加え、p型の容量緩和領域10がソース領域3の表面部分に、SiC半導体領域2の一主面に接して設けられている。p型の容量緩和領域10の働きは、[0035]で述べたことと同様で、ゲート電極とソース領域3との重なりに起因する寄生容量を低減する。この容量緩和領域10は、例えば、凹部(リセス)8の端部から1μm程度張り出し、深さは約100nm、キャリア不純物濃度は約1×1018/cm3である。
このデバイスは、ゲート・ドレイン、ゲート・ソース間双方で寄生容量低減を図れるので、最良の実施の形態となる。
この後で、基体を、例えば、1600℃で30分間アニール処理することで、注入されたn型不純物およびp型不純物を活性化させる。
ソース領域3の表面部分に、SiC半導体領域2の一主面に接して浅いp型の容量緩和領域10が選択的に形成される。
2 SiC半導体領域
3 ソース領域
3a ソース領域の薄い領域
4 ソースコンタクト領域
5 n−型の領域(ドリフト領域)
5a n−型の領域(ドリフト領域)の薄い領域
6 n型の領域(ドリフト領域)
7 ドレインコンタクト領域
8 凹部(リセス)
9 電界緩和領域
10 容量緩和領域
11 ゲート絶縁膜
12 ゲート電極
13 ソース電極
14 ドレイン電極
15 基板電極
Claims (12)
- 一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース領域(3)およびドリフト領域(5、6)と、前記一主面に接し前記ドリフト領域(6)内に形成された前記一導電型とは反対導電型のドレイン領域(7)と、前記一主面に接し前記ソース領域(3)に近接するドリフト領域(5)の表面部分に前記ドリフト領域(5)の深さより浅く形成された前記一導電型の電界緩和領域(9)と、前記離間して形成されたソース領域(3)およびドリフト領域(5)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接する第1の側面と、前記ドリフト領域(5)に接する第2の側面と、前記一主面から所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース領域(3)およびドリフト領域(5)を接続する底面とからなる凹部(8)と、前記ソース領域(3)の一部および前記電界緩和領域(9)が接する前記一主面を覆い、前記凹部(8)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(11)と、前記ゲート絶縁膜(11)上に形成されたゲート電極(12)と、前記ソース、ドレイン領域(3、7)に電気的に接続されたソース、ドレイン電極(13、14)とを有し、前記ソース、ドリフト領域(3、5)を接続する前記底面に隣接する前記炭化珪素半導体領域(2)部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドリフト領域(3、5)の薄い領域(3a、5a)に接して、前記ゲート電極(12)は前記電界緩和領域(9)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
- 前記ゲート電極(12)直下の前記一主面に接する前記ソース領域(3)の表面部分に前記ソース領域(3)の深さより浅い前記一導電型の容量緩和領域(10)が形成されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
- 前記ドリフト領域は、キャリア不純物濃度の異なる二つ以上の部分(5、6)からなり、各部分のキャリア不純物濃度がドレイン電極(14)側からゲート電極(12)側に向かって段階的に低く選定されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
- 前記電界緩和領域(9)の長さは、前記凹部(8)の前記第2の側面から1μmより長く、前記電界緩和領域(9)と前記ドリフト領域(5)との境界部からドレイン電極(14)までの長さの2/3より短く選定されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
- 前記ソース領域(3)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより
浅い高キャリア不純物濃度のソース領域(4)が形成され、該キャリア不純物濃度は前記ド
レイン領域(7)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項1記載のリセ
スゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。 - 前記一導電型はp型であり、前記一導電型とは反対導電型はn型であることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
- 一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域内に前記一主面に接し、互いに離間しかつ前記一主面から第1の所定の深さで形成された前記一導電型とは反対導電型のソース領域(3)およびドリフト領域(5、6)と、前記一主面に接し前記ドリフト領域(6)内に形成された前記一導電型とは反対導電型のドレイン領域(7)と、前記一主面に接し前記ソース領域(3)に近接するドリフト領域(5)の表面部分に前記ドリフト領域(5)の深さより浅く形成された前記一導電型の電界緩和領域(9)と、前記離間して形成されたソース領域(3)およびドリフト領域(5)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接しかつ前記第1の所定の深さと実質的に同じ長さをもつ第1の側面と、前記ドリフト領域(5)に接しかつ前記第1の所定の深さと実質的に同じ長さをもつ第2の側面と、前記一主面から第2の所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース領域(3)およびドリフト領域(5)を接続する底面とからなる凹部(8)と、前記ソース領域(3)の一部および前記電界緩和領域(9)が接する前記一主面を覆い、前記凹部(8)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(11)と、前記ゲート絶縁膜(11)上に形成されたゲート電極(12)と、前記ソース、ドレイン領域(3、7)に電気的に接続されたソース、ドレイン電極(13、14)とを有し、前記ソース領域(3)およびドリフト領域(5)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域(2)部分でチャネル形成領域を構成し、前記第2の所定の深さは前記第1の所定の深さとほぼ等しく選定されてなり、前記ゲート電極(12)は前記電界緩和領域(9)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
- 前記ゲート電極(12)直下の前記一主面に接する前記ソース領域(3)の表面部分に前記ソース領域(3)の深さより浅い前記一導電型の容量緩和領域(10)が形成されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
- 前記ドリフト領域キャリア不純物濃度の異なる二つ以上の部分(5、6)からなり、各部分のキャリア不純物濃度がドレイン電極(14)側からゲート電極(12)側に向かって段階的に低く選定されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
- 前記電界緩和領域(9)の長さは、前記凹部(8)の前記第2の側面から1μmより長く、前記電界緩和領域(9)と前記ドリフト領域(5)との境界部からドレイン電極(14)までの長さの2/3より短く選定されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
- 前記ソース領域(3)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(4)が形成され、該キャリア不純物濃度は前記ドレイン領域(7)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
- 前記一導電型はp型であり、前記一導電型とは反対導電型はn型であることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
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