JP6421476B2 - 半導体装置及びその製造方法 - Google Patents
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本発明の第1の実施形態に係る半導体装置は、図1に示すように、第1導電型(N+型)の半導体基板1と、半導体基板1の表面上に形成された第1導電型(N型)のドリフト領域2と、ドリフト領域2内に形成された第2導電型(P型)のウェル領域3と、ドリフト領域2内のウェル領域3上に形成された第1導電型(N+型)のソース領域4と、ドリフト領域2、ウェル領域3及びソース領域4にゲート絶縁膜7を介して接する(対向する)ように形成されたゲート電極8と、ゲート電極8を被覆する層間絶縁膜9と、層間絶縁膜9上に形成されたソース電極13と、半導体基板1の裏面に形成されたドレイン電極12とを備える。
第1の実施形態では、溝5を有する構造(溝構造)のトランジスタについて説明したが、第1の実施形態の変形例としてプレーナー構造のトランジスタを説明する。
本発明の第2の実施形態に係る半導体装置は、図4に示すように、ゲート電極8に半導体領域6が形成されている点が、第1の実施形態と相違する。半導体領域6は、ゲート絶縁膜7を介してソース領域4と接する。ゲート電極8は、例えば、不純物濃度1×1019cm−3以上の高不純物濃度のN型ポリシリコンからなる。半導体領域6はN型でもよく、P型でもよい。半導体領域6の不純物濃度は、ゲート電極8の不純物濃度より低い。
本発明の第2の実施形態では、溝5を有する構造を説明したが、図6に示すように、溝を有さないプレーナー型のトランジスタであってもよい。即ち、本発明の第2の実施形態の変形例に係る半導体装置は、第1の実施形態に係る半導体装置の構成に、半導体領域6を追加したものである。図6に示した半導体装置の構造であっても、第1の実施形態の変形例及び第2の実施形態と同様の効果を有する。
本発明の第3の実施形態に係る半導体装置は、図7に示すように、ゲート電極8に半導体領域6が形成されている点が、第1の実施形態と異なる。半導体領域6は、層間絶縁膜9を介してソース電極13と接する。ゲート電極8は、不純物濃度1×1019cm−3以上での高濃度のN型ポリシリコンで構成される。半導体領域6はN型でもよいし、P型でもよい。半導体領域6の不純物濃度はゲート電極8の不純物濃度より低い。
本発明の第3の実施形態の変形例に係る半導体装置は、図9に示すように、半導体領域6aが層間絶縁膜9を介してソース電極13と接しており、且つ、半導体領域6bがゲート絶縁膜7を介してソース領域4とも接する点が、第3の実施形態と異なる。
本発明の第4の実施形態に係る半導体装置は、図10に示すように、半導体領域6の内側の側壁が、内部絶縁膜10を介してゲート電極8の側壁に接する点が、第2の実施形態と異なる。内部絶縁膜10としては、例えばシリコン酸化膜が使用可能である。
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
2 ドリフト領域
3 ウェル領域
4 ソース領域
5 溝
6 半導体領域
7 ゲート絶縁膜
8 ゲート電極
9 層間絶縁膜
10 内部絶縁膜
12 ドレイン電極
13 ソース電極
14 マスク材
Claims (14)
- 半導体基板と、
前記半導体基板の主面に形成された第1導電型のドリフト領域と、
前記ドリフト領域内に形成された第2導電型のウェル領域と、
前記ウェル領域内に形成された第1導電型のソース領域と、
前記ドリフト領域の主面上に、前記ソース領域及び前記ウェル領域にゲート絶縁膜を介して接するゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記ウェル領域及び前記ソース領域に電気的に接続されたソース電極と、
前記半導体基板の他方の主面に形成されたドレイン電極
とを備え、
前記ソース領域が前記ゲート絶縁膜を介して前記ゲート電極と接する面積が、前記ウェル領域が前記ゲート絶縁膜を介して前記ゲート電極と接する面積よりも大きいことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の主面に形成された第1導電型のドリフト領域と、
前記ドリフト領域内に形成された第2導電型のウェル領域と、
前記ウェル領域内に形成された第1導電型のソース領域と、
前記ドリフト領域の主面から前記ソース領域及び前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝の少なくとも側部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記ウェル領域及び前記ソース領域に電気的に接続されたソース電極と、
前記半導体基板の他方の主面に形成されたドレイン電極
とを備え、
前記ゲート電極の一部が、前記ドリフト領域の主面から突出し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記ソース領域と接する部位に形成された半導体領域と、前記半導体領域とは異なる部位に形成された他の領域とを有し、
前記半導体領域は、前記ゲート絶縁膜を介して前記ソース領域に接し、
且つ前記半導体領域は、前記層間絶縁膜を介して前記ソース電極に接する
ことを特徴とする半導体装置。 - 前記ゲート電極の少なくとも一部が半導体領域で構成され、前記半導体領域は、前記ゲート絶縁膜を介して前記ソース領域と接することを特徴とする請求項1に記載の半導体装置。
- 前記半導体領域は、前記層間絶縁膜を介して前記ソース電極に接することを特徴とする請求項3に記載の半導体装置。
- 前記半導体領域は、前記ゲート絶縁膜を介して前記ソース領域に接し、
且つ前記半導体領域は、前記層間絶縁膜を介して前記ソース電極に接する
ことを特徴とする請求項3に記載の半導体装置。 - 前記半導体領域には、前記ゲート電極とソース電極間の電位差で空乏層が形成されること特徴とする請求項2〜5のいずれか1項に記載の半導体装置。
- 前記ゲート電極の前記半導体領域とは異なる部位に形成された他の領域がN型半導体で形成され、
前記半導体領域の不純物濃度が前記N型半導体より低い
ことを特徴とする請求項2〜6のいずれか1項に記載の半導体装置。 - 前記ゲート電極の前記半導体領域とは異なる部位に形成された他の領域が半導体と金属の合金で形成され、
前記半導体領域がN型半導体で形成される
ことを特徴とする請求項2〜6のいずれか1項に記載の半導体装置。 - 前記ゲート電極の前記半導体領域とは異なる部位に形成された他の領域が金属で形成され、
前記半導体領域がN型半導体で形成される
ことを特徴とする請求項2〜6のいずれか1項に記載の半導体装置。 - 前記ゲート電極及び前記ソース電極間の電位差で前記半導体領域に形成される空乏層幅が、前記ウェル領域に形成される空乏層幅よりも大きいことを特徴とする請求項6〜9のいずれか1項に記載の半導体装置。
- 前記半導体領域の前記ゲート絶縁膜又は前記層間絶縁膜との界面に反転層が形成される時の前記ゲート電極及び前記ソース電極間の電位差が、前記ウェル領域の前記ゲート絶縁膜との界面に反転層が形成される時の前記ゲート電極及び前記ソース電極間の電位差より低いことを特徴とする請求項6〜10のいずれか1項に記載の半導体装置。
- 前記半導体領域の側壁の全領域と、前記ゲート電極とに接する内部絶縁膜をさらに備えることを特徴とする請求項2に記載の半導体装置。
- 半導体基板の主面に第1導電型のドリフト領域を形成する工程と、
前記ドリフト領域内に第2導電型のウェル領域を形成する工程と、
前記ウェル領域内に第1導電型のソース領域を形成する工程と、
前記ウェル領域の上面及び前記ソース領域の上面に第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜の上面に半導体領域を形成する工程と、
前記半導体領域、前記第1のゲート絶縁膜、前記ソース領域及び前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝を形成する工程と、
前記溝の側壁に第2のゲート絶縁膜を形成する工程と、
前記半導体領域の上面及び前記第2のゲート絶縁膜の側壁にゲート電極を形成する工程と、
前記ゲート電極を被覆する層間絶縁膜を形成する工程と、
前記ウェル領域及び前記ソース領域にオーミック接続されたソース電極を形成する工程と、
前記半導体基板の他方の主面にドレイン電極を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 前記第2のゲート絶縁膜を形成する工程は、前記ウェル領域の側壁及び前記ソース領域の側壁に前記第2のゲート絶縁膜を形成すると同時に、前記半導体領域の端部に内部絶縁膜を形成することを含むことを特徴とする請求項13に記載の半導体装置の製造方法。
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