JP2979964B2 - 半導体装置及びそれを用いたインバータ装置 - Google Patents
半導体装置及びそれを用いたインバータ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子に関わり特
に低損失な電力用半導体装置に関わる。
に低損失な電力用半導体装置に関わる。
【０００２】
【従来の技術】近年電力用半導体素子の低損失化が進ん
でいる。特に１９８０年代の中ごろに発明された絶縁ゲ
ートバイポーラトランジスタ（Insulated Gate Bipolar
Transistor 以下ＩＧＢＴと称す）は、開発当初（第１
世代）のオン電圧４Ｖから、１９８８年に開発された第
２世代では３Ｖに、また１９９１年に開発された第３世
代では、２.４Ｖと急速に低損失化が進んでいる。さら
にオン電圧１.５Ｖの第４世代を目指して開発が進めら
れている。ここで今までどのような方法で、低損失化を
進めてきたかについて説明する。
でいる。特に１９８０年代の中ごろに発明された絶縁ゲ
ートバイポーラトランジスタ（Insulated Gate Bipolar
Transistor 以下ＩＧＢＴと称す）は、開発当初（第１
世代）のオン電圧４Ｖから、１９８８年に開発された第
２世代では３Ｖに、また１９９１年に開発された第３世
代では、２.４Ｖと急速に低損失化が進んでいる。さら
にオン電圧１.５Ｖの第４世代を目指して開発が進めら
れている。ここで今までどのような方法で、低損失化を
進めてきたかについて説明する。
【０００３】図１は、従来のＩＧＢＴの断面構造を示
す。ｐ＋基板上に、ｎ−層が形成されている。ｎ−層
は、空乏層を延ばし、電界を緩和することにより耐圧を
確保している。ｎ−層表面には、酸化膜を介してゲート
電極が形成されている。ゲート電極の両端には、ｎ−層
内にｐ層が形成され、さらにｐ層内には、ｎ＋層が形成
されている。ｎ＋層と、ｐ層はエミッタ電極により短絡
されている。ｐ＋層には、コレクタ電極がオーミック接
触している。この半導体素子は、次のように動作する。
まずエミッタ電極に対し、コレクタ及びゲートに正の電
圧を加える。ゲートに加わる電圧がしきい値電圧を超え
ると、ゲート電極下のｐ層が反転して、電子がｎ−層内
に流れ込む。この電子により、ｎ層及びｐ＋層からなる
ｐｎ接合が順バイアスされ、このｐｎ接合にかかる電圧
が拡散電位を超えると、ｐ＋層より正孔が注入される。
このため、高抵抗のｎ−層は注入された正孔により伝導
度変調され、抵抗が下がる。
す。ｐ＋基板上に、ｎ−層が形成されている。ｎ−層
は、空乏層を延ばし、電界を緩和することにより耐圧を
確保している。ｎ−層表面には、酸化膜を介してゲート
電極が形成されている。ゲート電極の両端には、ｎ−層
内にｐ層が形成され、さらにｐ層内には、ｎ＋層が形成
されている。ｎ＋層と、ｐ層はエミッタ電極により短絡
されている。ｐ＋層には、コレクタ電極がオーミック接
触している。この半導体素子は、次のように動作する。
まずエミッタ電極に対し、コレクタ及びゲートに正の電
圧を加える。ゲートに加わる電圧がしきい値電圧を超え
ると、ゲート電極下のｐ層が反転して、電子がｎ−層内
に流れ込む。この電子により、ｎ層及びｐ＋層からなる
ｐｎ接合が順バイアスされ、このｐｎ接合にかかる電圧
が拡散電位を超えると、ｐ＋層より正孔が注入される。
このため、高抵抗のｎ−層は注入された正孔により伝導
度変調され、抵抗が下がる。
【０００４】このようにＩＧＢＴは、素子表面に形成さ
れたＭＯＳＦＥＴからの電子電流により正孔電流が決ま
るため、低損失化のためには、従来ＭＯＳＦＥＴのチャ
ネル抵抗を下げ、電子電流を増加させる方法が取られて
きた。チャネル抵抗を減少させる方法としては、（１）
微細加工技術の進歩により、エミッタとなるｐ層及びｎ
＋層の長さを短くし、単位面積あたりのチャネル幅を短
くする。（２）ｎ＋層及びｐ層を浅くし、チャネル長を
短くする。（３）ゲート酸化膜を薄くする。
れたＭＯＳＦＥＴからの電子電流により正孔電流が決ま
るため、低損失化のためには、従来ＭＯＳＦＥＴのチャ
ネル抵抗を下げ、電子電流を増加させる方法が取られて
きた。チャネル抵抗を減少させる方法としては、（１）
微細加工技術の進歩により、エミッタとなるｐ層及びｎ
＋層の長さを短くし、単位面積あたりのチャネル幅を短
くする。（２）ｎ＋層及びｐ層を浅くし、チャネル長を
短くする。（３）ゲート酸化膜を薄くする。
【０００５】という方法が取られてきた。
【０００６】
【発明が解決しようとする課題】ゲートの長さは、ｐ層
からの空乏層の広がりにより電子が流れる領域が狭くな
るため、ある距離以上確保しなければいけない。このゲ
ートの長さとエミッタ形成領域の長さの比は第３世代で
約６：１になっており、微細化によりエミッタ領域を小
さくしても単位面積あたりのチャネル長はあまり増加し
なくなっている。またｐ層は耐圧確保の為、浅くするに
も限界がある。ゲート酸化膜は、ゲート電圧が決まって
いるため、これ以上薄くすることができない。この様に
MOSFETのチャネル抵抗を下げ、電子電流を増加させる方
法は限界が来ている。
からの空乏層の広がりにより電子が流れる領域が狭くな
るため、ある距離以上確保しなければいけない。このゲ
ートの長さとエミッタ形成領域の長さの比は第３世代で
約６：１になっており、微細化によりエミッタ領域を小
さくしても単位面積あたりのチャネル長はあまり増加し
なくなっている。またｐ層は耐圧確保の為、浅くするに
も限界がある。ゲート酸化膜は、ゲート電圧が決まって
いるため、これ以上薄くすることができない。この様に
MOSFETのチャネル抵抗を下げ、電子電流を増加させる方
法は限界が来ている。
【０００７】ところで、ＩＧＢＴはｐｎ接合が順バイア
スされるまで電流が流れない。この電圧は、シリコンを
使っている従来のＩＧＢＴでは、約１Ｖあり、第３世代
のオン電圧２.４Ｖでは、その約４０％，オン電圧１.５
Ｖの第４世代では、その約７０％を占める。このｐｎ接
合を順バイアスする電圧を下げるためには、半導体のバ
ンドギャップを狭くすればよい。例えば、シリコンの代
わりにゲルマニウムを使えばよい。しかしながら、バン
ドギャップの狭い半導体は、高温で漏れ電流が増加する
ために、損失が増加するという問題があった。
スされるまで電流が流れない。この電圧は、シリコンを
使っている従来のＩＧＢＴでは、約１Ｖあり、第３世代
のオン電圧２.４Ｖでは、その約４０％，オン電圧１.５
Ｖの第４世代では、その約７０％を占める。このｐｎ接
合を順バイアスする電圧を下げるためには、半導体のバ
ンドギャップを狭くすればよい。例えば、シリコンの代
わりにゲルマニウムを使えばよい。しかしながら、バン
ドギャップの狭い半導体は、高温で漏れ電流が増加する
ために、損失が増加するという問題があった。
【０００８】本発明は、上記のような問題点を考慮して
なされたものであり、低損失で漏れ電流の小さな半導体
装置を提供する。
なされたものであり、低損失で漏れ電流の小さな半導体
装置を提供する。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の第１の半導体層と、この半導体層に隣接し
て設けられる第２導電型の第２の半導体層を持ってい
る。ここで、第２の半導体層の半導体材料のバンドギャ
ップは、第１の半導体層の半導体材料のバンドギャップ
よりも広くする。さらに、本発明の半導体装置は、第２
の半導体層に隣接して設けられる第１導電型の第３の半
導体層と、この第３の半導体層内に形成される第２導電
型の第４の半導体層を持っている。
第１導電型の第１の半導体層と、この半導体層に隣接し
て設けられる第２導電型の第２の半導体層を持ってい
る。ここで、第２の半導体層の半導体材料のバンドギャ
ップは、第１の半導体層の半導体材料のバンドギャップ
よりも広くする。さらに、本発明の半導体装置は、第２
の半導体層に隣接して設けられる第１導電型の第３の半
導体層と、この第３の半導体層内に形成される第２導電
型の第４の半導体層を持っている。
【００１０】
【作用】第２の半導体層と第３の半導体層よりなるｐｎ
接合は、電圧阻止状態では逆バイアス状態となり、耐圧
を確保する。またオン状態では、多数キャリアが第４の
半導体層から第２の半導体層に供給される。この多数キ
ャリアにより、第１の半導体層と第２の半導体層よりな
るｐｎ接合が順バイアスされるので、第１の半導体層か
ら第２の半導体層へ少数キャリアが注入される。
接合は、電圧阻止状態では逆バイアス状態となり、耐圧
を確保する。またオン状態では、多数キャリアが第４の
半導体層から第２の半導体層に供給される。この多数キ
ャリアにより、第１の半導体層と第２の半導体層よりな
るｐｎ接合が順バイアスされるので、第１の半導体層か
ら第２の半導体層へ少数キャリアが注入される。
【００１１】このとき、第１の半導体層の半導体材料の
バンドギャップを第２の半導体層の半導体材料のバンド
ギャップよりも狭くすることにより、第１の半導体層か
らのキャリアの注入に対するエネルギー障壁を低くする
ことができる。従って、オン状態での、ｐｎ接合での電
圧降下が小さくなり、半導体装置を低損失化できる。さ
らに、耐圧を確保するｐｎ接合を構成する第２の半導体
層の半導体材料のバンドギャップを第１の半導体層の半
導体材料のバンドギャップよりも広くすることにより、
漏れ電流を小さくできる。
バンドギャップを第２の半導体層の半導体材料のバンド
ギャップよりも狭くすることにより、第１の半導体層か
らのキャリアの注入に対するエネルギー障壁を低くする
ことができる。従って、オン状態での、ｐｎ接合での電
圧降下が小さくなり、半導体装置を低損失化できる。さ
らに、耐圧を確保するｐｎ接合を構成する第２の半導体
層の半導体材料のバンドギャップを第１の半導体層の半
導体材料のバンドギャップよりも広くすることにより、
漏れ電流を小さくできる。
【００１２】
【実施例】以下図面を使い本発明を詳細に説明する。
【００１３】（実施例１）図２は、本発明の第１の実施
例の断面構造を示す。本実施例では、ＩＧＢＴを例とし
て説明する。第１のバンドギャップを持つ第１の半導体
材料（以下第１の半導体と記す）で構成されたｐ＋基板
（第１の半導体層）１上に、第１の半導体材料より広い
バンドギャップを持つ第２の半導体材料(以下第２の半
導体と記す)で形成されたｎ−層（第２の半導体層）２
を形成する。ｎ−層２表面には、酸化膜１０を介して絶
縁ゲート電極１１が形成されている。ゲート電極１１の
両端には、ｎ−層２内にｐ層（第３の半導体層）３が形
成され、さらにｐ層３内には、ｎ＋層（第４の半導体
層）４が形成されている。ｐ＋層１には、コレクタ電極
（第１の主電極）１３がオーミック接触している。ｎ＋
層４と、ｐ層３はエミッタ電極（第２の主電極）１２に
より短絡されている。
例の断面構造を示す。本実施例では、ＩＧＢＴを例とし
て説明する。第１のバンドギャップを持つ第１の半導体
材料（以下第１の半導体と記す）で構成されたｐ＋基板
（第１の半導体層）１上に、第１の半導体材料より広い
バンドギャップを持つ第２の半導体材料(以下第２の半
導体と記す)で形成されたｎ−層（第２の半導体層）２
を形成する。ｎ−層２表面には、酸化膜１０を介して絶
縁ゲート電極１１が形成されている。ゲート電極１１の
両端には、ｎ−層２内にｐ層（第３の半導体層）３が形
成され、さらにｐ層３内には、ｎ＋層（第４の半導体
層）４が形成されている。ｐ＋層１には、コレクタ電極
（第１の主電極）１３がオーミック接触している。ｎ＋
層４と、ｐ層３はエミッタ電極（第２の主電極）１２に
より短絡されている。
【００１４】ｐ＋基板にバンドギャップの狭い第１の半
導体を使うことにより、全ての層を第２の半導体で構成
するより、正孔にとっての障壁を下げることができるの
で、正孔がｎ−層に注入される電圧を下げることがで
き、このため低オン電圧化できる。また、空乏層を伸ば
し、耐圧を確保するｎ−層が、バンドギャップの大きい
第２の半導体で構成されているので、全てをバンドギャ
ップの小さい第１の半導体で構成するより高温での漏れ
電流を小さくできる。
導体を使うことにより、全ての層を第２の半導体で構成
するより、正孔にとっての障壁を下げることができるの
で、正孔がｎ−層に注入される電圧を下げることがで
き、このため低オン電圧化できる。また、空乏層を伸ば
し、耐圧を確保するｎ−層が、バンドギャップの大きい
第２の半導体で構成されているので、全てをバンドギャ
ップの小さい第１の半導体で構成するより高温での漏れ
電流を小さくできる。
【００１５】次にバンド図を使ってどのくらい低オン電
圧にできるか計算してみる。図３は、ｐ＋層１とｎ−層
２で構成されるｐｎ接合のエネルギーバンドを示す。こ
こで、χi は電子親和力，Ｅgiはバンドギャップ，Ｅfi
はフエルミ準位，ΔＥfiは伝導帯の底とＥfiの差（（伝
導帯の底）−Ｅfi），Ｖdiは拡散電位、を示す。また、
添字ｉが１のときは第１の半導体層，２のときは第２の
半導体層、を示す。
圧にできるか計算してみる。図３は、ｐ＋層１とｎ−層
２で構成されるｐｎ接合のエネルギーバンドを示す。こ
こで、χi は電子親和力，Ｅgiはバンドギャップ，Ｅfi
はフエルミ準位，ΔＥfiは伝導帯の底とＥfiの差（（伝
導帯の底）−Ｅfi），Ｖdiは拡散電位、を示す。また、
添字ｉが１のときは第１の半導体層，２のときは第２の
半導体層、を示す。
【００１６】図３（ａ）は２つの層が離れているとき、
図３（ｂ）は接触したあと、を示す。２つの半導体が、
接触し、熱平衡状態に達したあとは、キャリアの移動が
ないため、化学ポテンシャルは系全体で等しい。このた
め、それぞれのフェルミレベルが一致する。また接合界
面には、電子親和力及びバンドギャップの差に応じた、
バンドの不連続ができる。伝導帯不連続ΔＥc及び、価
電子帯不連続ΔＥvは以下の式で表される。
図３（ｂ）は接触したあと、を示す。２つの半導体が、
接触し、熱平衡状態に達したあとは、キャリアの移動が
ないため、化学ポテンシャルは系全体で等しい。このた
め、それぞれのフェルミレベルが一致する。また接合界
面には、電子親和力及びバンドギャップの差に応じた、
バンドの不連続ができる。伝導帯不連続ΔＥc及び、価
電子帯不連続ΔＥvは以下の式で表される。
【００１７】 ΔＥc＝χ2−χ1 …（１） ΔＥv＝Ｅg2−Ｅg1−ΔＥc …（２） この時、正孔にとっての障壁Ｖh(hetero)は、 Ｖh(hetero)＝ΔＥv＋Ｖd1＋Ｖd2 ここで、Ｖd1＋Ｖd2は、ｐｎ接合全体の拡散電位であ
り、それは、フェルミ準位の差であるから、公知の関係
（「シリコン系ヘテロデバイス」：古川静二郎，雨宮好
二著，ｐ１４，丸善１９９１年発行）より、次式を得
る。
り、それは、フェルミ準位の差であるから、公知の関係
（「シリコン系ヘテロデバイス」：古川静二郎，雨宮好
二著，ｐ１４，丸善１９９１年発行）より、次式を得
る。
【００１８】 Ｖh(hetero)＝ΔＥv＋（Ｅg1−ΔＥf1−ΔＥf2＋ΔＥc） …（３） 一方、第２の半導体層のみで構成されるｐｎ接合での正
孔の障壁Ｖh(homo）は、 Ｖh(homo)＝Ｅg2−ΔＥf1−ΔＥf2′ ここで、ΔＥf2′は第２の半導体層で構成したｐ＋層の
価電子帯とフェルミ準位の差である。従って、 Ｖh(homo)−Ｖh(hetero) ＝Ｅg2−Ｅg1−ΔＥf2−ΔＥf2′−ΔＥv−ΔＥc …（４） ところで、本実施例では、ｐ＋層１の不純物濃度を、 ΔＥf2′，ΔＥf2≪Ｅg1，Ｅg2，ΔＥv，ΔＥc となるように、十分な値とする。従って、（４）式は、 Ｖh(homo)−Ｖh(hetero)＝Ｅg2−Ｅg1−ΔＥv−ΔＥc …（５） となる。第２の半導体でｐｎ接合を構成する場合より低
オン電圧にするためには、Ｖh(homo)＞Ｖh(hetero)とす
る。従って、（５）式より判るように、第１の半導体の
バンドギャップの狭いこと、伝導帯不連続ΔＥc及び価
電子帯不連続ΔＥvが小さいことが必要である。
孔の障壁Ｖh(homo）は、 Ｖh(homo)＝Ｅg2−ΔＥf1−ΔＥf2′ ここで、ΔＥf2′は第２の半導体層で構成したｐ＋層の
価電子帯とフェルミ準位の差である。従って、 Ｖh(homo)−Ｖh(hetero) ＝Ｅg2−Ｅg1−ΔＥf2−ΔＥf2′−ΔＥv−ΔＥc …（４） ところで、本実施例では、ｐ＋層１の不純物濃度を、 ΔＥf2′，ΔＥf2≪Ｅg1，Ｅg2，ΔＥv，ΔＥc となるように、十分な値とする。従って、（４）式は、 Ｖh(homo)−Ｖh(hetero)＝Ｅg2−Ｅg1−ΔＥv−ΔＥc …（５） となる。第２の半導体でｐｎ接合を構成する場合より低
オン電圧にするためには、Ｖh(homo)＞Ｖh(hetero)とす
る。従って、（５）式より判るように、第１の半導体の
バンドギャップの狭いこと、伝導帯不連続ΔＥc及び価
電子帯不連続ΔＥvが小さいことが必要である。
【００１９】（実施例２）図４は、本発明第２の実施例
であるＩＧＢＴの断面図を示す。第１の半導体で構成さ
れたｐ＋基板１上に、第１の半導体で形成されたｎ層５
(第５の半導体層)を形成し、さらにその上に第２半導体
で構成されたｎ−層２を形成している。ここで、ｎ層５
の不純物濃度は、ｎ−層２よりも高い。それ以外は、図
２の第１の実施例と同じである。ｎ層５は、空乏層がｐ
＋層１に達し、パンチスルーをするのを防止し、耐圧を
向上させている。
であるＩＧＢＴの断面図を示す。第１の半導体で構成さ
れたｐ＋基板１上に、第１の半導体で形成されたｎ層５
(第５の半導体層)を形成し、さらにその上に第２半導体
で構成されたｎ−層２を形成している。ここで、ｎ層５
の不純物濃度は、ｎ−層２よりも高い。それ以外は、図
２の第１の実施例と同じである。ｎ層５は、空乏層がｐ
＋層１に達し、パンチスルーをするのを防止し、耐圧を
向上させている。
【００２０】この時のｎ層５とｎ−層２のバンド構造を
図５及び図６に示す。図５は、ｎ層５の伝導帯とフエル
ミレベルの差ΔＥf1が、ｎ−層２の伝導帯とフエルミレ
ベルの差ΔＥf2よりも小さな場合を示し、図６は、ΔＥ
f1がΔＥf2よりも大きな場合を示す。なお、図５及び図
６の各々において、（ａ）は各半導体層が接触する前、
（ｂ）は接触した後を示す。接触後では、フェルミレベ
ルの差の大きい側から小さい側へ、電子が移動し、フェ
ルミレベル差の小さい方に電子が移動し、蓄積層が形成
される。ΔＥf1＜ΔＥf2の場合、蓄積層は、ｎ層５の側
にできる。このため、拡散電位による障壁は、電子に対
してでき、正孔にとってのｎ／ｎ−接合の障壁は、価電
子帯不連続、ΔＥv となる。ところで、ｐｎ接合は第１
の半導体で形成されているので、ここでの正孔の障壁
は、ｐ＋層１のフェルミレベルとｎ層５のフェルミレベ
ルの差で与えられる。ｐ＋層１は高濃度なので、フェル
ミレベルはほぼ価電子帯に等しい。すなわち、ΔＥf1′
≒０である。従って、 Ｖh(hetero)＝Ｅg1−ΔＥf1＋ΔＥv …（６） 一方、ΔＥf1＞ΔＥf2の場合、蓄積層は、ｎ−層の側に
できる。このため、拡散電位による障壁が正孔に対して
できるため、正孔にとっての、ｎ／ｎ−接合の障壁、す
なわちＶd1＋Ｖd2＋ΔＥv は、ΔＥf1＋ΔＥc−ΔＥf2
＋ΔＥvに等しい。従って、 Vｈ(hetero)＝Ｅg1−ΔＥf2＋ΔＥv …（７） ｐｎ接合を第２の半導体で構成したときの正孔の障壁Ｖ
h(homo)は、 Ｖh(homo)＝Ｅg2−ΔＥf2″ …（８） ここで、ΔＥf2″はｎ層５を第２の半導体としたときの
フェルミレベルと伝導帯との差である。
図５及び図６に示す。図５は、ｎ層５の伝導帯とフエル
ミレベルの差ΔＥf1が、ｎ−層２の伝導帯とフエルミレ
ベルの差ΔＥf2よりも小さな場合を示し、図６は、ΔＥ
f1がΔＥf2よりも大きな場合を示す。なお、図５及び図
６の各々において、（ａ）は各半導体層が接触する前、
（ｂ）は接触した後を示す。接触後では、フェルミレベ
ルの差の大きい側から小さい側へ、電子が移動し、フェ
ルミレベル差の小さい方に電子が移動し、蓄積層が形成
される。ΔＥf1＜ΔＥf2の場合、蓄積層は、ｎ層５の側
にできる。このため、拡散電位による障壁は、電子に対
してでき、正孔にとってのｎ／ｎ−接合の障壁は、価電
子帯不連続、ΔＥv となる。ところで、ｐｎ接合は第１
の半導体で形成されているので、ここでの正孔の障壁
は、ｐ＋層１のフェルミレベルとｎ層５のフェルミレベ
ルの差で与えられる。ｐ＋層１は高濃度なので、フェル
ミレベルはほぼ価電子帯に等しい。すなわち、ΔＥf1′
≒０である。従って、 Ｖh(hetero)＝Ｅg1−ΔＥf1＋ΔＥv …（６） 一方、ΔＥf1＞ΔＥf2の場合、蓄積層は、ｎ−層の側に
できる。このため、拡散電位による障壁が正孔に対して
できるため、正孔にとっての、ｎ／ｎ−接合の障壁、す
なわちＶd1＋Ｖd2＋ΔＥv は、ΔＥf1＋ΔＥc−ΔＥf2
＋ΔＥvに等しい。従って、 Vｈ(hetero)＝Ｅg1−ΔＥf2＋ΔＥv …（７） ｐｎ接合を第２の半導体で構成したときの正孔の障壁Ｖ
h(homo)は、 Ｖh(homo)＝Ｅg2−ΔＥf2″ …（８） ここで、ΔＥf2″はｎ層５を第２の半導体としたときの
フェルミレベルと伝導帯との差である。
【００２１】上式（７),（８）よりΔＥｆ１＜ΔＥｆ２
の場合 Ｖh(homo)−Ｖh(hetero) ＝Ｅg2−Ｅg1−ΔＥf1＋ΔＥv−ΔＥf2″ …（９） ΔＥｆ１＞ΔＥｆ２の場合 Ｖh(homo)−Ｖh(hetero) ＝Ｅg2−Ｅg1−ΔＥf2＋ΔＥv＋ΔＥc−ΔＥf2″ …（１０） （９),（１０）式よりバンドギャップの小さい半導体を
使うこと、及びできるだけ伝導帯とフェルミレベルの差
を大きくすることで、低オン電圧化できる。
の場合 Ｖh(homo)−Ｖh(hetero) ＝Ｅg2−Ｅg1−ΔＥf1＋ΔＥv−ΔＥf2″ …（９） ΔＥｆ１＞ΔＥｆ２の場合 Ｖh(homo)−Ｖh(hetero) ＝Ｅg2−Ｅg1−ΔＥf2＋ΔＥv＋ΔＥc−ΔＥf2″ …（１０） （９),（１０）式よりバンドギャップの小さい半導体を
使うこと、及びできるだけ伝導帯とフェルミレベルの差
を大きくすることで、低オン電圧化できる。
【００２２】なお（９),（１０）式を比較すると、
（９）式には、ΔＥc の項が入っていない。このため、
ΔＥf1＜ΔＥf2とする方が低オン電圧化には好ましい。
（９）式には、ΔＥc の項が入っていない。このため、
ΔＥf1＜ΔＥf2とする方が低オン電圧化には好ましい。
【００２３】ところで、第１の半導体と第２の半導体を
選ぶときには、第１の半導体が第２の半導体よりもバン
ドギャップが狭いことのほかに、どちらか一方の半導体
が、基板になるような大きな結晶が得られるものである
ことが条件となる。この様な条件を満たす組合せとして
は、第１の半導体としてゲルマニウム，第２の半導体と
してシリコンがあげられる。さらに第１の半導体として
アルミガリウムヒ素（ＡｌＧａＡｓ），第２の半導体と
してガリウムヒ素（ＧａＡｓ）があげられる。また第２
の半導体としては、耐圧を確保するため、降伏電界の大
きなものがよい。この点も考慮した組合せとしては、第
１の半導体としてシリコン，第２の半導体としてシリコ
ンカーバイド（ＳｉＣ）がある。ＳｉＣの絶縁破壊電界
は２×１０16（Ｖ／cm）であり、シリコンの２×１０15
（Ｖ／cm）に比べ１桁大きい。従って、ｎ−層２の厚さ
を薄くできるため、シリコンよりオン電圧が低くでき
る。また、ＳｉＣはバンドギャップが、２.９３ｅＶ と
大きく、シリコンよりも高温で動作が可能である。
選ぶときには、第１の半導体が第２の半導体よりもバン
ドギャップが狭いことのほかに、どちらか一方の半導体
が、基板になるような大きな結晶が得られるものである
ことが条件となる。この様な条件を満たす組合せとして
は、第１の半導体としてゲルマニウム，第２の半導体と
してシリコンがあげられる。さらに第１の半導体として
アルミガリウムヒ素（ＡｌＧａＡｓ），第２の半導体と
してガリウムヒ素（ＧａＡｓ）があげられる。また第２
の半導体としては、耐圧を確保するため、降伏電界の大
きなものがよい。この点も考慮した組合せとしては、第
１の半導体としてシリコン，第２の半導体としてシリコ
ンカーバイド（ＳｉＣ）がある。ＳｉＣの絶縁破壊電界
は２×１０16（Ｖ／cm）であり、シリコンの２×１０15
（Ｖ／cm）に比べ１桁大きい。従って、ｎ−層２の厚さ
を薄くできるため、シリコンよりオン電圧が低くでき
る。また、ＳｉＣはバンドギャップが、２.９３ｅＶ と
大きく、シリコンよりも高温で動作が可能である。
【００２４】次に本実施例において、第１の半導体とし
てシリコン，第２の半導体としてＳｉＣを使った場合、
どの程度低オン電圧化できるのか見積もってみる。
てシリコン，第２の半導体としてＳｉＣを使った場合、
どの程度低オン電圧化できるのか見積もってみる。
【００２５】ｎ層５の不純物濃度を１×１０17(／cm3）
とし、ｎ−層２の不純物濃度を５×１０14(／cm3）とす
る。伝導帯とフエルミレベルの差ΔＥf は、次式で与え
られる。
とし、ｎ−層２の不純物濃度を５×１０14(／cm3）とす
る。伝導帯とフエルミレベルの差ΔＥf は、次式で与え
られる。
【００２６】 ΔＥf＝Ｅi−ｋＴｌｎ（Ｎd／ｎi） …（１１） ここで、Ｅiは真性フェルミレベル(＝バンドギャップの
１／２）、ｋはボルツマン定数，Ｔは絶対温度，Ｎdは
不純物濃度，ｎiは真性半導体中のキャリア密度であ
る。
１／２）、ｋはボルツマン定数，Ｔは絶対温度，Ｎdは
不純物濃度，ｎiは真性半導体中のキャリア密度であ
る。
【００２７】いま室温Ｔ＝３００Ｋで計算すると、 Ｓｉは、Ｅi＝０.５６ｅＶ，ｎi＝１.５×１０10(／c
m3） ＳｉＣは、Ｅi＝１.４７ｅＶ，ｎi＝１.０５×(１／１
０6）(／cm3） であるから、ΔＥf1＝６０ｍｅＶ，ΔＥf2＝０.５９ｅ
Ｖとなる。
m3） ＳｉＣは、Ｅi＝１.４７ｅＶ，ｎi＝１.０５×(１／１
０6）(／cm3） であるから、ΔＥf1＝６０ｍｅＶ，ΔＥf2＝０.５９ｅ
Ｖとなる。
【００２８】ΔＥｆ１＜ΔＥｆ２であるから（６）式よ
り、 Ｖh(hetero)＝Ｅg1−ΔＥf1＋ΔＥv ＝１.１２−０.０６＋０.５４＝１.６ｅＶ ＳｉＣだけで形成した場合、 Ｖh(homo)＝Ｅg2−ΔＥf2″ ＝２.９４−０.１１＝２.８３ｅＶ このように、本発明では、注入を起こすｐｎ接合は、シ
リコンで構成されているため、ＳｉＣで全てを構成する
場合に比べ、約１.２Ｖ オン電圧を小さくできる。
り、 Ｖh(hetero)＝Ｅg1−ΔＥf1＋ΔＥv ＝１.１２−０.０６＋０.５４＝１.６ｅＶ ＳｉＣだけで形成した場合、 Ｖh(homo)＝Ｅg2−ΔＥf2″ ＝２.９４−０.１１＝２.８３ｅＶ このように、本発明では、注入を起こすｐｎ接合は、シ
リコンで構成されているため、ＳｉＣで全てを構成する
場合に比べ、約１.２Ｖ オン電圧を小さくできる。
【００２９】図７は、耐圧が４０００Ｖ級で、定格電流
における電流密度が１００（Ａ／cm2)のＩＧＢＴの出力
特性を示す。図中Ｓｉ／ＳｉＣを付した特性は、本実施
例の構成を持ち、第１の半導体をＳｉ，第２の半導体を
ＳｉＣにしたＩＧＢＴのものである。また、Ｓｉを付し
た特性はシリコンのみで構成したＩＧＢＴのもの、Ｓｉ
Ｃを付した特性はシリコンカーバイトのみで構成したＩ
ＧＢＴのものである。Ｓｉのみで構成したＩＧＢＴは、
正孔の注入が始まる電圧は１.１Ｖ と低いが、ｎ−層の
厚さが約４００μｍ程度と厚いためにｎ−層の抵抗成分
が大きくなるので出力特性の傾きが小さくなる。このた
め、定格電流でのオン電圧は７.２Ｖと大きい。一方Ｓ
ｉとＳｉＣで構成したＩＧＢＴ，ＳｉＣのみで構成した
IGBTは、ｎ−層の厚さが約４０μｍと薄いため出力特性
の立上りが大きくなるので、オン電圧はそれぞれ２.２
Ｖ，３.４Ｖである。すなわち、本発明を用いたＩＧＢ
Ｔが最もオン電圧が小さい。
における電流密度が１００（Ａ／cm2)のＩＧＢＴの出力
特性を示す。図中Ｓｉ／ＳｉＣを付した特性は、本実施
例の構成を持ち、第１の半導体をＳｉ，第２の半導体を
ＳｉＣにしたＩＧＢＴのものである。また、Ｓｉを付し
た特性はシリコンのみで構成したＩＧＢＴのもの、Ｓｉ
Ｃを付した特性はシリコンカーバイトのみで構成したＩ
ＧＢＴのものである。Ｓｉのみで構成したＩＧＢＴは、
正孔の注入が始まる電圧は１.１Ｖ と低いが、ｎ−層の
厚さが約４００μｍ程度と厚いためにｎ−層の抵抗成分
が大きくなるので出力特性の傾きが小さくなる。このた
め、定格電流でのオン電圧は７.２Ｖと大きい。一方Ｓ
ｉとＳｉＣで構成したＩＧＢＴ，ＳｉＣのみで構成した
IGBTは、ｎ−層の厚さが約４０μｍと薄いため出力特性
の立上りが大きくなるので、オン電圧はそれぞれ２.２
Ｖ，３.４Ｖである。すなわち、本発明を用いたＩＧＢ
Ｔが最もオン電圧が小さい。
【００３０】図８は、ＳｉとＳｉＣ，Ｓｉのみ，ＳｉＣ
のみ、で構成されたＩＧＢＴの耐圧とオン電圧の関係を
示す。耐圧が９００Ｖ程度までは、Ｓｉのみで構成され
たＩＧＢＴが最も低オン電圧である。しかし、さらに高
い耐圧では、ＳｉのみのＩＧＢＴは、ｎ−層の厚さが厚
くなるためオン電圧が高くなる。一方、ＳｉとＳｉＣに
より構成される本発明のＩＧＢＴは最もオン電圧が小さ
くなる。例えば、耐圧１万Ｖでは、Ｓｉのみを使ったＩ
ＧＢＴのオン電圧は２３Ｖであるのに対し、本発明のＩ
ＧＢＴはその約１／６である４Ｖにオン電圧を低減でき
る。
のみ、で構成されたＩＧＢＴの耐圧とオン電圧の関係を
示す。耐圧が９００Ｖ程度までは、Ｓｉのみで構成され
たＩＧＢＴが最も低オン電圧である。しかし、さらに高
い耐圧では、ＳｉのみのＩＧＢＴは、ｎ−層の厚さが厚
くなるためオン電圧が高くなる。一方、ＳｉとＳｉＣに
より構成される本発明のＩＧＢＴは最もオン電圧が小さ
くなる。例えば、耐圧１万Ｖでは、Ｓｉのみを使ったＩ
ＧＢＴのオン電圧は２３Ｖであるのに対し、本発明のＩ
ＧＢＴはその約１／６である４Ｖにオン電圧を低減でき
る。
【００３１】ところで、ＳｉＣは結晶成長がＳｉに比べ
難しいため、大きなウエハの製造が難しい。これに対
し、シリコンは１０インチ以上の大きなウエハの製造が
可能である。第１の半導体としてシリコン，第２の半導
体としてＳｉＣを使うことにより大きな面積の半導体素
子を作ることが可能となる。また、オン抵抗を小さくす
るためには、ｎ−層は耐圧を確保する範囲でできるだけ
薄いほうがよい。ＳｉＣでは、破壊電界がＳｉより約１
桁大きいため、ｎ−層の厚さを約１／１０にできる。例
えば、耐圧４０００Ｖの場合、Ｓｉでは約４００μｍの
厚さが必要であるが、ＳｉＣでは約４０μｍですむ。と
ころが、ｎ−層が薄くなった分、機械的強度が弱くなっ
てしまう。この機械的強度を確保するためには、ｐ＋層
を厚くすればよい。その際、ｐ＋層にＳｉを使うことに
より、ｎ−層が薄くなった分ｐ＋層を厚くすることが容
易また低コストにできるため、ウエハの大口径化に有利
である。
難しいため、大きなウエハの製造が難しい。これに対
し、シリコンは１０インチ以上の大きなウエハの製造が
可能である。第１の半導体としてシリコン，第２の半導
体としてＳｉＣを使うことにより大きな面積の半導体素
子を作ることが可能となる。また、オン抵抗を小さくす
るためには、ｎ−層は耐圧を確保する範囲でできるだけ
薄いほうがよい。ＳｉＣでは、破壊電界がＳｉより約１
桁大きいため、ｎ−層の厚さを約１／１０にできる。例
えば、耐圧４０００Ｖの場合、Ｓｉでは約４００μｍの
厚さが必要であるが、ＳｉＣでは約４０μｍですむ。と
ころが、ｎ−層が薄くなった分、機械的強度が弱くなっ
てしまう。この機械的強度を確保するためには、ｐ＋層
を厚くすればよい。その際、ｐ＋層にＳｉを使うことに
より、ｎ−層が薄くなった分ｐ＋層を厚くすることが容
易また低コストにできるため、ウエハの大口径化に有利
である。
【００３２】図９（ａ）は、本実施例のＩＧＢＴを、円
形のウエハに形成した素子２０の表面を示す。素子中央
に設けられた、ゲート配線を外部に取り出すゲートパッ
ト２１から放射状にゲート配線２２が伸びている。ゲー
ト配線２２の間には多数の単位ユニット２３が配置され
ている。図９（ｂ）は単位ユニットの断面図を示す。一
方方向に伸びた多数のエミッタがエミッタ電極１２によ
り接続され、単位ユニット２３を構成している。また端
部でポリシリコン絶縁ゲート電極１１とゲート配線２２
が接触している。またエミッタ電極１２とポリシリコン
絶縁ゲート電極１１は絶縁層１４により絶縁されてい
る。
形のウエハに形成した素子２０の表面を示す。素子中央
に設けられた、ゲート配線を外部に取り出すゲートパッ
ト２１から放射状にゲート配線２２が伸びている。ゲー
ト配線２２の間には多数の単位ユニット２３が配置され
ている。図９（ｂ）は単位ユニットの断面図を示す。一
方方向に伸びた多数のエミッタがエミッタ電極１２によ
り接続され、単位ユニット２３を構成している。また端
部でポリシリコン絶縁ゲート電極１１とゲート配線２２
が接触している。またエミッタ電極１２とポリシリコン
絶縁ゲート電極１１は絶縁層１４により絶縁されてい
る。
【００３３】（実施例３）図１０は、本発明の第３の実
施例であるＩＧＢＴの断面図である。第１のバンドギャ
ップを持つ第１の半導体で構成されたｐ＋基板１上に、
第１の半導体で形成されたｎ層５を形成し、さらに第２
の半導体で形成されたｎ層６（第６の半導体層）を形成
し、さらにその上に第２半導体で構成されたｎ−層２を
形成している。ここで、ｎ層５及びｎ層６の不純物濃度
は、ｎ−層２よりも高い。それ以外の構成は、図４に示
した、第２の実施例と同じである。
施例であるＩＧＢＴの断面図である。第１のバンドギャ
ップを持つ第１の半導体で構成されたｐ＋基板１上に、
第１の半導体で形成されたｎ層５を形成し、さらに第２
の半導体で形成されたｎ層６（第６の半導体層）を形成
し、さらにその上に第２半導体で構成されたｎ−層２を
形成している。ここで、ｎ層５及びｎ層６の不純物濃度
は、ｎ−層２よりも高い。それ以外の構成は、図４に示
した、第２の実施例と同じである。
【００３４】本発明では、電圧阻止状態において、空乏
層は第２の半導体層で構成された高濃度のｎ層６で止ま
るので、第２の実施例と同様にｎ−層２の厚さを薄くで
き、よりオン電圧を低減できる。さらに、本実施例で
は、空乏層をとめるためのｎ層が第１の半導体よりもバ
ンドギャップが広い第２の半導体であるため、第２の実
施例に比べ漏れ電流を小さくできる。
層は第２の半導体層で構成された高濃度のｎ層６で止ま
るので、第２の実施例と同様にｎ−層２の厚さを薄くで
き、よりオン電圧を低減できる。さらに、本実施例で
は、空乏層をとめるためのｎ層が第１の半導体よりもバ
ンドギャップが広い第２の半導体であるため、第２の実
施例に比べ漏れ電流を小さくできる。
【００３５】（実施例４）図１１は、本発明の第４の実
施例であるＩＧＢＴの断面図を示す。第１の半導体で構
成されるｎ層５と第２の半導体で構成されるｎ層６の間
に、格子歪を緩和する半導体層７（第７の半導体層）を
設けたものである。例えば、Ｓｉの格子定数は５.４３
Å に対し、ＳｉＣは３.０９Å である。従って、両者
を直接接合すると格子定数の違いにより歪が生じ欠陥が
発生する。この欠陥により漏れ電流が増加する。本実施
例では、格子歪を緩和する層を設けることにより欠陥を
減少させ漏れ電流を減少させることができる。なお、格
子歪の緩和層としては、一方の格子定数からもう一方の
格子定数に徐々に変化する格子定数を持つ半導体層が良
い。例えば、シリコン基板にＳｉＣを結晶成長させてい
く過程で、最初は、シリコンのみを成長させ、徐々に炭
素（Ｃ）の割合を増やしていき、最後にＳｉＣを成長さ
せるとよい。なおこのように半導体の組成を変化させな
がら成長させる方法としては、分子線エピタキシー(Ｍ
ＢＥ：Moleculer Beam Epi-taxy）や、原子層エピタキ
シー（ＡＬＥ：Atomic Layer Epitaxy）が組成の制御性
が優れているため望ましい。
施例であるＩＧＢＴの断面図を示す。第１の半導体で構
成されるｎ層５と第２の半導体で構成されるｎ層６の間
に、格子歪を緩和する半導体層７（第７の半導体層）を
設けたものである。例えば、Ｓｉの格子定数は５.４３
Å に対し、ＳｉＣは３.０９Å である。従って、両者
を直接接合すると格子定数の違いにより歪が生じ欠陥が
発生する。この欠陥により漏れ電流が増加する。本実施
例では、格子歪を緩和する層を設けることにより欠陥を
減少させ漏れ電流を減少させることができる。なお、格
子歪の緩和層としては、一方の格子定数からもう一方の
格子定数に徐々に変化する格子定数を持つ半導体層が良
い。例えば、シリコン基板にＳｉＣを結晶成長させてい
く過程で、最初は、シリコンのみを成長させ、徐々に炭
素（Ｃ）の割合を増やしていき、最後にＳｉＣを成長さ
せるとよい。なおこのように半導体の組成を変化させな
がら成長させる方法としては、分子線エピタキシー(Ｍ
ＢＥ：Moleculer Beam Epi-taxy）や、原子層エピタキ
シー（ＡＬＥ：Atomic Layer Epitaxy）が組成の制御性
が優れているため望ましい。
【００３６】（実施例５）今までは、ＩＧＢＴについて
述べてきたが、多数キャリアによって小数キャリアの注
入を引き起こすデバイス、例えば、サイリスタやゲート
ターンオフサイリスタ（以下ＧＴＯと記す）でも本発明
は適用できる。
述べてきたが、多数キャリアによって小数キャリアの注
入を引き起こすデバイス、例えば、サイリスタやゲート
ターンオフサイリスタ（以下ＧＴＯと記す）でも本発明
は適用できる。
【００３７】図１２は、本発明の第５の実施例であるＧ
ＴＯの断面図を示す。第１のバンドギャップを持つ第１
の半導体で構成されたｎ−層３０の一方の面に、第１の
バンドギャップより大きいバンドギャップを持つ第２の
半導体で構成されたｎ−ベース層３１（第２の半導体
層）を形成し、さらにｎ−層３０の他方の面にｐエミッ
タ（第１の半導体層）３２とｎ層３３を形成している。
ｐエミッタ３２とｎ層３３は、これらの相にオーミック
接触するアノード電極（第１の主電極）４０により短絡
されている。ｎ−ベース層３１の上には、ｐベース（第
３の半導体層）３４が設けられ、さらにその表面より、
選択的にｎエミッタ層(第４の半導体層)３５が設けられ
ている。ｐベース層３４には、これとオーミック接触す
るゲート電極（制御電極）４１が設けられている。ｎエ
ミッタ層３５には、これとオーミック接触するカソード
電極（第２の主電極）４２が設けられている。ここで、
第１の半導体はＳｉ，第２の半導体はＳｉＣである。
ＴＯの断面図を示す。第１のバンドギャップを持つ第１
の半導体で構成されたｎ−層３０の一方の面に、第１の
バンドギャップより大きいバンドギャップを持つ第２の
半導体で構成されたｎ−ベース層３１（第２の半導体
層）を形成し、さらにｎ−層３０の他方の面にｐエミッ
タ（第１の半導体層）３２とｎ層３３を形成している。
ｐエミッタ３２とｎ層３３は、これらの相にオーミック
接触するアノード電極（第１の主電極）４０により短絡
されている。ｎ−ベース層３１の上には、ｐベース（第
３の半導体層）３４が設けられ、さらにその表面より、
選択的にｎエミッタ層(第４の半導体層)３５が設けられ
ている。ｐベース層３４には、これとオーミック接触す
るゲート電極（制御電極）４１が設けられている。ｎエ
ミッタ層３５には、これとオーミック接触するカソード
電極（第２の主電極）４２が設けられている。ここで、
第１の半導体はＳｉ，第２の半導体はＳｉＣである。
【００３８】このＧＴＯは、次のように動作する。カソ
ード電極４２に対し、アノード電極４０及びゲート電極
４１に正の電圧を加える。するとｎエミッタ層３５とｐ
ベース３４で構成されるｐｎ接合が順バイアスされ、電
子がｎエミッタ層よりｎ−ベース層３１に流れ込む。こ
の電子によりｐエミッタ３２とｎ−層３０で構成される
ｐｎ接合が順バイアスされｎ−ベース層３１に正孔が注
入される。アノードがｐエミッタ３２とｎ層３３により
短絡されているのは、タ−ンオフ時にキャリアの消滅を
速めて高速にオフさせるためである。この様にｐエミッ
タからキャリアが注入される領域がシリコンで構成され
ているため、ｐｎ接合でのオン電圧の増加が小さい。ま
た、電圧を阻止するｎ−層３０はＳｉＣで構成されてい
るため、ｎ−層３０を薄くできる。このため、オン電圧
を小さくできると共にシリコンより高温でも動作が可能
である。また基板にシリコンを使うことにより大きな面
積のＧＴＯの製作が可能となる。
ード電極４２に対し、アノード電極４０及びゲート電極
４１に正の電圧を加える。するとｎエミッタ層３５とｐ
ベース３４で構成されるｐｎ接合が順バイアスされ、電
子がｎエミッタ層よりｎ−ベース層３１に流れ込む。こ
の電子によりｐエミッタ３２とｎ−層３０で構成される
ｐｎ接合が順バイアスされｎ−ベース層３１に正孔が注
入される。アノードがｐエミッタ３２とｎ層３３により
短絡されているのは、タ−ンオフ時にキャリアの消滅を
速めて高速にオフさせるためである。この様にｐエミッ
タからキャリアが注入される領域がシリコンで構成され
ているため、ｐｎ接合でのオン電圧の増加が小さい。ま
た、電圧を阻止するｎ−層３０はＳｉＣで構成されてい
るため、ｎ−層３０を薄くできる。このため、オン電圧
を小さくできると共にシリコンより高温でも動作が可能
である。また基板にシリコンを使うことにより大きな面
積のＧＴＯの製作が可能となる。
【００３９】（実施例６）図１３は、本発明の半導体装
置１００を使って構成した電動機駆動回路用インバータ
装置の一例を示す。なお、ＩＧＢＴを用いた場合を示し
た。２個のＩＧＢＴ１００が直列に接続されて１相分の
インバータ単位が構成されている。また各々のＩＧＢＴ
には、フライホイールダイオード１０１が逆並列に接続
されている。各相における２個のＩＧＢＴの直列接続点
は、それぞれ交流端子Ｕ，Ｖ，Ｗに接続される。各交流
端子と３相誘導電動機１０６とは、配線１０７により接
続されている。上アーム側のＩＧＢＴのコレクタは、３
個とも共通であり、直流端子Ａにおいて整流回路１０３
の高電位側と接続されている。下アーム側のＩＧＢＴの
エミッタは、３個とも共通であり、直流端子Ｂにおいて
整流回路１０３の低電位側と接続されている。整流回路
１０３は、交流電源１０２を整流し、ＩＧＢＴ１００に
直流を供給する。ＩＧＢＴ１００はこの直流を再度交流
に変換し、３相誘導電動機１０６を駆動する。上アーム
側のゲートとエミッタ間には、上アームゲート回路１０
４が形成されている。下アーム側のゲートとエミッタ間
には、下アームゲート回路１０５が形成されている。本
実施例では、素子の損失を減らすことができるので、イ
ンバータの効率を高めることができる。
置１００を使って構成した電動機駆動回路用インバータ
装置の一例を示す。なお、ＩＧＢＴを用いた場合を示し
た。２個のＩＧＢＴ１００が直列に接続されて１相分の
インバータ単位が構成されている。また各々のＩＧＢＴ
には、フライホイールダイオード１０１が逆並列に接続
されている。各相における２個のＩＧＢＴの直列接続点
は、それぞれ交流端子Ｕ，Ｖ，Ｗに接続される。各交流
端子と３相誘導電動機１０６とは、配線１０７により接
続されている。上アーム側のＩＧＢＴのコレクタは、３
個とも共通であり、直流端子Ａにおいて整流回路１０３
の高電位側と接続されている。下アーム側のＩＧＢＴの
エミッタは、３個とも共通であり、直流端子Ｂにおいて
整流回路１０３の低電位側と接続されている。整流回路
１０３は、交流電源１０２を整流し、ＩＧＢＴ１００に
直流を供給する。ＩＧＢＴ１００はこの直流を再度交流
に変換し、３相誘導電動機１０６を駆動する。上アーム
側のゲートとエミッタ間には、上アームゲート回路１０
４が形成されている。下アーム側のゲートとエミッタ間
には、下アームゲート回路１０５が形成されている。本
実施例では、素子の損失を減らすことができるので、イ
ンバータの効率を高めることができる。
【００４０】図１４は、例えば直流送電された電力を交
流に変換する高電圧のインバータ回路を示している。な
お、本実施例では、図１２で示したＧＴＯを使った場合
を示している。ＧＴＯ１０８には、１個ずつコンデンサ
と抵抗を緒列に接続してスナバ回路が並列に接続されて
いる。図１３では１個の素子で耐圧を持たせていたが、
この例では、複数の素子を直列につないで耐圧を確保し
ている。最高電位にあるアノード３つは、直流電位の高
電位側に接続している。一方最低電位側のカソード３つ
は、インダクタ１１２を通じて直流電源１１１の低電位
側と接続している。なお、インダクタ１１２は、負荷に
事故が生じたとき急激に電流が流れＧＴＯ１０８が破壊
するのを防止している。直列に接続されたＧＴＯ１０８
の中点より交流出力１１３が出力されている。従来シリ
コンを使ったＧＴＯでは、高電圧にすると素子の損失が
増えるため、素子の耐圧をあまり上げられずそのため、
直列に接続するＧＴＯの数が多かった。例えば、５００
ｋＶの直流を変換する場合、５ｋＶのＧＴＯでは、１０
０個直列につながなければならなかった。本発明では、
素子を高耐圧化しても損失があまり増えないので、直列
につなぐＧＴＯの数を減らすことができ、低損失化と共
にインバータ装置を小型化できる。
流に変換する高電圧のインバータ回路を示している。な
お、本実施例では、図１２で示したＧＴＯを使った場合
を示している。ＧＴＯ１０８には、１個ずつコンデンサ
と抵抗を緒列に接続してスナバ回路が並列に接続されて
いる。図１３では１個の素子で耐圧を持たせていたが、
この例では、複数の素子を直列につないで耐圧を確保し
ている。最高電位にあるアノード３つは、直流電位の高
電位側に接続している。一方最低電位側のカソード３つ
は、インダクタ１１２を通じて直流電源１１１の低電位
側と接続している。なお、インダクタ１１２は、負荷に
事故が生じたとき急激に電流が流れＧＴＯ１０８が破壊
するのを防止している。直列に接続されたＧＴＯ１０８
の中点より交流出力１１３が出力されている。従来シリ
コンを使ったＧＴＯでは、高電圧にすると素子の損失が
増えるため、素子の耐圧をあまり上げられずそのため、
直列に接続するＧＴＯの数が多かった。例えば、５００
ｋＶの直流を変換する場合、５ｋＶのＧＴＯでは、１０
０個直列につながなければならなかった。本発明では、
素子を高耐圧化しても損失があまり増えないので、直列
につなぐＧＴＯの数を減らすことができ、低損失化と共
にインバータ装置を小型化できる。
【００４１】なお、上記の実施例において、ｎ型とｐ型
を逆転しても同様の効果が得られることは、明らかであ
る。
を逆転しても同様の効果が得られることは、明らかであ
る。
【００４２】また、本発明を適用できる半導体装置は、
上記のＩＧＢＴやＧＴＯに限るものではない。すなわ
ち、第１導電型の第１の半導体層と、これに隣接する第
２導電型の第２の半導体層とを備え、電圧阻止状態にお
いては第２の半導体層の半導体層に空乏層が広がり、オ
ン状態において第２の半導体層にこの層の多数キャリア
が注入され、このキャリアが第１の半導体層からのキャ
リアの注入を促すような構成の半導体装置に適用でき
る。例えば、静電誘導サイリスタや、ＭＯＳ制御サイリ
スタなどにも適用できる。そして、上記の実施例と同様
の効果が得られる。
上記のＩＧＢＴやＧＴＯに限るものではない。すなわ
ち、第１導電型の第１の半導体層と、これに隣接する第
２導電型の第２の半導体層とを備え、電圧阻止状態にお
いては第２の半導体層の半導体層に空乏層が広がり、オ
ン状態において第２の半導体層にこの層の多数キャリア
が注入され、このキャリアが第１の半導体層からのキャ
リアの注入を促すような構成の半導体装置に適用でき
る。例えば、静電誘導サイリスタや、ＭＯＳ制御サイリ
スタなどにも適用できる。そして、上記の実施例と同様
の効果が得られる。
【００４３】
【発明の効果】本発明によれば、半導体装置を低損失化
できるとともに、洩れ電流も小さくすることができる。
さらに、インバータ装置などの電力変換装置が小型軽量
化かつ低損失化される。そして、これらの効果は、扱う
電圧が高電圧になるほど、顕著になる。
できるとともに、洩れ電流も小さくすることができる。
さらに、インバータ装置などの電力変換装置が小型軽量
化かつ低損失化される。そして、これらの効果は、扱う
電圧が高電圧になるほど、顕著になる。
【図１】従来のＩＧＢＴの断面図を示す。
【図２】第１の実施例の断面構造を示す。
【図３】ｐ＋層１とｎ−層２で構成されるｐｎ接合のエ
ネルギーバンドを示す。
ネルギーバンドを示す。
【図４】本発明第２の実施例であるＩＧＢＴの断面図を
示す。
示す。
【図５】ｎ層５とｎ−層２のバンド構造であり、ΔＥｆ
１がΔＥf2よりも小さな場合。
１がΔＥf2よりも小さな場合。
【図６】ｎ層５とｎ−層２のバンド構造であり、ΔＥf1
がΔＥf2よりも大きな場合。
がΔＥf2よりも大きな場合。
【図７】耐圧が４０００Ｖ級で、定格電流における電流
密度が１００(Ａ／cm2）のIGBTの出力特性を示す。
密度が１００(Ａ／cm2）のIGBTの出力特性を示す。
【図８】ＳｉとＳｉＣ，Ｓｉのみ，ＳｉＣのみ、で構成
されたＩＧＢＴの耐圧とオン電圧の関係を示す。
されたＩＧＢＴの耐圧とオン電圧の関係を示す。
【図９】（ａ）は、本実施例のＩＧＢＴを、円形のウエ
ハに形成した素子２０の表面を示す。
ハに形成した素子２０の表面を示す。
【図１０】本発明の第３の実施例であるＩＧＢＴの断面
図を示す。
図を示す。
【図１１】本発明の第４の実施例であるＩＧＢＴの断面
図を示す。
図を示す。
【図１２】本発明の第５の実施例であるＧＴＯの断面図
を示す。
を示す。
【図１３】本発明の半導体装置を使って構成した電動機
駆動回路用インバータ装置の一例を示す。
駆動回路用インバータ装置の一例を示す。
【図１４】直流送電された電力を交流に変換する高電圧
のインバータ回路を示す。
のインバータ回路を示す。
１…ｐ＋層、２，３０…ｎ−層、３…ｐ層、４…ｎ＋
層、５，６，３３…ｎ層、７…格子歪緩和層、１０…酸
化膜、１１…絶縁ゲート電極、１２…エミッタ電極、１
３…コレクタ電極、１４…絶縁層、２１…ゲートパッ
ト、２２…ゲート配線、２３…単位ユニット、３１…ｎ
−ベース層、３２…ｐエミッタ、３４…ｐベース、３５
…ｎエミッタ層、４０…アノード電極、４１…ゲート電
極、４２…カソード電極、１００…ＩＧＢＴ、１０１…
ダイオード、１０２…交流電源、103…整流回路、１０
４…上アーム駆動回路、１０５…下アーム駆動回路、１
０６…３相誘導電動機、１０７…配線、１０８…ＧＴ
Ｏ、１０９…コンデンサ、１１０…抵抗、１１１…直流
電源、１１２…インダクタ、１１３…交流出力。
層、５，６，３３…ｎ層、７…格子歪緩和層、１０…酸
化膜、１１…絶縁ゲート電極、１２…エミッタ電極、１
３…コレクタ電極、１４…絶縁層、２１…ゲートパッ
ト、２２…ゲート配線、２３…単位ユニット、３１…ｎ
−ベース層、３２…ｐエミッタ、３４…ｐベース、３５
…ｎエミッタ層、４０…アノード電極、４１…ゲート電
極、４２…カソード電極、１００…ＩＧＢＴ、１０１…
ダイオード、１０２…交流電源、103…整流回路、１０
４…上アーム駆動回路、１０５…下アーム駆動回路、１
０６…３相誘導電動機、１０７…配線、１０８…ＧＴ
Ｏ、１０９…コンデンサ、１１０…抵抗、１１１…直流
電源、１１２…インダクタ、１１３…交流出力。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 29/74 H01L 29/86
Claims (19)
- 【請求項１】第１導電型の第１の半導体層と、 第１の半導体層に隣接する第２導電型の第２の半導体層
と、 第２の半導体層に隣接する第１導電型の第３の半導体層
と、 第３の半導体層に形成される第２導電型の第４の半導体
層と、を備え、 第２の半導体層の半導体材料のバンドギャップが、第１
半導体層の半導体材料のバンドギャップよりも広いこと
を特徴とする半導体装置。 - 【請求項２】第１導電型の第１の半導体層と、 第１の半導体層に隣接する第２導電型の第２の半導体層
と、 第２の半導体層に隣接する第１導電型の第３の半導体層
と、 第３の半導体層に形成される第２導電型の第４の半導体
層と、 第１の半導体に接触する第１の主電極と、 第４の半導体層に接触する第の２主電極と、 第３の半導体層上に設ける絶縁ゲート電極と、を備え、 第２の半導体層の半導体材料のバンドギャップが、第１
の半導体層の半導体材料のバンドギャップよりも広いこ
とを特徴とする半導体装置。 - 【請求項３】第１導電型の第１の半導体層と、 第１の半導体層に隣接する第２導電型の第２の半導体層
と、 第２の半導体層に隣接する第１導電型の第３の半導体層
と、 第３の半導体層に形成される第２導電型の第４の半導体
層と、 第１の半導体に接触する第１の主電極と、 第４の半導体層に接触する第２の主電極と、 第３の半導体層に接触する制御電極と、を備え、 第２の半導体層の半導体材料のバンドギャップが、第１
の半導体層の半導体材料のバンドギャップよりも広いこ
とを特徴とする半導体装置。 - 【請求項４】請求項１ないし請求項３のいずれか１項に
記載する半導体装置において、 第１の半導体層と第２の半導体層の間に、第２の半導体
層の半導体材料よりもバンドギャップが狭く、第２の半
導体層よりも不純物濃度が高い、第２導電型の第５の半
導体層を備えることを特徴とする半導体装置。 - 【請求項５】請求項４に記載する半導体装置において、
第２導電型がｎ型であり、第２の半導体層のフェルミレ
ベルと伝導帯のエネルギー差をΔＥ１，第５の半導体層
のフェルミレベルと伝導帯のエネルギー差をΔＥ２とす
るとき、 ΔＥ１＜ΔＥ２ であることを特徴とする半導体装置。 - 【請求項６】請求項４に記載する半導体装置において、
第２導電型がｐ型であり、第２の半導体層のフェルミレ
ベルと価電子帯のエネルギー差をΔＥ１，第５の半導体
層のフェルミレベルと価電子帯のエネルギー差をΔＥ２
とするとき、 ΔＥ１＜ΔＥ２ であることを特徴とする半導体装置。 - 【請求項７】請求項４ないし請求項６のいずれか１項に
記載する半導体装置において、 第２の半導体層と第５の半導体層の間に、第１の半導体
層よりもバンドギャップが広く、第２の半導体層よりも
不純物濃度が高い、第２導電型の第６の半導体層を備え
ることを特徴とする半導体装置。 - 【請求項８】請求項１ないし請求項７のいずれか１項に
記載する半導体装置において、第１の半導体層と第２の
半導体層の間に、格子歪を緩和する半導体層を備えるこ
とを特徴とする半導体装置。 - 【請求項９】請求項８に記載する半導体装置において、
格子歪を緩和する半導体層の組成は、第１の半導体層か
ら第２の半導体層に向かって、第１の半導体層の組成か
ら第２の半導体層の組成へと変化することを特徴とする
半導体装置。 - 【請求項１０】請求項１ないし請求項９のいずれか１項
に記載する半導体装置において、第１の半導体層はシリ
コン層であり、第２の半導体層は、シリコンカーバイト
層であることを特徴とする半導体装置。 - 【請求項１１】請求項１ないし請求項９のいずれか１項
に記載する半導体装置において、第１の半導体層はゲル
マニウム層であり、第２の半導体層はシリコン層である
ことを特徴とする半導体装置。 - 【請求項１２】請求項１ないし請求項９のいずれか１項
に記載する半導体装置において、第１の半導体層はアル
ミガリウムヒ素層であり、第２の半導体層は、ガリウム
ヒ素層であることを特徴とする半導体装置。 - 【請求項１３】請求項１ないし請求項１２のいずれか１
項に記載する半導体装置において、第１の半導体層の厚
さが第２の半導体層の厚さより厚いことを特徴とする半
導体装置。 - 【請求項１４】第１導電型の第１の半導体層と、 第１の半導体層に隣接する第２導電型の第２の半導体層
と、 第２の半導体層における多数キャリアを第２の半導体層
内に注入する手段と、を備え、 第２の半導体層の半導体材料のバンドギャップが、第１
の半導体層の半導体材料のバンドギャップよりも広いこ
とを特徴とする半導体装置。 - 【請求項１５】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、スイッチング素子と逆極
性のダイオードとの並列回路を有するアームを２個直列
に接続した構成からなり、アームの相互接続点が異なる
交流端子に接続された、交流出力と同数のインバータ単
位と、を備え、 スイッチング素子が、 第１導電型の第１の半導体層と、 第１の半導体層に隣接する第２導電型の第２の半導体層
と、 第２の半導体層に隣接する第１導電型の第３の半導体層
と、 第３の半導体層に形成される第２導電型の第４の半導体
層と、を備え、 第２の半導体層の半導体材料のバンドギャップが、第１
の半導体層の半導体材料のバンドギャップよりも広いこ
とを特徴とするインバータ装置。 - 【請求項１６】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、スイッチング素子と逆極
性のダイオードとの並列回路を有するアームを２個直列
に接続した構成からなり、アームの相互接続点が異なる
交流端子に接続された、交流出力と同数のインバータ単
位と、を備え、 スイッチング素子が、 第１導電型の第１の半導体層と、 第１の半導体層に隣接する第２導電型の第２の半導体層
と、 第２の半導体層に隣接する第１導電型の第３の半導体層
と、 第３の半導体層に形成される第２導電型の第４の半導体
層と、 第１の半導体に接触する第１の主電極と、 第４の半導体層に接触する第２の主電極と、 第３の半導体層上に設ける絶縁ゲート電極と、を備え、 第２の半導体層の半導体材料のバンドギャップが、第１
の半導体層の半導体材料のバンドギャップよりも広いこ
とを特徴とするインバータ装置。 - 【請求項１７】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、スイッチング素子と逆極
性のダイオードとの並列回路を有するアームを２個直列
に接続した構成からなり、アームの相互接続点が異なる
交流端子に接続された、交流出力と同数のインバータ単
位と、を備え、 スイッチング素子が、 第１導電型の第１の半導体層と、 第１の半導体層に隣接する第２導電型の第２の半導体層
と、 第２の半導体層に隣接する第１導電型の第３の半導体層
と、 第３の半導体層に形成される第２導電型の第４の半導体
層と、 第１の半導体に接触する第１の主電極と、 第４の半導体層に接触する第２の主電極と、 第３の半導体層に接触する制御電極と、を備え、 第２の半導体層の半導体材料のバンドギャップが、第１
の半導体層の半導体材料のバンドギャップよりも広いこ
とを特徴とするインバータ装置。 - 【請求項１８】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、スイッチング素子と逆極
性のダイオードとの並列回路を有するアームを２個直列
に接続した構成からなり、アームの相互接続点が異なる
交流端子に接続された、交流出力と同数のインバータ単
位と、を備え、 スイッチング素子が、 第１導電型の第１の半導体層と、 第１の半導体層に隣接する第２導電型の第２の半導体層
と、 第２の半導体層における多数キャリアを第２の半導体層
内に注入する手段と、を備え、 第２の半導体層の半導体材料のバンドギャップが、第１
の半導体層の半導体材料のバンドギャップよりも広いこ
とを特徴とするインバータ装置。 - 【請求項１９】請求項１５ないし請求項１８に記載のイ
ンバータ装置において、アームが前記並列回路を複数個
直列に接続したものであることを特徴とするインバータ
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172274A JP2979964B2 (ja) | 1994-07-25 | 1994-07-25 | 半導体装置及びそれを用いたインバータ装置 |
| US08/504,422 US5877518A (en) | 1994-07-25 | 1995-07-20 | Semiconductor device and inverter apparatus using the semiconductor device |
| US08/886,573 US5962877A (en) | 1994-07-25 | 1997-07-01 | Inverter apparatus having improved switching element |
Applications Claiming Priority (1)
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