JPH10321855A - 高耐圧半導体装置 - Google Patents

高耐圧半導体装置

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JPH10321855A
JPH10321855A JP10057956A JP5795698A JPH10321855A JP H10321855 A JPH10321855 A JP H10321855A JP 10057956 A JP10057956 A JP 10057956A JP 5795698 A JP5795698 A JP 5795698A JP H10321855 A JPH10321855 A JP H10321855A
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JP
Japan
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gate electrode
base layer
type base
gate
voltage
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Application number
JP10057956A
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English (en)
Inventor
Kazuya Nakayama
和也 中山
Koichi Sugiyama
公一 杉山
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】 【課題】 ＩＧＢＴの誤動作を防止し、動作が安定した
高耐圧半導体装置を提供する。 【解決手段】 本発明は、ゲート電極のうち、その下部
にチャネルが形成される部分のゲート容量をＣｇ
［Ｆ］、ゲート電極のうち、その下部にチャネルが形成
される部分のチャネルの長さ方向の抵抗をＲｇ［Ω］、
ゲート電極に印加する電圧であって、その印加によって
ドレイン電流が流れ始めるしきい値電圧をＶth［Ｖ］、
ドレイン電流を遮断するためにゲート電極に印加する電
圧をＶoff ［Ｖ］、ドレイン電流を遮断する際のドレイ
ン電圧の単位時間当たりの上昇率をｄＶ／ｄｔ［Ｖ／
ｓ］とした場合に、｜Ｖth−Ｖoff ｜≧０．５・Ｃｇ・
Ｒｇ・（ｄＶ／ｄｔ）の条件を満たす高耐圧半導体装置
である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高耐圧半導体装置
に係わり、特に複数のＩＧＢＴを有する高耐圧半導体装
置に関する。
【０００２】
【従来の技術】電力制御を行なう高耐圧半導体装置に用
いられる高耐圧半導体素子の１つとして、ＩＧＢＴ（In
sulated Gate Bipolar Transistor ）が知られている。
ＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性とバ
イポーラトランジスタの高出力特性とを兼ね備えた新し
い素子であり、近年、インバータやスイッチング電源な
どのパワーエレクトロニクスの分野で多く利用されてい
る。
【０００３】ところで、この種のＩＧＢＴには以下のよ
うな問題がある。
【０００４】すなわち、ＩＧＢＴは、サイリスタ等のラ
ッチアップする高耐圧半導体素子と比較すると、ソース
側からのキャリアの注入が少ないために、通電特性が劣
るという問題がある。さらに、耐圧が高いほど（特に３
ｋＶ以上）、ベース層が厚くなるので、一層通電特性が
劣化する。
【０００５】このような問題を解消するために、ゲート
電極の幅（ゲート幅）を広くする手法が取られている。
【０００６】しかし、ゲート幅を広くすると、ＭＯＳゲ
ート部分の入力容量、帰還容量が増大するため、スイッ
チング速度の低下という問題や、スイッチング時の電流
変化もしくは電圧変化、または外部ノイズによる誤動作
という問題が生じる。このようなスイッチング速度の低
下や誤動作は、装置の動作が不安定になる原因となり、
最悪の場合、装置の破壊につながる。
【０００７】上述の如く従来のＩＧＢＴは、耐圧が高く
なるほどソース側からのキャリアの注入が少なくなり、
通電能力が低くなるという問題がある。また、これを解
決するために、ゲート幅を広くすると、スイッチング速
度の低下や誤動作動作が起こり、装置の動作が不安定に
なるという別の問題が生じる。
【０００８】
【課題を解決するための手段】本発明は、上記事情を考
慮してなされたもので、その目的とするところは、ＩＧ
ＢＴの誤動作を防止し、動作が安定した高耐圧半導体装
置を提供することにある。
【０００９】本発明者の研究によれば、高耐圧（特に３
ｋＶ以上）のＩＧＢＴにおける誤動作の原因は、ターン
オフ時のドレイン電圧上昇率ｄＶ／ｄｔによってゲート
電極に変位電流が流れ、ゲート電極に電位分布が生じる
ことによる再点弧にあることが分かった。
【００１０】したがって、ゲート容量を小さくしたり、
ゲート電極の抵抗を小さくすることにより、変位電流を
減らし、ゲート電極内の電位分布の発生を抑制すれば、
素子の再点弧を防止することができる。
【００１１】そして、変位電流（ｄＶ／ｄｔ）が｜Ｖth
−Ｖoff ｜≧０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）の関
係を満たすように設計すれば、後述するように、変位電
流による再点弧を防止することができる。
【００１２】また、このように変位電流を抑制すると、
一部の素子に電流が集中するなどの素子の不均一動作も
抑制でき、各素子をバランスよく動作させることができ
るので、ターンオフ能力をさらに向上することもでき
る。
【００１３】本発明の第１の発明によれば、 第１導電
型ベース層と、この第１導電型ベース層の表面に形成さ
れた第２導電型ベース層と、この第２導電型ベース層の
表面に形成された第１導電型ソース層と、この第１導電
型ソース層と前記第１導電型ベース層とで挟まれた領域
の前記第２導電型ベース層上にゲート絶縁膜を介して配
設されたゲート電極と、前記第２導電型ベース層を形成
したのとは反対側の前記第１導電型ベース層に形成され
た第２導電型ドレイン層と、この第２導電型ドレイン層
にコンタクトするドレイン電極と、前記第１導電型ソー
ス層および前記第２導電型ベース層にコンタクトするソ
ース電極とを具備し、前記ゲート電極のうち、その下部
にチャネルが形成される部分のゲート容量をＣｇ
［Ｆ］、前記ゲート電極のうち、その下部にチャネルが
形成される部分のチャネルの長さ方向の抵抗をＲｇ
［Ω］、前記ゲート電極に印加する電圧であって、その
印加によってドレイン電流が流れ始めるしきい値電圧を
Ｖth［Ｖ］、ドレイン電流を遮断するために前記ゲート
電極に印加する電圧をＶoff ［Ｖ］、ドレイン電流を遮
断する際のドレイン電圧の単位時間当たりの上昇率をｄ
Ｖ／ｄｔ［Ｖ／ｓ］とした場合に、｜Ｖth−Ｖoff ｜≧
０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）の条件を満たすこ
とを特徴とする。
【００１４】また、本発明の第２の発明によれば、第１
の発明において、前記ゲート電極とゲート電極配線とが
接続される部分の前記ゲート電極の幅方向の長さは、前
記ゲート電極の幅よりも長いことを特徴とする。
【００１５】さらに、本発明の第３の発明によれば、第
１の発明において、前記ゲート電極上に形成された第２
のゲート電極をさらに具備することを特徴とする。
【００１６】さらに、本発明の第４の発明によれば、第
３の発明において、前記ゲート電極及び前記第２のゲー
ト電極は、絶縁膜により覆われていることを特徴とす
る。
【００１７】さらに、本発明の第５の発明によれば、第
３の発明において、前記ソース電極は、前記第２のゲー
ト電極の上部には形成されていないことを特徴とする。
【００１８】さらに、本発明の第６の発明によれば、第
１の発明において、前記第１導電型ベース層の上部に形
成され、不純物ドーズ量が１×１０13［ｃｍ-3］以下、
ピーク濃度が１×１０15［ｃｍ-3］以上、１×１０
16［ｃｍ-3］以下の第１導電型エミッタ層をさらに具備
することを特徴とする。
【００１９】さらに、本発明の第７の発明によれば、第
１の発明において、前記ゲート電極の中央部の下部に形
成される前記ゲート絶縁膜の厚さは、前記ゲート電極の
端部の下部に形成される前記ゲート絶縁膜の厚さとは異
なることを特徴とする。
【００２０】さらに、本発明の第８の発明によれば、第
１の発明において、前記ゲート電極とゲート電源との間
に接続された抵抗をさらに具備することを特徴とする。
【００２１】さらに、本発明の第９の発明によれば、第
１の発明において、前記ゲート電極の幅をＬG 、前記第
１導電型ベース層の深さをＤB 、前記第２導電型ベース
層の厚さをＷB 、前記ゲート電極間の距離をＬs とした
とき、６０μｍ≦ＬG 、５≦ＬG ／ＬS 、及び１≦ＬG
2 ／（ＤB ・ＷB ）≦９の条件を満たすことを特徴とす
る。
【００２２】さらに、本発明の第１０の発明によれば、
第１導電型ベース層と、この第１導電型ベース層の表面
に形成された第２導電型ベース層と、この第２導電型ベ
ース層の表面に形成された第１導電型ソース層と、この
第１導電型ソース層と前記第１導電型ベース層とで挟ま
れた領域の前記第２導電型ベース層上にゲート絶縁膜を
介して配設されたゲート電極と、前記第２導電型ベース
層を形成したのとは反対側の前記第１導電型ベース層に
形成された第２導電型ドレイン層と、この第２導電型ド
レイン層にコンタクトするドレイン電極と、前記第１導
電型ソース層および前記第２導電型ベース層にコンタク
トするソース電極とを具備し、前記ゲート電極のうち、
その下部にチャネルが形成される部分のゲート容量をＣ
ｇ［Ｆ］、前記ゲート電極のうち、その下部にチャネル
が形成される部分のチャネルの長さ方向の抵抗をＲｇ
［Ω］、前記ゲート電極に印加する電圧であって、その
印加によってドレイン電流が流れ始めるしきい値電圧を
Ｖth［Ｖ］、ドレイン電流を遮断するために前記ゲート
電極に印加する電圧をＶoff ［Ｖ］、ドレイン電流を遮
断する際のドレイン電圧の単位時間当たりの上昇率をｄ
Ｖ／ｄｔ［Ｖ／ｓ］とした場合に、｜Ｖth−Ｖoff ｜≧
０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）の条件を満たし、
前記第１導電型ベース層には、局所ライフタイム制御処
理が施されていることを特徴とする高耐圧半導体装置で
ある。
【００２３】さらに、本発明の第１１の発明によれば、
第１導電型ベース層と、この第１導電型ベース層の表面
に形成された第２導電型ベース層と、この第２導電型ベ
ース層の表面に形成された第１導電型ソース層と、この
第１導電型ソース層と前記第１導電型ベース層とで挟ま
れた領域の前記第２導電型ベース層上にゲート絶縁膜を
介して配設されたゲート電極と、前記第２導電型ベース
層を形成したのとは反対側の前記第１導電型ベース層の
面に形成された第２導電型ドレイン層と、この第２導電
型ドレイン層に設けられたドレイン電極と、前記第１導
電型ソース層および前記第２導電型ベース層にコンタク
トするソース電極とを具備し、前記ゲート電極のうち、
その下部にチャネルが形成される部分のゲート容量をＣ
ｇ［Ｆ］、前記ゲート電極のうち、その下部にチャネル
が形成される部分のチャネルの長さ方向の抵抗をＲｇ
［Ω］、前記ゲート電極に印加する電圧であって、その
印加によってドレイン電流が流れ始めるしきい値電圧を
Ｖth［Ｖ］、ドレイン電流を遮断するために前記ゲート
電極に印加する電圧をＶoff ［Ｖ］、ドレイン電流を遮
断する際のドレイン電圧の単位時間当たりの上昇率をｄ
Ｖ／ｄｔ［Ｖ／ｓ］とした場合に、｜Ｖth−Ｖoff ｜≧
０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）の条件を満たす高
耐圧半導体装置の駆動方法において、前記高圧半導体装
置のうちの少なくとも１つのゲートにオン時のゲート電
圧よりも低い第１の電圧を印加し、前記少なくとも１つ
のゲートにターンオフするための前記中間電圧よりも低
い電圧を印加することを特徴とする高耐圧半導体装置の
駆動方法である。
【００２４】さらに、本発明の第１２の発明によれば、
第１１の発明において、前記第１の電圧を印加した後
に、前記第１の電圧よりも低い第２の電圧を前記少なく
とも１つのゲートに印加するステップをさらに具備する
ことを特徴とする。
【００２５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
【００２６】（第１の実施形態）図１は、本発明の第１
の実施形態に係るＩＧＢＴを示す図である。これは、ス
トライプ状のＩＧＢＴが集積形成された高耐圧半導体装
置の１セル分を示している。また、断面は、セルの中央
部分を、法線がチャネル幅方向に垂直な平面によって切
断したところを示している。
【００２７】図中、１は高抵抗のｎ型ベース層を示して
おり、このｎ型ベース層１の表面にはｐ型ベース層２が
選択的に形成されている。このｐ型ベース層２の表面に
は高不純物濃度のｎ型ソース層３が選択的に形成されて
いる。
【００２８】このｎ型ソース層３とｎ型ベース層１とで
挟まれた領域のｐ型ベース層２上には、ゲート絶縁膜４
を介して例えば多結晶シリコンからなるゲート電極５が
配設されている。
【００２９】このゲート電極５はそれと同材料の第１の
ゲート電極配線６と一体形成されており、このゲート電
極配線６の下部にはゲート絶縁膜４とつながったゲート
配線絶縁膜７が設けられている。
【００３０】また、第１のゲート電極配線６上にはそれ
よりも低抵抗の材料例えばＡｌからなる第２のゲート電
極配線８が配設されている。これにより、セル両端のゲ
ート電極配線（図には１端のゲート電極配線６，８しか
示していない）の抵抗は全体としては十分に低いものと
なる。
【００３１】一方、ｐ型ベース層２を形成したのとは反
対側のｎ型ベース層１の面には高不純物濃度のｐ型ドレ
イン層９が形成され、このｐ型ドレイン層９にはドレイ
ン電極１０が設けられている。また、ｎ型ソース層３に
はｐ型ベース層２にもコンタクトするソース電極（不図
示）が設けられている。
【００３２】ここで、このように構成されたＩＧＢＴに
おいて、ゲート長を０．５ＬW 、ゲート電極幅をＬG 、
ゲート電極５のシート抵抗をρ、ゲート絶縁膜４の厚さ
をｔox、ゲート絶縁膜４の誘電率をε、素子がターンオ
フする際のドレイン電圧の単位時間当たりの上昇率（ド
レイン電圧上昇率）をｄＶ／ｄｔとする。
【００３３】セル両端のゲート電極配線の抵抗は十分に
低いので、変位電流が流れた際に最も電位変動が起こる
部分はセルの中央部、つまり図１の断面部分である。こ
の部分におけるｄＶ／ｄｔによる変位電圧Ｖ´は、 Ｖ´＝０．５・ε・（ＬG ／ｔox）・０．５・ＬW ・ρ・０．５・（ＬW ／ＬG ） ・（ｄＶ／ｄｔ） …（１） と表わすことができる。
【００３４】ここで、（１）式の第１行目は図１に示さ
れたセルの半分において、下部にチャネルが形成される
部分のゲート電極５のゲート容量Ｃｇ［Ｆ］に相当し、
（１）式の第２行目は図１に示されたセルの中央部から
ゲート電極配線６，８までのゲート電極５、つまり、下
部にチャネルが形成される部分のゲート電極５の抵抗Ｒ
ｇ［Ω］に相当する。したがって、（１）式のｄＶ／ｄ
ｔ［Ｖ／ｓ］による変位電圧Ｖ［Ｖ］は次式のように書
きなおすことができる。
【００３５】 Ｖ´＝０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ） …（２） セル中央部のゲート電極５には、（１）式で決まる変位
電流に起因する電圧（変位電圧）分だけ、ターンオフ時
の際にゲート電極５に印加する電圧Ｖoff よりも高い電
圧が印加されることになる。
【００３６】変位電圧Ｖ´が素子のしきい値電圧Ｖthよ
りも高くなると、素子は再点弧（誤動作）することにな
る。そこで、本実施形態では、｜Ｖth−Ｖoff ｜≧０．
５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）なる関係式を満たすよ
うにゲート容量Ｃｇ、ゲート抵抗Ｒｇの値を設計し、素
子を確実にターンオフするようにしている。したがっ
て、動作が安定した高耐圧半導体装置を実現できるよう
になる。
【００３７】また、単に素子パラメータの設計で済むこ
とから、新たな素子構造を導入しないで済むので、プロ
セスの複雑化や製造コストの上昇という問題は生じな
い。
【００３８】また、ゲート電極５の幅を広くし、通電能
力を高くしても、上記の如くに素子パラメータを設計
し、変位電流を抑制することにより、スイッチング速度
の低下や、誤動作を招かずに済む。
【００３９】また、ゲート電極５の幅ＬG はＩＧＢＴの
導通特性を決める上で重要なパラメータである。ゲート
電極５の幅ＬG が長すぎると、ＩＧＢＴのチャネル密度
が低下して導通特性が悪化するばかりか、ゲート容量の
増加、コストの上昇、制御性の劣化等の問題も発生する
可能性がある。
【００４０】一方、ゲート電極５の幅ＬG が短すぎる
と、Ｐ型ドレイン層９から注入された正孔がＰ型ベース
層２にバイパスされ、高抵抗のＮ型ベース層１に蓄積さ
れず、導通特性が悪化する。
【００４１】本発明者の研究によれば、チャネル密度及
びキャリア蓄積を改善し、オン電圧を下げるためには、
Ｎ型拡散層の有無に関係なく、ゲート電極５の幅ＬG を
下記の不等式を満たすように設計すればよいことが判明
した。
【００４２】１≦ＬG 2 ／（ＤB ・ＷB ） ここで、ＤB はＰ型ベース層２の深さを示している。
【００４３】この不等式は以下のようにして得られる。
【００４４】導電変調が起こった状態におけるＩＧＢＴ
の電流密度ｉは、 ｉ＝ｑ・ｎ・ＶF ・（μe ＋μh ）／ＷB で表される。
【００４５】ここで、ｑは素電荷量、ｎは電子及び正孔
のキャリア密度、ＶF はオン電圧、μe は電子の移動
度、μh は正孔の移動度を示している。
【００４６】また、導通時の実効的なＰ型ベース層２の
シート抵抗Ｒは、 Ｒ＝１／（ｑ・μh ・ｎ・ＤB ） で表される。
【００４７】シート抵抗Ｒによる正孔電流の電圧降下が
接合電圧Ｖj 以上であればよいから、 ｉ・Ｒ・ＬG 2 ／３２≧Ｖj となる。
【００４８】上記３つの式を用いれば、 ＬG 2 ／（ＤB ・ＷB ）≧３２Ｖj ・μh ／（ＶF ・
（μe ＋μh ）） と表される。
【００４９】ここで、装置材料としてシリコンを用いた
場合には、μh ／（μe ＋μh ）が約０．２５、Ｖj が
約０．６Ｖであり、また、電力用半導体装置が通常利用
される範囲ではＶF が約４Ｖであることを考慮すると、 １≦ＬG 2 ／（ＤB ・ＷB ） となる。
【００５０】また、ＬG 2 ／（ＤB ・ＷB ）の値が大き
すぎると、チャネルが減少し、やはり導通特性が劣化す
る。チャネルの減少を防止するには、ＬG 2 ／（ＤB ・
ＷB）の値が９を超えないように設定するとよい。従っ
て、１≦ＬG 2 ／（ＤB ・ＷB ）≦９に設定することが
好ましい。
【００５１】また、ＬG があまり短いと、正孔がバイパ
スされやすくなり、キャリアの蓄積が起こりにくい。特
に、耐圧が３ｋＶを越えるような装置の場合、通電特性
にとってこのことは致命的な欠点となる。本発明者の実
験によれば、ＬG がおよそ６０μｍ以上の長さであれ
ば、上記条件と相俟ってキャリアの蓄積が起こることが
判明した。
【００５２】更に、本発明者の実験によれば、２≦ＬG
／ＬS 、望ましくは５≦ＬG ／ＬSに設定すると、ラッ
チアップが生じにくいことが判明した。ここで、ＬS は
隣接するゲート電極５間の距離を表す。このことは、当
該半導体装置が破壊に強くなり、安全動作領域が拡大で
きるため、保護回路が簡略化できることを意味する。
【００５３】高耐圧、例えば、２ｋＶ以上の耐圧を確保
する場合には、ゲート電極５の幅ＬG は３０μｍ以上
に、３ｋＶ以上の耐圧を確保する場合には、ゲート電極
５の幅ＬG は６０μｍ以上に設定される。
【００５４】また、装置内の集積形成されたＩＧＢＴの
各々の変位電流を上記の如く手法により抑制すると、一
部のＩＧＢＴに電流が集中するなどの素子の不均一動作
も抑制でき、各ＩＧＢＴをバランスよく動作させること
ができるので、ターンオフ能力をさらに向上することも
できる。
【００５５】なお、ゲート容量Ｃｇは、キャパシタンス
メータを用いた測定や、ゲート絶縁膜４の構造から計算
により簡単に求めることができる。また、ゲート電極５
の抵抗Ｒｇは４端子法により容易に測定することができ
る。
【００５６】（第２の実施形態）図２は、本発明の第２
の実施形態に係るＩＧＢＴを示す図である。
【００５７】なお、図１のＩＧＢＴと対応する部分には
図１と同一符号を付してあり、詳細な説明は省略する
（以下の他の実施形態についても同様）。
【００５８】ゲート電極５の材料には通常多結晶シリコ
ンが用いられ、ゲート電極５とゲート電極配線６とが接
続される場所は段差１１がついている場合が多い。その
ため、段差１１において、ゲート電極５とゲート電極配
線６との接続が遮断され、素子が不良になる恐れがあ
る。
【００５９】そこで、本実施形態では、段差１１におけ
るゲート電極配線６の幅を広くしている。これにより、
段差１１において、ゲート電極５とゲート電極配線６と
の接続が遮断されても、接続が遮断されるのは、ゲート
電極配線６の一部分であるため、段差１１においてゲー
ト電極配線６が完全に断線することを防止できる。
【００６０】また、本実施形態でも第１の実施形態と同
様に変位電流を抑制できるようにパラメータを設定して
いるので、第１の実施形態と同様な効果が得られる（以
下の他の実施形態についても同様）。
【００６１】（第３の実施形態）図３は、本発明の第３
の実施形態に係るＩＧＢＴを示す断面図である。
【００６２】本実施形態の特徴は、多結晶シリコン膜か
らなるゲート電極５上に、第２のゲート電極１２とし
て、例えばＡｌ膜、Ｃｕ膜等の低抵抗膜を設けているこ
とにある。これにより、ゲート抵抗は全体としては低く
なり、電位変動は抑制されることになる。
【００６３】また、ゲート電極５，１２は第１の層間絶
縁膜（例えば酸化膜）１３、第２の層間絶縁膜（例えば
ポリイミド膜）１４により覆われ、素子表面はソース電
極１５に覆われている。これにより、圧接やボンディン
グなど幅広い実装に対応できるようになる。
【００６４】なお、本実施形態では、第１のゲート電極
５として、多結晶シリコン膜を用いたが、その代わり
に、例えば、高濃度にドープされたポリシリコン膜を用
いれば、第２のゲート電極を用いずに済む。この場合、
層間絶縁膜１４は酸化膜などの絶縁膜で十分である。
【００６５】図４、図５に、本実施形態の変形例を示
す。図４は素子表面の全面ではなく、第２の層間絶縁膜
１４の中央部を除いて、ソース電極１５を設けた例であ
る。また、図５は素子表面の全面ではなく、第２の層間
絶縁膜１４およびその周囲の第１の層間絶縁膜１３を除
いて、ソース電極１５を設けた例である。
【００６６】同図に示すように、ソース電極１５は、第
２のゲート電極１２の上部には形成されていない。
【００６７】これらの変形例では、ソース電極１５は第
２のゲート電極１２にかからないので、第２の層間絶縁
膜１４として、絶縁性の低いものを使用することが可能
となる。
【００６８】（第４の実施形態）図６は、本発明の第４
の実施形態に係るＩＧＢＴを示す断面図である。
【００６９】本実施形態が第３の実施形態と異なる点
は、高抵抗のｎ型ベース層１の表面にｎ型エミッタ層１
６を設けることにより、通電能力をより高めたことにあ
る。
【００７０】ここで、ｎ型エミッタ層１６の不純物ドー
ズ量は、耐圧の観点から１×１０13ｃｍ-2以下、または
ピーク濃度が１×１０15ｃｍ-3以上１×１０16ｃｍ-3以
下であることが望ましい。また、ｎ型エミッタ層１６の
深さは、ｐ型ベース層２の深さの１／２よりも深いこと
が望ましい。
【００７１】図７、図８に、本実施形態の変形例を示
す。図７は、図４の変形例の素子にｎ型エミッタ層１６
を設けた例である。図８は、図５の変形例の素子にｎ型
エミッタ層１６を設けた例である。
【００７２】（第５の実施形態）図９は、本発明の第５
の実施形態に係るＩＧＢＴを示す断面図である。
【００７３】本実施形態の特徴は、ｎ型ベース層１の中
央部では厚い絶縁膜１７を介してゲート電極５を配設し
ていることにある。この厚い絶縁膜１７下のベース層１
の直下には反転層は形成されない。したがって、この部
分のゲート電極５はゲート絶縁膜４の部分のＭＯＳゲー
トを充放電するためだけに利用され、結果として、ゲー
ト容量の低減とゲート電極配線の低抵抗化が可能とな
る。
【００７４】ここで、ゲート絶縁膜４の厚さをｔox、厚
い絶縁膜１７の厚さをｌox、しきい値電圧をＶth、ゲー
ト電圧をＶG とすると、厚い絶縁膜１７の直下に反転層
を形成しないためには、ゲート絶縁膜４の厚さと厚い絶
縁膜１７との間には以下のような関係が成り立つ必要が
ある。
【００７５】（ｌox／ｔox）＞ＶG ／Ｖth なお、一般的には、（ｌｏｘ／ｔｏｘ）＞３であればよ
い。
【００７６】（第６の実施形態）図１０は、本発明の第
６の実施形態に係るＩＧＢＴを示す断面図である。
【００７７】本実施形態が第５の実施形態と異なる点
は、ゲート電極５上にそれよりも低抵抗の第２のゲート
電極１２を設けたことにある。これにより、ゲート電極
の全体としての抵抗はより低くなり、電位分布はより均
一化する。したがって、変位電流に起因する再点弧の発
生をより確実に防止することが可能となる。
【００７８】（第７の実施形態）図１１は、本発明の第
７の実施形態に係るＩＧＢＴを示す断面図である。
【００７９】本実施形態が第５の実施形態と異なる点
は、高抵抗のｎ型ベース層１の表面にｎ型エミッタ層１
６を設けることにより、通電能力をより高めたことにあ
る。（第８の実施形態）図１２は、本発明の第８の実施
形態に係るＩＧＢＴを示す断面図である。
【００８０】本実施形態が第６の実施形態と異なる点
は、高抵抗のｎ型ベース層１の表面にｎ型エミッタ層１
６を設けることにより、通電能力をより高めたことにあ
る。
【００８１】（第９の実施形態）図１３は、本発明の第
９の実施形態に係るＩＧＢＴを示す断面図である。
【００８２】本実施形態の特徴は、通電損失とスイッチ
ング損失とのトレードオフを改善するために、局所ライ
フタイム制御を行なっていることにある。
【００８３】この種の制御は、一般に、プロトンやヘリ
ウム等の重粒子線の照射により行なう。重粒子線の基板
に対する損傷率は高い。このため、トレードオフをより
改善しようとして、照射線量を増していくと、耐圧が劣
化するなどの問題が起こる。これは単に静耐圧だけの問
題ではなく、例えば、誘電負荷のスイッチングを行なっ
た際や、各種外来ノイズにより素子にサージ電圧がかか
った場合にも問題となる。
【００８４】その原因は、重粒子線の停止位置の半値幅
が狭い（プロトンは１０μｍ程度、ヘリウムは５μｍ程
度）ために、格子欠陥などが重粒子線の停止した領域に
集中するからである。
【００８５】そこで、本実施形態では、１度の照射で制
御を行なうのではなく、基板の損傷の問題の無い程度に
抑えた照射量の照射を照射位置を変えて複数回行なう。
これにより、耐圧劣化などの問題を引き起こすこと無
く、トレードオフを改善することができる。なお、１回
の照射量は、１０12ｃｍ-2以下であることが望ましい。
これはあまり照射量が多いと半導体装置に使用されてい
る物質に結晶欠陥が増加し、耐圧の劣化、テール電流の
増加といった問題が生じてしまうためである。
【００８６】図には照射を２回行なった様子が示されて
いる。図中、１８は１回目の照射による第１の損傷領
域、１９は２回目の照射による第２の損傷領域を示して
いる。照射位置（深さ）は、照射装置の加速電圧を変え
たり、照射装置と素子との間に減速用の遮蔽板を挿入す
ることにより容易に制御することができる。
【００８７】照射位置は、ｐ型ベース層２の先端から照
射領域の先端までの距離をＷ［ｃｍ］とすると、 Ｗ＝｛２・Ｅｓ・Ｖｃ／（ｑ・Ｎ）｝2 の関係が成り立つことが望ましい。
【００８８】ここで、Ｅｓはｎ型ベース層１の誘電率
［Ｆ／ｃｍ］、ｑは電荷素量、Ｎはｎ型ベース層１の不
純物濃度［ｃｍ-3］、Ｖc はこの素子が通常使用される
際にかかる最大電圧［Ｖ］である。
【００８９】なお、半導体装置のスイッチング速度を高
めるには、上記粒子の照射を複数回行い制御領域の幅を
大きくする方法や、電子線照射や重金属（Ａｕ、Ｐｔな
ど）拡散といったライフタイム制御方法と上記局所ライ
フタイム制御方法を組み合わせる方法を用いることがで
きる。これにより半導体装置内部のキャリアの蓄積状態
を最適に制御し、定常通電時の損失を増加させる事無
く、スイッチング時の損失を低減することができる。
【００９０】図１４〜図１８に、本実形態の変形例を示
す。図１４〜図１８は、それぞれ、図６〜図１０の素子
に本実形態の局所ライフタイム制御を施したものを示し
ている。
【００９１】図１９〜図２２に、第２のゲート電極（低
抵抗のゲート電極）１２の具体的な平面パターンを示
す。
【００９２】図１９は、基本的なパターンを示してい
る。この場合、各セルのソース電極１５を後で接続する
必要がある。
【００９３】図２０は、あらかじめ各セルのソース電極
１５がつながっているパターンを示している。したがっ
て、ソース電極の接続工程が不要になり、プロセスが簡
略化するとともに、接続不良のソース電極が発生するこ
ともない。
【００９４】図２１は、図１９のパターンにおいて、図
２に示したように段差におけるゲート電極配線６の幅を
広くして、段切れを防止したパターンを示している。
【００９５】図２２は、図２０のパターンにおいて、図
２に示したように段差におけるゲート電極配線６の幅を
広くして、段切れを防止したパターンを示している。
【００９６】上記各実施形態は、｜Ｖth−Ｖoff ｜≧
０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）を満足するよう
に、ゲート容量Ｃｇ、ゲート抵抗Ｒｇを選ぶものであっ
たが、各部回路に工夫をすることにより、ｄＶ／ｄｔそ
のものを低くすることにより、上記関係式を満たすよう
にしても良い。例えば、図２３に示すように、素子のゲ
ート端子Ｇとゲート電源の接続端子Ｐとの間に直列に抵
抗Ｒを挿入することにより、ｄＶ／ｄｔを容易に低くす
ることができる。
【００９７】図３０は、本発明の他の実施の形態に係る
高耐圧半導体装置を示す図である。
【００９８】電力用半導体装置では制御性を改善するた
めにスイッチング速度を高くしたり、スイッチング時の
損失の低減を行うためにキャリアのライフタイム制御が
重要である。
【００９９】特に耐圧３ｋＶを越える領域で利用される
半導体装置では、定常通電時の損失とスイッチング時の
損失のトレードオフを改善するために、プロトンやヘリ
ウムといった粒子の照射を用いた局所ライフタイムコン
トロールが有効である。
【０１００】本実施の形態では、ゲート酸化膜４の一部
を厚くし、ゲート容量を低減してターンオフ能力を向上
させた半導体装置に対して、局所ライフタイム制御を行
ったものである。
【０１０１】図３０に示すように、局所ライフタイム制
御を行う領域１８はＰ型エミッタ層９に近いＮ型ベース
層１に行うのが良い。また、Ｎ型バッファ層ａ１を用い
た半導体装置ではＮ型バッファ層とＮ型ベース層の境界
付近、特にＮ型ベース層側に行うのが良い。
【０１０２】このような領域に局所ライフタイム制御を
行うことにより、Ｐ型エミッタ層からの正孔の注入を効
率よく抑えることができ、定常通電時の順方向電圧効果
を劣化させる事無く、スイッチング時、特にターンオフ
時のテール電流を減少させスイッチング損失を低減する
ことができる。
【０１０３】また、この際の１回の照射量は１０12ｃｍ
-2以下であることが好ましい。これはあまり照射量が多
いと半導体装置に使用されている物質に結晶欠陥が増加
し、耐圧の劣化、テール電流の増加といった問題が生じ
てしまうためである。
【０１０４】さらに、半導体装置のスイッチング速度を
高めるには、上記粒子の照射を複数回行い制御領域の幅
を大きくする方法や、電子線照射や重金属（Ａｕ、Ｐｔ
など）拡散といったライフタイム制御方法と上記局所ラ
イフタイム制御方法を組み合わせる方法を用いることが
できる。これにより半導体装置内部のキャリアの蓄積状
態を最適に制御し、定常通電時の損失を増加させる事無
く、スイッチング時の損失を低減することができる。
【０１０５】一方、このような局所ライフタイム制御は
Ｐ型エミッタ層側で行うため、本発明のｄＶ／ｄｔ制御
に与える影響はほとんどなく、これによりターンオフ能
力が低下することはない。
【０１０６】図３１は、本発明の他の実施の形態に係る
高耐圧半導体装置を示す図である。
【０１０７】本実施の形態においては、上記図３０で示
した半導体装置の代わりに、ゲート電極５の上にゲート
電極を低抵抗化するために低抵抗膜１２（Ａｌ、Ｃｕ、
Ｗなどの金属やこれら金属のシリサイド化合物、高濃度
にドープされたポリシリコンなど）を設けることにより
ターンオフ能力を向上させた半導体装置を用いて局所ラ
イフタイム制御を行っている。
【０１０８】この場合にも、上記図３０と同様の効果を
得ることができる。
【０１０９】図３２は、本発明の他の実施の形態に係る
高耐圧半導体装置を示す図である。
【０１１０】本実施の形態においては、上記図３０，図
３１で行ったゲート酸化膜の一部を厚くしてターンオフ
能力を向上させる方法とゲート電極を低抵抗化してター
ンオフ能力を向上させる方法を併せて用いることにより
一層のターンオフ能力の向上した半導体装置に対し、局
所ライフタイム制御を行った例である。
【０１１１】（第１０の実施形態）本実施形態は、パワ
ーＭＯＳＦＥＴ、ＩＧＢＴ、ＭＣＴ（ＭＯＳ Ｃｏｎｔ
ｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏｒ）等の絶縁ゲート型
半導体素子の駆動方法に関するものである。本実施形態
では、図２４に示すように、ゲート駆動回路２１によ
り、並列接続された絶縁ゲート型半導体素子２２，２３
を駆動する場合について説明する。ゲート駆動回路２１
は絶縁ゲート型半導体素子２２，２３のゲートに接続し
ている。
【０１１２】なお、実際の装置では、ゲート駆動回路２
１は多数の絶縁ゲート型半導体素子のゲートに接続して
いるが、ここでは説明を簡単にするために２つの絶縁ゲ
ート型半導体素子２２，２３しか示していない。また、
絶縁ゲート型半導体素子２２，２３は同一チップ内のも
のでも、異なるチップ内のものでも良い。要は同時にゲ
ート駆動される並列接続されたものであれば良い。
【０１１３】図２５に、絶縁ゲート型半導体素子２２，
２３をターンオフする際のゲート駆動回路２１の出力波
形（ゲート駆動電圧波形）を示す。
【０１１４】本実施形態では、ターンオフする際に、オ
ン時のゲート電圧Ｖonから直接オフ時のゲート電圧Ｖof
f に移行する（従来）のではなく、図に示すように、一
定の期間、中間ゲート電圧Ｖmid に保持した後に、ゲー
ト電圧Ｖoff に移行する。
【０１１５】これにより各素子の遮断電流のばらつきは
Ｖonに保持されているときよりも小さくなる。また、ゲ
ート容量に蓄積された電荷量が少ないので、ターンオフ
動作のばらつきも小さくなる。
【０１１６】図２６に、遮断電流としきい値電圧（Ｖt
h）との関係を示す。図に示すように、遮断電流としき
い値電圧との間には正の相関があり、遮断電流が大きい
ほど、しきい値電圧は高くなる。
【０１１７】しきい値電圧が高くなると、ターンオフ時
のゲート電流（＝（Ｖth−Ｖoff ）／Ｒｇ（ゲート抵
抗））も大きくなり、ミラー期間が所定値（通常は安定
した遮断特性を得るために１μｓｅｃ程度）よりも短く
なる素子が発生する。その結果、ターンオフ動作時の素
子の電流分担が変化し、ある素子は限界を越えた電流を
負担することになり、これにより、安定に遮断できる電
流が制限されてしまう。また、ゲート駆動回路と絶縁ゲ
ート型半導体素子との間には、通常、ミラー期間が所定
値になるように抵抗が設けられている。この抵抗にばら
つきがあっても、上述した電流分担の変化の問題が起こ
る。また、同一チップ内に、ゲート配線の抵抗の異なる
セルがあっても同様の問題が起こる。
【０１１８】このような抵抗のばらつきがあっても、電
流分担の変化が小さくなるように、中間ゲート電圧Ｖmi
d のレベルや期間を適宜選ぶことにより、安定に電流を
遮断できるようになる。
【０１１９】図２７に、本実施形態の変形例を示す。こ
れは２つの中間ゲート電圧Ｖmid1，Ｖmid2を設けた例で
ある。なお、３つ以上の中間ゲート電圧を設けても良
い。
【０１２０】（第１１の実施形態）本実施形態では、図
２４に示した構成において、図２８に示すゲート駆動電
圧波形を用いて、絶縁ゲート型半導体素子２２，２３を
ターンオフ駆動する。
【０１２１】すなわち、本実施形態の特徴は、中間ゲー
ト電圧Ｖmid をしきい値電圧Ｖth程度（Ｖth＜Ｖmid ＜
Ｖth＋ΔＶ；ΔＶは現在の技術では１Ｖの単位で設定が
可能である）に設定したことにある。
【０１２２】本実施形態では、中間ゲート電圧Ｖmid の
期間を従来のミラー期間よりも長くすることにより、ゲ
ート電圧がしきい値電圧Ｖthであってもゲート静電容量
の変位電流がほとんど流れない定常状態に移行する。こ
れにより、各素子の遮断電流のばらつきを抑制できると
ともに、ゲート電圧off により瞬時に動作ばらつきなく
ターンオフすることができる。さらに、ゲート駆動回路
と半導体素子のゲート端子との間に抵抗を挿入するのと
同様の効果により、ｄＶ／ｄｔを低くすることができ
る。
【０１２３】図２９に、本実施形態の駆動方法を用いた
場合のターンオフ波形および２つの素子２２，２３の分
担電流Ｉ１，Ｉ２を示す。図２９から、従来と同様のタ
ーンオフ波形が得られ、しかも分担電流Ｉ１，Ｉ２のバ
ランスは良好であることが分かる。
【０１２４】
【発明の効果】以上詳述したように本発明によれば、｜
Ｖth−Ｖoff ｜≧０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）
に設定し、素子の誤動作の原因である変位電流を再点弧
が起こるレベルより低くすることにより、動作の安定し
た高耐圧半導体装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＩＧＢＴを示す
図。
【図２】本発明の第２の実施形態に係るＩＧＢＴを示す
図。
【図３】本発明の第３の実施形態に係るＩＧＢＴを示す
断面図。
【図４】図３のＩＧＢＴの変形例を示す断面図。
【図５】図３のＩＧＢＴの他の変形例を示す断面図。
【図６】本発明の第４の実施形態に係るＩＧＢＴを示す
断面図。
【図７】図６のＩＧＢＴの変形例を示す断面図。
【図８】図６のＩＧＢＴの他の変形例を示す断面図。
【図９】本発明の第５の実施形態に係るＩＧＢＴを示す
断面図。
【図１０】本発明の第６の実施形態に係るＩＧＢＴを示
す断面図。
【図１１】本発明の第７の実施形態に係るＩＧＢＴを示
す断面図。
【図１２】本発明の第８の実施形態に係るＩＧＢＴを示
す断面図。
【図１３】本発明の第９の実施形態に係るＩＧＢＴを示
す断面図。
【図１４】図１３のＩＧＢＴの変形例を示す断面図。
【図１５】図１３のＩＧＢＴの他の変形例を示す断面
図。
【図１６】図１３のＩＧＢＴの他の変形例を示す断面
図。
【図１７】図１３のＩＧＢＴの他の変形例を示す断面
図。
【図１８】図１３のＩＧＢＴの他の変形例を示す断面
図。
【図１９】第２のゲート電極（低抵抗のゲート電極）の
具体的な平面パターンを示す図。
【図２０】第２のゲート電極（低抵抗のゲート電極）の
他の具体的な平面パターンを示す図。
【図２１】第２のゲート電極（低抵抗のゲート電極）の
他の具体的な平面パターンを示す図。
【図２２】第２のゲート電極（低抵抗のゲート電極）の
他の具体的な平面パターンを示す図。
【図２３】ｄＶ／ｄｔを小さくする方法を説明するため
の図。
【図２４】本発明の第１０の実施形態に係る駆動方法を
適用するシステムを示す図。
【図２５】図２５のゲート駆動回路の出力波形（ゲート
駆動電圧波形）を示す図。
【図２６】遮断電流としきい値電圧との関係を示す図。
【図２７】ゲート駆動回路の他の出力波形（ゲート駆動
電圧波形）を示す図。
【図２８】本発明の第１１の実施形態に係るゲート駆動
回路の出力波形（ゲート駆動電圧波形）を示す図。
【図２９】本発明の第１１の実施形態に係る駆動方法を
用いた場合のターンオフ波形および分担電流を示す図。
【図３０】本発明の第９の実施の形態の高耐圧半導体装
置の変形例を示す図。
【図３１】本発明の第９の実施の形態の高耐圧半導体装
置の変形例を示す図。
【図３２】本発明の第９の実施の形態の高耐圧半導体装
置の変形例を示す図。
【符号の説明】
１… ｎ型ベース層、 ２… ｐ型ベース層、 ３… ｎ型ソース層、 ４…ゲート絶縁膜、 ５…ゲート電極、 ６…第１のゲート電極配線、 ７…ゲート配線絶縁膜、 ８…ゲート電極配線、 ９… ｐ型ドレイン層、 １０…ドレイン電極、 １１…段差、 １２…第２のゲート電極、 １３…第１の層間絶縁膜、 １４…第２の層間絶縁膜、 １５…ソース電極、 １６…ｎ型エミッタ層、 １７…絶縁膜、 １８…損傷領域、 １９…損傷領域、 ２１…ゲート駆動回路、 ２２…絶縁ゲート型半導体素子、 ２３…絶縁ゲート型半導体素子。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に形成された第１導電型
    ソース層と、 この第１導電型ソース層と前記第１導電型ベース層とで
    挟まれた領域の前記第２導電型ベース層上にゲート絶縁
    膜を介して配設されたゲート電極と、 前記第２導電型ベース層を形成したのとは反対側の前記
    第１導電型ベース層に形成された第２導電型ドレイン層
    と、 この第２導電型ドレイン層にコンタクトするドレイン電
    極と、 前記第１導電型ソース層および前記第２導電型ベース層
    にコンタクトするソース電極とを具備し、 前記ゲート電極のうち、その下部にチャネルが形成され
    る部分のゲート容量をＣｇ［Ｆ］、 前記ゲート電極のうち、その下部にチャネルが形成され
    る部分のチャネルの長さ方向の抵抗をＲｇ［Ω］、 前記ゲート電極に印加する電圧であって、その印加によ
    ってドレイン電流が流れ始めるしきい値電圧をＶth
    ［Ｖ］、 ドレイン電流を遮断するために前記ゲート電極に印加す
    る電圧をＶoff ［Ｖ］、 ドレイン電流を遮断する際のドレイン電圧の単位時間当
    たりの上昇率をｄＶ／ｄｔ［Ｖ／ｓ］とした場合に、 ｜Ｖth−Ｖoff ｜≧０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄ
    ｔ）の条件を満たすことを特徴とする高耐圧半導体装
    置。
  2. 【請求項２】前記ゲート電極とゲート電極配線とが接続
    される部分の前記ゲート電極の幅方向の長さは、前記ゲ
    ート電極の幅よりも長いことを特徴とする請求項１記載
    の高耐圧半導体装置。
  3. 【請求項３】前記ゲート電極上に形成された第２のゲー
    ト電極をさらに具備することを特徴とする請求項１記載
    の高耐圧半導体装置。
  4. 【請求項４】前記ゲート電極及び前記第２のゲート電極
    は、絶縁膜により覆われていることを特徴とする請求項
    ３記載の高耐圧半導体装置。
  5. 【請求項５】前記ソース電極は、前記第２のゲート電極
    の上部には形成されていないことを特徴とする請求項３
    記載の高耐圧半導体装置。
  6. 【請求項６】前記第１導電型ベース層の上部に形成さ
    れ、不純物ドーズ量が１×１０13［ｃｍ-3］以下、ピー
    ク濃度が１×１０15［ｃｍ-3］以上、１×１０16［ｃｍ
    -3］以下の第１導電型エミッタ層をさらに具備すること
    を特徴とする請求項１記載の高耐圧半導体装置。
  7. 【請求項７】前記ゲート電極の中央部の下部に形成され
    る前記ゲート絶縁膜の厚さは、前記ゲート電極の端部の
    下部に形成される前記ゲート絶縁膜の厚さとは異なるこ
    とを特徴とする請求項１記載の高耐圧半導体装置。
  8. 【請求項８】前記ゲート電極とゲート電源との間に接続
    された抵抗をさらに具備することを特徴とする請求項１
    記載の高耐圧半導体装置。
  9. 【請求項９】前記ゲート電極の幅をＬG 、前記第１導電
    型ベース層の深さをＤB 、前記第２導電型ベース層の厚
    さをＷB 、前記ゲート電極間の距離をＬs としたとき、
    ６０μｍ≦ＬG 、５≦ＬG ／ＬS 、及び１≦ＬG 2 ／
    （ＤB ・ＷB ）≦９の条件を満たすことを特徴とする請
    求項１記載の高耐圧半導体装置。
  10. 【請求項１０】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に形成された第１導電型
    ソース層と、 この第１導電型ソース層と前記第１導電型ベース層とで
    挟まれた領域の前記第２導電型ベース層上にゲート絶縁
    膜を介して配設されたゲート電極と、 前記第２導電型ベース層を形成したのとは反対側の前記
    第１導電型ベース層に形成された第２導電型ドレイン層
    と、 この第２導電型ドレイン層にコンタクトするドレイン電
    極と、 前記第１導電型ソース層および前記第２導電型ベース層
    にコンタクトするソース電極とを具備し、 前記ゲート電極のうち、その下部にチャネルが形成され
    る部分のゲート容量をＣｇ［Ｆ］、 前記ゲート電極のうち、その下部にチャネルが形成され
    る部分のチャネルの長さ方向の抵抗をＲｇ［Ω］、 前記ゲート電極に印加する電圧であって、その印加によ
    ってドレイン電流が流れ始めるしきい値電圧をＶth
    ［Ｖ］、 ドレイン電流を遮断するために前記ゲート電極に印加す
    る電圧をＶoff ［Ｖ］、 ドレイン電流を遮断する際のドレイン電圧の単位時間当
    たりの上昇率をｄＶ／ｄｔ［Ｖ／ｓ］とした場合に、 ｜Ｖth−Ｖoff ｜≧０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄ
    ｔ）の条件を満たし、前記第１導電型ベース層には、局
    所ライフタイム制御処理が施されていることを特徴とす
    る高耐圧半導体装置。
  11. 【請求項１１】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に形成された第１導電型
    ソース層と、 この第１導電型ソース層と前記第１導電型ベース層とで
    挟まれた領域の前記第２導電型ベース層上にゲート絶縁
    膜を介して配設されたゲート電極と、 前記第２導電型ベース層を形成したのとは反対側の前記
    第１導電型ベース層の面に形成された第２導電型ドレイ
    ン層と、 この第２導電型ドレイン層に設けられたドレイン電極
    と、 前記第１導電型ソース層および前記第２導電型ベース層
    にコンタクトするソース電極とを具備し、 前記ゲート電極のうち、その下部にチャネルが形成され
    る部分のゲート容量をＣｇ［Ｆ］、 前記ゲート電極のうち、その下部にチャネルが形成され
    る部分のチャネルの長さ方向の抵抗をＲｇ［Ω］、 前記ゲート電極に印加する電圧であって、その印加によ
    ってドレイン電流が流れ始めるしきい値電圧をＶth
    ［Ｖ］、 ドレイン電流を遮断するために前記ゲート電極に印加す
    る電圧をＶoff ［Ｖ］、 ドレイン電流を遮断する際のドレイン電圧の単位時間当
    たりの上昇率をｄＶ／ｄｔ［Ｖ／ｓ］とした場合に、 ｜Ｖth−Ｖoff ｜≧０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄ
    ｔ）の条件を満たす高耐圧半導体装置の駆動方法におい
    て、 前記高圧半導体装置のうちの少なくとも１つのゲートに
    オン時のゲート電圧よりも低い第１の電圧を印加し、 前記少なくとも１つのゲートにターンオフするための前
    記第１の電圧よりも低い電圧を印加することを特徴とす
    る高耐圧半導体装置の駆動方法。
  12. 【請求項１２】前記第１の電圧を印加した後に、前記第
    １の電圧よりも低い第２の電圧を前記少なくとも１つの
    ゲートに印加するステップをさらに具備することを特徴
    とする請求項１１記載の高耐圧半導体装置の駆動方法。
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