JPS61104667A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPS61104667A JPS61104667A JP22592684A JP22592684A JPS61104667A JP S61104667 A JPS61104667 A JP S61104667A JP 22592684 A JP22592684 A JP 22592684A JP 22592684 A JP22592684 A JP 22592684A JP S61104667 A JPS61104667 A JP S61104667A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はＭＯ８半導体集積回路のＭＯＳ ＦＥＴのソ
ースを表面の配線を用いることなくＧＮＤ電位まｔ、＝
はＶ。０電位に固定する半導体装置の製造方法に関する
。
ースを表面の配線を用いることなくＧＮＤ電位まｔ、＝
はＶ。０電位に固定する半導体装置の製造方法に関する
。
（従来の技術）
半導体装置のうら、−例としてＮ Ｍ ＯＳ型半導体装
置の従来の製造方法については、たとえば「超１．８１
システム入門」Ｃ−ミード、１．・コンウェイ共著、培
風館、５８年９月１５日発行に詳細に記載されている。
置の従来の製造方法については、たとえば「超１．８１
システム入門」Ｃ−ミード、１．・コンウェイ共著、培
風館、５８年９月１５日発行に詳細に記載されている。
半導体装置においては、ＮＭＯ３ＦＥＴのソースがＧＮ
ｒ）に接続されているものが少なくない。
ｒ）に接続されているものが少なくない。
第３図は従来のＭＯ３Ｉ−ランジスタの断面図である。
この第３図において、単結晶基板８トに通常の酸化、拡
散工程およびリソグラフィ上程を経て、第３図のような
ＮＭＯ８Ｉ−ランジスタが形成される。このようなＮＭ
Ｏ３＋−ランジスタのソース電位をＧＮＤ電位に固定す
るのは、以下の方法による。Ｎ４のドレイン拡散層１お
よびソース拡散層２は、絶縁膜４をリソグラフィに１つ
て開孔する。この間孔部をコンタクトホールと呼ぶ。
散工程およびリソグラフィ上程を経て、第３図のような
ＮＭＯ８Ｉ−ランジスタが形成される。このようなＮＭ
Ｏ３＋−ランジスタのソース電位をＧＮＤ電位に固定す
るのは、以下の方法による。Ｎ４のドレイン拡散層１お
よびソース拡散層２は、絶縁膜４をリソグラフィに１つ
て開孔する。この間孔部をコンタクトホールと呼ぶ。
このコンタクトホール部にポリシリコン配線またはアル
ミ配線５を形成する。それによって、前記ドレイン拡散
層１およびソース拡散層２の電位を固定する。ソース拡
散層２はアルミ配線５を介してＧＮＤに接続される。こ
れ１こより、ソース拡散層２はＧＮＤ電位に固定される
。なお、７ばチャネルストップ層である。
ミ配線５を形成する。それによって、前記ドレイン拡散
層１およびソース拡散層２の電位を固定する。ソース拡
散層２はアルミ配線５を介してＧＮＤに接続される。こ
れ１こより、ソース拡散層２はＧＮＤ電位に固定される
。なお、７ばチャネルストップ層である。
（発明が解決しようとずろ問題点）
」１記のようなＮＭＯＳトランジスタにおいて、リース
拡散層２の平面方向の大きさは、ゲート電極３とコンタ
ク１−ホール端の間隔り、とコンタクトホール径Ｌ２と
コンタクトホールとフィールド酸化膜６間の間隔Ｉ、３
の合計、すなわちり、＋Ｌ２＋Ｌ３となり、この三つの
間隔はそれぞれ製造装置や電気特性の制約のために許容
最小間隔がある。
拡散層２の平面方向の大きさは、ゲート電極３とコンタ
ク１−ホール端の間隔り、とコンタクトホール径Ｌ２と
コンタクトホールとフィールド酸化膜６間の間隔Ｉ、３
の合計、すなわちり、＋Ｌ２＋Ｌ３となり、この三つの
間隔はそれぞれ製造装置や電気特性の制約のために許容
最小間隔がある。
ｔｖとえば、ある一般的な縮小投影露光技術を用いた場
合、Ｌ、≧１．５μｍ、ｒ−２≧１．５７１ｍ、 Ｔ−
３≧１０μｍというように合計４５μｍ以上のドレイン
拡散層１、ソース拡散層２の大きさが必要となる。
合、Ｌ、≧１．５μｍ、ｒ−２≧１．５７１ｍ、 Ｔ−
３≧１０μｍというように合計４５μｍ以上のドレイン
拡散層１、ソース拡散層２の大きさが必要となる。
また、コンタクトホール開孔後に不純物をコンタクトホ
ール下のＳｉ基板８に拡散して、Ｎ゛を形成する工程を
付加ずろ乙と１ζ」、す、ｈ″ＩＪＨ己Ｉ７３をＯｐ
ｒｎとすることができる。しかし、この方法でもＩ、−
１１、、、２＝ ３． Ｏｌｔ ｍ以上の大きさが必要
である。
ール下のＳｉ基板８に拡散して、Ｎ゛を形成する工程を
付加ずろ乙と１ζ」、す、ｈ″ＩＪＨ己Ｉ７３をＯｐ
ｒｎとすることができる。しかし、この方法でもＩ、−
１１、、、２＝ ３． Ｏｌｔ ｍ以上の大きさが必要
である。
以上のよう１ζ、ＮＭｒ）Ｓｌ−ランジスタのソース拡
散層の電位を固定するために大きなコンタク）・ン１；
−ｔｂの面積お、］、び乙わ７こ伴なうパターンの余裕
の面積を要し、集積度向上の妨げと４ｆる欠点があつｔ
こ。
散層の電位を固定するために大きなコンタク）・ン１；
−ｔｂの面積お、］、び乙わ７こ伴なうパターンの余裕
の面積を要し、集積度向上の妨げと４ｆる欠点があつｔ
こ。
乙の発明（３１前記従来技術が持っている問題点のうち
、拡散層がＶ面的に大きくなる問題点を改良した半導体
装置の製造方法を提供するものである。
、拡散層がＶ面的に大きくなる問題点を改良した半導体
装置の製造方法を提供するものである。
（問題点を解決するだめの手段）
この発明は、半導体装置の製造方法７ζおいで、ソース
拡散層１ζ隣接するか、またはソース拡散層の下にこれ
とは逆の極性をもつ高濃度拡散層を形成する工程を４４
加したものである。
拡散層１ζ隣接するか、またはソース拡散層の下にこれ
とは逆の極性をもつ高濃度拡散層を形成する工程を４４
加したものである。
（作 用）
乙の発明１こよれは′、以−トのような二ＩＩ捏を追加
したので、ソース拡散層と高濃度拡散層上の間に接合耐
圧の低いダイＡ−ドもしくはトンネルダイオ−ドが形成
され、ソース拡散層の電位をコンタクトホールを介さず
ｔこ５１基板から固定する。
したので、ソース拡散層と高濃度拡散層上の間に接合耐
圧の低いダイＡ−ドもしくはトンネルダイオ−ドが形成
され、ソース拡散層の電位をコンタクトホールを介さず
ｔこ５１基板から固定する。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（、）および第１図（
ｂ）はその一実施例の工程説明図である。
て図面に基づき説明する。第１図（、）および第１図（
ｂ）はその一実施例の工程説明図である。
この第１図（、）、第１図ｆｂ）の両図において、第３
図と同一部分には同一符号を付して述べる。
図と同一部分には同一符号を付して述べる。
まず、第１図（ａ）１こ示すように、通常のＮＭＯＳ製
造工程を経て、ゲート電極のパターニングを行なった後
、将来ソース拡散層２（第１図（ｂ））となる領域Ａと
フィールド領域の間Ｂが被覆されるようにレジストパタ
ーニングし、ＡｓやＰなどのドナー型不純物（］ Ｘ
］００１５ｃｍ−３Ｐ型をイオン注入法などによって、
Ｓｉ基板８中へ導入する。
造工程を経て、ゲート電極のパターニングを行なった後
、将来ソース拡散層２（第１図（ｂ））となる領域Ａと
フィールド領域の間Ｂが被覆されるようにレジストパタ
ーニングし、ＡｓやＰなどのドナー型不純物（］ Ｘ
］００１５ｃｍ−３Ｐ型をイオン注入法などによって、
Ｓｉ基板８中へ導入する。
次いで、熱処理を行って前記不純物を拡散し、表面不純
物濃度約２ Ｘ’ｌＯ”Ｃｍ〜３、深さ０．３μのＮ＋
ドレイン拡散層１およびソース拡散層２を第１図（ｂｌ
のように形成する。
物濃度約２ Ｘ’ｌＯ”Ｃｍ〜３、深さ０．３μのＮ＋
ドレイン拡散層１およびソース拡散層２を第１図（ｂｌ
のように形成する。
次に、前記被覆さＡ］た部分のみ露出するようにレジス
トパターニング（ッ、前記不純物と逆の極性の不ＩＩＪ
ｌｉ物、すなわちボロンなどをイオン注入法によって導
入した後熱処理を行ない、表面不純物濃度約５×１０１
９ｃｍ−３深さ０．３μのＰ４拡散層９をソース拡散層
２の隣に形成する。
トパターニング（ッ、前記不純物と逆の極性の不ＩＩＪ
ｌｉ物、すなわちボロンなどをイオン注入法によって導
入した後熱処理を行ない、表面不純物濃度約５×１０１
９ｃｍ−３深さ０．３μのＰ４拡散層９をソース拡散層
２の隣に形成する。
このとき、前記２回のレジストパターニングは、ソース
拡散層２とＰ４拡散層９が隣接するように考慮されなけ
ればならない。このＰ＋拡散層９とソース拡散層２の領
域は重なってもよいが離間してはならない。
拡散層２とＰ４拡散層９が隣接するように考慮されなけ
ればならない。このＰ＋拡散層９とソース拡散層２の領
域は重なってもよいが離間してはならない。
このようにして作られたソース拡散層２とビ拡散層９は
耐圧の低いツェナーダイオード特性を示す。ツェナーダ
イオードはソフトなブレークダウン特性を示し、１〜２
ｖとなる。この２つの拡散層の濃度をさらに濃くするこ
とにより、耐圧をさらに下げることができ、トンネルダ
イオード特性を示す場合もある。
耐圧の低いツェナーダイオード特性を示す。ツェナーダ
イオードはソフトなブレークダウン特性を示し、１〜２
ｖとなる。この２つの拡散層の濃度をさらに濃くするこ
とにより、耐圧をさらに下げることができ、トンネルダ
イオード特性を示す場合もある。
したがって、ソース拡散層２の電位をアルミ配線、コン
タクトホールなどを用いることなく、基板電位に固定す
ることができる。そのときのソース拡散層２の電位は、
ソース拡散層２とＰ４拡散層９によるＰ”Ｎ４接合の特
性をコントロールすることにより操作できる。そして、
このときのゲート電極３とソース拡散層２、Ｐ゛拡散層
９境界との間隔Ｉ、４、およびフィールド酸化膜６の端
と前記拡散層境界どの間隔Ｌ５の大きさくまそれぞれ従
来法と同技術で行なうと、１０μｍとなるのでＩ、４＋
Ｌ６＝ ２．０μｍとなり、従来法（３，０〜４５μ）
よりもソース拡散層２の大きさを大幅に小さくすること
が可能である。なお、４は絶縁膜、５はアルミ配線、７
はチャネルストップ拡散層で、これは第３図で示した従
来と同様である。
タクトホールなどを用いることなく、基板電位に固定す
ることができる。そのときのソース拡散層２の電位は、
ソース拡散層２とＰ４拡散層９によるＰ”Ｎ４接合の特
性をコントロールすることにより操作できる。そして、
このときのゲート電極３とソース拡散層２、Ｐ゛拡散層
９境界との間隔Ｉ、４、およびフィールド酸化膜６の端
と前記拡散層境界どの間隔Ｌ５の大きさくまそれぞれ従
来法と同技術で行なうと、１０μｍとなるのでＩ、４＋
Ｌ６＝ ２．０μｍとなり、従来法（３，０〜４５μ）
よりもソース拡散層２の大きさを大幅に小さくすること
が可能である。なお、４は絶縁膜、５はアルミ配線、７
はチャネルストップ拡散層で、これは第３図で示した従
来と同様である。
前記隣接する高濃度拡散層を形成する際、一方の不純物
を３１基板８に全面に導入した後、パターニングされた
レジストをマスクに逆極性の不純物をさらに高濃度に導
入して形成してもよい。
を３１基板８に全面に導入した後、パターニングされた
レジストをマスクに逆極性の不純物をさらに高濃度に導
入して形成してもよい。
また、この発明の実施例をＮＭＯ８工程について述へた
が、ＰＭＯ８の場合ウェル構造の場合も容易に応用する
ことが可能である。特に、ＣＭＯＳ工程の場合、Ｎチャ
ネル、ＰチャネルＦ Ｅ Ｔのソースドレイン拡散層を
形成工程で行うことにより何ら新しい工程を加えること
な〈実施できる利点がある。
が、ＰＭＯ８の場合ウェル構造の場合も容易に応用する
ことが可能である。特に、ＣＭＯＳ工程の場合、Ｎチャ
ネル、ＰチャネルＦ Ｅ Ｔのソースドレイン拡散層を
形成工程で行うことにより何ら新しい工程を加えること
な〈実施できる利点がある。
ＮＭＯ８の場合、ソース電位はＧ Ｎ Ｄ ＋こ固定し
、ＣＭ ＯＳの場合はソース電位をＰウェル（こ固定１
ツ、ＰＭＯ３の場合（Ｊソース電位をＶ。Ｄに固定し、
Ｎ Ｍ ＯＳの場合はソース電位をＧＮＤ （ウェル内
）に固定ｊ７、ＰＭＯ８のソース電位は■。。（基板）
に固定する。
、ＣＭ ＯＳの場合はソース電位をＰウェル（こ固定１
ツ、ＰＭＯ３の場合（Ｊソース電位をＶ。Ｄに固定し、
Ｎ Ｍ ＯＳの場合はソース電位をＧＮＤ （ウェル内
）に固定ｊ７、ＰＭＯ８のソース電位は■。。（基板）
に固定する。
ＮチャネルＭＯ８，あるいはＰｃｈ Ｍｏｓの場合は、
マスク工程１回と、イオン注入工程１回が増加する。
マスク工程１回と、イオン注入工程１回が増加する。
また、０ＭＯ８の場合、ＮＭＯ５Ｉ・ランジスクはＰウ
ェル内に形成される場合には、ＮＭＯ８Ｉ・ランジスタ
のソースは、Ｐウェル内の基板電位にＰ”Ｎ′接合を介
して固定される。
ェル内に形成される場合には、ＮＭＯ８Ｉ・ランジスタ
のソースは、Ｐウェル内の基板電位にＰ”Ｎ′接合を介
して固定される。
以上のように上記第１の実施例に」゛れば、前記コンタ
ク１へホールを使用することなく半導体基板もしくはウ
ェル内にある前記半導体基板もしくはウェルと逆の極性
をもつ高濃度拡散層の電位を、前記半導体基板もしくは
ウェルの電位固定を行なうｔ！けで、Ｐ”Ｎ＋接合耐圧
以下の値に設定することができる。
ク１へホールを使用することなく半導体基板もしくはウ
ェル内にある前記半導体基板もしくはウェルと逆の極性
をもつ高濃度拡散層の電位を、前記半導体基板もしくは
ウェルの電位固定を行なうｔ！けで、Ｐ”Ｎ＋接合耐圧
以下の値に設定することができる。
したがって、Ｐ”拡散層とソース拡散層とによるＰ ”
Ｎ ”接合をトンネルダイオードもしくはバックワー
ドダイオード（ツェナー効果により、耐圧が大変低いダ
イオードをいう）特性に設定すれば、はぼ完全に前記高
濃度拡散層と前記半導体基板もしくはウェルとを同電位
にすることも可能である。
Ｎ ”接合をトンネルダイオードもしくはバックワー
ドダイオード（ツェナー効果により、耐圧が大変低いダ
イオードをいう）特性に設定すれば、はぼ完全に前記高
濃度拡散層と前記半導体基板もしくはウェルとを同電位
にすることも可能である。
このような製造方法によって、従来のコンタクトホール
と配線による電位固定方法に比べて半導体装置の集積度
向上が実現できる。
と配線による電位固定方法に比べて半導体装置の集積度
向上が実現できる。
第２図ｆ、ｌ、第２図ｆｂｌはこの発明の第２の実施例
の製造工程を示す図である。この第２図ｔｕｔにおいて
、通常のＮＭＯ８製造工程を経てゲート電極のパターニ
ングを行なった後、８１基板８全面にＡｓやＰなどのド
ナー型不純物をイオン注入法などによって導入する。
の製造工程を示す図である。この第２図ｔｕｔにおいて
、通常のＮＭＯ８製造工程を経てゲート電極のパターニ
ングを行なった後、８１基板８全面にＡｓやＰなどのド
ナー型不純物をイオン注入法などによって導入する。
次いで、熱処理を行なってこの不純物を拡散し不純物濃
度的２ Ｘ １０２１０２Ｏ”のＮ′のドｌ／イン拡ｆ
Ｉ４Ｉ層１お」：びソース拡散層２を形成する。
度的２ Ｘ １０２１０２Ｏ”のＮ′のドｌ／イン拡ｆ
Ｉ４Ｉ層１お」：びソース拡散層２を形成する。
次に、ソース拡散層２のみが露出するようにレジス）・
パターニング】０してＢやｓｂなどのアクセプタ型不純
物を高い加速電圧のイオン注入法などにより、ソース拡
散層２の直下に導入した後、熱処理を行ない、第２図（
ｂｌに示すように、不純物濃度的５×］０１９ｃｍ−３
のＰ＋拡散層９を形成ずろ。このとき、ソース拡散層２
とＰ＋拡散層９は縦方向のＰ゛Ｎ＋Ｎ＋接合。
パターニング】０してＢやｓｂなどのアクセプタ型不純
物を高い加速電圧のイオン注入法などにより、ソース拡
散層２の直下に導入した後、熱処理を行ない、第２図（
ｂｌに示すように、不純物濃度的５×］０１９ｃｍ−３
のＰ＋拡散層９を形成ずろ。このとき、ソース拡散層２
とＰ＋拡散層９は縦方向のＰ゛Ｎ＋Ｎ＋接合。
このようにして作られｔこソース拡散層２とＰ゛拡散層
９ば、耐圧が数Ｖ以下のツェナーダイオード特性を示す
。この二つの拡散層の濃度をさらに濃くし、拡散を抑え
れば耐圧をさらに下げることができ、■・ンネルダイオ
ード特性を示す場合もある。
９ば、耐圧が数Ｖ以下のツェナーダイオード特性を示す
。この二つの拡散層の濃度をさらに濃くし、拡散を抑え
れば耐圧をさらに下げることができ、■・ンネルダイオ
ード特性を示す場合もある。
シｔコがって、ソース拡散層２の電位をアルミ配線、コ
ンタクトホールなどを用いることなく基板電位を固定す
る乙とによって決定できる。
ンタクトホールなどを用いることなく基板電位を固定す
る乙とによって決定できる。
そのときのソース拡散層２の電位はソース拡散層２とＰ
＋拡散層９１こよるｐ ＋ Ｎ ４接合の特性をコント
ｌｌ−ルすることにより操作できる。そして、このとき
、ソース拡散層２の幅Ｉ、４は従来法と同じ技術で行な
うと、１．０７ｚｍとなるので、従来法」：りもソース
拡散層２の大きさを小さくすることがｒ＋Ｊ能−Ｃある
。
＋拡散層９１こよるｐ ＋ Ｎ ４接合の特性をコント
ｌｌ−ルすることにより操作できる。そして、このとき
、ソース拡散層２の幅Ｉ、４は従来法と同じ技術で行な
うと、１．０７ｚｍとなるので、従来法」：りもソース
拡散層２の大きさを小さくすることがｒ＋Ｊ能−Ｃある
。
なお、前記［３やＳｂを導入する際、高い加速電圧のイ
オン注入ではなく、低い加速電圧のイＡン注入で導入し
、熱処理でソース拡散層２．上り深く拡散させてもよい
。この場合、ソース拡散層２内に１３やｓｂが含よｉ］
ることになるが、それを補償できるよう（こ八ｓやｌ）
の濃度を濃くしておけばよい。
オン注入ではなく、低い加速電圧のイＡン注入で導入し
、熱処理でソース拡散層２．上り深く拡散させてもよい
。この場合、ソース拡散層２内に１３やｓｂが含よｉ］
ることになるが、それを補償できるよう（こ八ｓやｌ）
の濃度を濃くしておけばよい。
、にた、的もってｐｊ拡散層９を埋め込んでおき、その
−Ｉ−にＮ′拡散層を形成する方法でもよい。
−Ｉ−にＮ′拡散層を形成する方法でもよい。
なお、第２図ｆａｌ、第２図（ｂｌにおいて、第１図（
ｎ＋、第１図（ｂ）と同−符けは同一部分を示す。
ｎ＋、第１図（ｂ）と同−符けは同一部分を示す。
（発明の効果）
以−１−詳細に説明したように、この発明によれば、ソ
ース拡散層に隣接するかまたはその下にソース拡散層と
は逆の導電型をもつ高濃度拡散層を形成するようにした
ので、ソース拡散層と高濃度不純物１カニ散層間に接合
耐圧の低いダイ閂−ドもしく（１トンネルダイオードと
することがてき、ソース１広斂層の電位をコンタクトホ
ールを介さずにＳｉ基板に固定できる。
ース拡散層に隣接するかまたはその下にソース拡散層と
は逆の導電型をもつ高濃度拡散層を形成するようにした
ので、ソース拡散層と高濃度不純物１カニ散層間に接合
耐圧の低いダイ閂−ドもしく（１トンネルダイオードと
することがてき、ソース１広斂層の電位をコンタクトホ
ールを介さずにＳｉ基板に固定できる。
ｉ）たがって、コンタクトホールと配線による電位を固
定する場合に比へて、半導体装置の集積庶が向−にでき
るものである。
定する場合に比へて、半導体装置の集積庶が向−にでき
るものである。
第１図［ａｌおＪ：び第１図［ｂｌはそれぞれこの発明
の半導体装置の製造方法の一実施例の工程説明図、第２
図ｆａｌお」：び第２図ｆｂｌはそれぞれ乙の発明の半
導体装置の製造方法の他の実施例の］１程説明図、第３
図は従来のＭＯ３Ｉ〜ランレスタの断面図である。 ■ ドレインＮ” 拡散層、２ ソースＮ”拡散層、
３・・デーｌ−電極、４ 絶縁膜、５ アルミ配線、６
・・フィールド酸化膜、７・・・チャネルストップ拡散
層、８ Ｐ型Ｓ−基板、９ ・Ｐ′拡散層、１０ ・レ
ジスト。
の半導体装置の製造方法の一実施例の工程説明図、第２
図ｆａｌお」：び第２図ｆｂｌはそれぞれ乙の発明の半
導体装置の製造方法の他の実施例の］１程説明図、第３
図は従来のＭＯ３Ｉ〜ランレスタの断面図である。 ■ ドレインＮ” 拡散層、２ ソースＮ”拡散層、
３・・デーｌ−電極、４ 絶縁膜、５ アルミ配線、６
・・フィールド酸化膜、７・・・チャネルストップ拡散
層、８ Ｐ型Ｓ−基板、９ ・Ｐ′拡散層、１０ ・レ
ジスト。
Claims (3)
- （１）半導体基板上のＭＯＳＦＥＴのソース領域に一導
電型の高濃度のソース拡散層を形成する工程と、ＭＯＳ
ＦＥＴのソースが上記半導体基板の電位にほぼ固定され
るように上記ソース拡散層とは逆の導電型の高濃度拡散
層を形成してソース拡散層を形成する工程とよりなる半
導体装置の製造方法。 - （２）高濃度拡散層はソース拡散層の横方向に隣接する
ごとくに形成することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - （３）高濃度拡散層はソース拡散層の下方の縦方向に隣
接するごとくに形成することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22592684A JPS61104667A (ja) | 1984-10-29 | 1984-10-29 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22592684A JPS61104667A (ja) | 1984-10-29 | 1984-10-29 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61104667A true JPS61104667A (ja) | 1986-05-22 |
| JPH0586869B2 JPH0586869B2 (ja) | 1993-12-14 |
Family
ID=16837054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22592684A Granted JPS61104667A (ja) | 1984-10-29 | 1984-10-29 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61104667A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297394A (ja) * | 1994-04-26 | 1995-11-10 | Nec Corp | 半導体装置およびその製造方法 |
| WO1998057378A1 (en) * | 1997-06-12 | 1998-12-17 | Cree Research, Inc. | Latch-up free power mos-bipolar transistor |
| US5969378A (en) * | 1997-06-12 | 1999-10-19 | Cree Research, Inc. | Latch-up free power UMOS-bipolar transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
-
1984
- 1984-10-29 JP JP22592684A patent/JPS61104667A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297394A (ja) * | 1994-04-26 | 1995-11-10 | Nec Corp | 半導体装置およびその製造方法 |
| WO1998057378A1 (en) * | 1997-06-12 | 1998-12-17 | Cree Research, Inc. | Latch-up free power mos-bipolar transistor |
| US5969378A (en) * | 1997-06-12 | 1999-10-19 | Cree Research, Inc. | Latch-up free power UMOS-bipolar transistor |
| US6121633A (en) * | 1997-06-12 | 2000-09-19 | Cree Research, Inc. | Latch-up free power MOS-bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586869B2 (ja) | 1993-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |