JPS6384069A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6384069A JPS6384069A JP61228922A JP22892286A JPS6384069A JP S6384069 A JPS6384069 A JP S6384069A JP 61228922 A JP61228922 A JP 61228922A JP 22892286 A JP22892286 A JP 22892286A JP S6384069 A JPS6384069 A JP S6384069A
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- 239000000758 substrate Substances 0.000 claims abstract description 35
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の改良に関し、さらに詳しくは
、産業用、民生用パワーエレクトロニクス応用などに適
用される。主として電力用の縦型半導体装置（以下、パ
ワーＭＯＳＦＥＴと呼ぶ）の改良構造に係るものである
。
、産業用、民生用パワーエレクトロニクス応用などに適
用される。主として電力用の縦型半導体装置（以下、パ
ワーＭＯＳＦＥＴと呼ぶ）の改良構造に係るものである
。
従来例によるこの種の高耐圧、高耐量の縦型パワーＭＯ
３ＦＥＴ構造の概要を第２図に示す。
３ＦＥＴ構造の概要を第２図に示す。
すなわち、この第２図構成において、符号１は高濃度ｎ
＋による半導体基板、２は装置の耐圧を保持するための
高比抵抗のｎ−ドレイン層であって、通常の場合、エピ
タキシャル成長法により堆積形成される。また、３はこ
のｎ−ドレイン層２上にあって、 ｐチャンネルとなる
領域部分を除き、所定間隔毎に配置形成された各ｐウェ
ル層であり、さらに、４はこれらの各ｐウェル層３上に
それぞれ形成されたｎ＋ソース領域、５は各ｐウェル層
３間のｐチャンネル領域上に、絶縁膜６を介して形成さ
れたポリシリコンなどのゲート、７はソース電極である
。
＋による半導体基板、２は装置の耐圧を保持するための
高比抵抗のｎ−ドレイン層であって、通常の場合、エピ
タキシャル成長法により堆積形成される。また、３はこ
のｎ−ドレイン層２上にあって、 ｐチャンネルとなる
領域部分を除き、所定間隔毎に配置形成された各ｐウェ
ル層であり、さらに、４はこれらの各ｐウェル層３上に
それぞれ形成されたｎ＋ソース領域、５は各ｐウェル層
３間のｐチャンネル領域上に、絶縁膜６を介して形成さ
れたポリシリコンなどのゲート、７はソース電極である
。
こ−で、この従来例構造の場合の動作は、ゲート５とソ
ース４間に電圧を印加して、 ｐチャンネルをｎ反転さ
せ、これにより、第２図中に矢印で示したように、ｎ＋
ソース４からｎチャンネルを通して、ｎ−ドレイン２に
キャリアを流すことで行なわれる。
ース４間に電圧を印加して、 ｐチャンネルをｎ反転さ
せ、これにより、第２図中に矢印で示したように、ｎ＋
ソース４からｎチャンネルを通して、ｎ−ドレイン２に
キャリアを流すことで行なわれる。
しかして、この種の縦型パワーＭＯ３ＦＥＴ構造におけ
るｐウェル層３については、従来からよく知られている
ように、ｎ”−ｐ−ｎ−の寄生トランジスタの直流電流
増幅率ｈＦＥを抑制するため、ｎ−ドレイン層２内に深
く、かつ高濃度に形成させると共に、ｎ１半導体基板１
側の中心下部を凸形に突出形成させることによって、高
圧時（ブレークダウン時）。
るｐウェル層３については、従来からよく知られている
ように、ｎ”−ｐ−ｎ−の寄生トランジスタの直流電流
増幅率ｈＦＥを抑制するため、ｎ−ドレイン層２内に深
く、かつ高濃度に形成させると共に、ｎ１半導体基板１
側の中心下部を凸形に突出形成させることによって、高
圧時（ブレークダウン時）。
またはｐ−ｎ−の内蔵ダイオードの動作時に流れる電流
を、寄生トランジスタへの影響が少ないｐウェルの中心
部に集中させるようにしている。
を、寄生トランジスタへの影響が少ないｐウェルの中心
部に集中させるようにしている。
こ＼で、この種の高耐圧、高耐量の縦型パワーＭＯＳＦ
ＥＴ構造の場合、特に問題となるのは、装置の特性とし
て極めて重要なオン抵抗Ｒの如何にあｎ る。
ＥＴ構造の場合、特に問題となるのは、装置の特性とし
て極めて重要なオン抵抗Ｒの如何にあｎ る。
すなわち、前記従来例での縦型パワーＭＯ３ＦＥＴ構造
においては、第２図に示した態様からも明らかなように
、半導体基板１でのｎ÷領領域ドレイン層２でのｎ−領
域との境界面が全くフラットに形成され、かつｐウェル
層３がドレイン層２の内部に深く入り込んでおり、また
、キャリアのドレインへの出口となるところの、チャン
ネルのドレイン側の端部が、シリコン層のほぐ最表面に
形成されているため、ドレイン内でのキャリアの通過距
離。
においては、第２図に示した態様からも明らかなように
、半導体基板１でのｎ÷領領域ドレイン層２でのｎ−領
域との境界面が全くフラットに形成され、かつｐウェル
層３がドレイン層２の内部に深く入り込んでおり、また
、キャリアのドレインへの出口となるところの、チャン
ネルのドレイン側の端部が、シリコン層のほぐ最表面に
形成されているため、ドレイン内でのキャリアの通過距
離。
つまり換言すると、チャンネル領域・基板間の距＃立、
が、装置構成の耐圧に必要とされる距離。
が、装置構成の耐圧に必要とされる距離。
こ＼ではウェル層会基板間でのドレインの抵抗値を決定
する距＃ｆＬ２よりも長くなっている。
する距＃ｆＬ２よりも長くなっている。
つまり、一般的にこの種の半導体装置における耐圧は、
空乏層の延びる距離によって決定されるが、この従来例
構造の場合、その耐圧が距ａ！；Ｌ１によって制限され
ており、所期の耐圧を得るためには、少なくとも距＃交
１−Ｌ；Ｌ２だけの好ましくない距離を有していること
になる。
空乏層の延びる距離によって決定されるが、この従来例
構造の場合、その耐圧が距ａ！；Ｌ１によって制限され
ており、所期の耐圧を得るためには、少なくとも距＃交
１−Ｌ；Ｌ２だけの好ましくない距離を有していること
になる。
そして一方、このパワーＭＯＳＦＥＴは、いわゆる多数
キャリア素子であって、そのドレインの抵抗値に比例し
て前記オン抵抗Ｒが設定されることかｎ ら、前記従来例の場合、高耐圧化構造とするのには、そ
のオン抵抗Ｒ改善のための新規な方策がｎ 必要であった。
キャリア素子であって、そのドレインの抵抗値に比例し
て前記オン抵抗Ｒが設定されることかｎ ら、前記従来例の場合、高耐圧化構造とするのには、そ
のオン抵抗Ｒ改善のための新規な方策がｎ 必要であった。
この発明は従来のこのような実情に鑑み、縦型パワーＭ
Ｏ９ＦＥＴでの高耐圧化に伴なうオン抵抗Ｒ６ｎを改善
するためになされたもので、高耐圧、高耐駿であると共
に、オン抵抗Ｒ特性の良好なこのｎ 種の縦型パワーＭＯＳＦＥＴ構造を得ることを目的とし
ている。
Ｏ９ＦＥＴでの高耐圧化に伴なうオン抵抗Ｒ６ｎを改善
するためになされたもので、高耐圧、高耐駿であると共
に、オン抵抗Ｒ特性の良好なこのｎ 種の縦型パワーＭＯＳＦＥＴ構造を得ることを目的とし
ている。
前記目的を達成させるために、この発明に係る半導体装
置は、縦型パワーＭＯ３ＦＥＴにおいて、高濃度半導体
基板に連続して、ドレイン層内に延びる高濃度領域を、
前記各ウェル層間でのチャンネル領域部分に対応して離
散的に配置させ、チャンネル領域・基板上の高濃度領域
間の距離を、ウェル層・基板間の距離と同等、または短
くなるように設定したものである。
置は、縦型パワーＭＯ３ＦＥＴにおいて、高濃度半導体
基板に連続して、ドレイン層内に延びる高濃度領域を、
前記各ウェル層間でのチャンネル領域部分に対応して離
散的に配置させ、チャンネル領域・基板上の高濃度領域
間の距離を、ウェル層・基板間の距離と同等、または短
くなるように設定したものである。
すなわち、この発明においては、チャンネル領域・基板
上の高濃度領域間の距離を、ウェル層・基板間の距離と
同等、または短くなるように設定することによって、キ
ャリアが同部分を通るときに発生する電圧を低くでき、
実質的に同等の耐圧を得ながら低オン抵抗Ｒ化を図れる
。
上の高濃度領域間の距離を、ウェル層・基板間の距離と
同等、または短くなるように設定することによって、キ
ャリアが同部分を通るときに発生する電圧を低くでき、
実質的に同等の耐圧を得ながら低オン抵抗Ｒ化を図れる
。
ｎ
〔実 施 例〕
以下、この発明に係る半導体装置の一実施例につき、第
１図を参照して詳細に説明する。
１図を参照して詳細に説明する。
第１図はこの実施例構造を適用した縦型パワーＭＯＳＦ
ＥＴの概要構成を示す断面図である。
ＥＴの概要構成を示す断面図である。
この第１図実施例構造において、前記第２図従来例構造
と同一符号は同一または相当部分を示している。
と同一符号は同一または相当部分を示している。
この実施例構造の場合には、前記従来例構造と同様に、
高濃度ｎ＋による半導体基板１上に、高比抵抗のｎ−ド
レイン層２を堆積させると共に、このドレイン層２上で
のｐチャンネル領域部分を除く部分に、各ｐウェル層３
を配置形成させた構成において、前記ｎ＋半導体基板１
に連続して、ｎ−ドレイン層２内に延びる高濃度ｎ＋領
領域ａを、前記各ｐウェル層３間でのｐチャンネル領域
部分に対応して離散的に配置させ、チャンネル領域・基
板上での高濃度ｎ＋領域ｌａ間の距離ｆＬ３と、ウェル
層・基板間でのドレインの抵抗値を決定する距ｆ！ａ文
、とか、少なくとも父、≧見。の関係にあるようにした
ものである。
高濃度ｎ＋による半導体基板１上に、高比抵抗のｎ−ド
レイン層２を堆積させると共に、このドレイン層２上で
のｐチャンネル領域部分を除く部分に、各ｐウェル層３
を配置形成させた構成において、前記ｎ＋半導体基板１
に連続して、ｎ−ドレイン層２内に延びる高濃度ｎ＋領
領域ａを、前記各ｐウェル層３間でのｐチャンネル領域
部分に対応して離散的に配置させ、チャンネル領域・基
板上での高濃度ｎ＋領域ｌａ間の距離ｆＬ３と、ウェル
層・基板間でのドレインの抵抗値を決定する距ｆ！ａ文
、とか、少なくとも父、≧見。の関係にあるようにした
ものである。
しかして、前記高濃度ｎ領域１ａについては、次のよう
なプロセスによって製造し得る。
なプロセスによって製造し得る。
すなわち、まず、エピタキシャル成長前にｎ＋半導体基
板１上に、酸化膜を形成すると共に、写真製版技術を利
用し、必要部分のみに選択的に開口部を窓開けして、ｐ
”（リン）などのｎ形の不純物を、高温で高濃度にデポ
ジットする。
板１上に、酸化膜を形成すると共に、写真製版技術を利
用し、必要部分のみに選択的に開口部を窓開けして、ｐ
”（リン）などのｎ形の不純物を、高温で高濃度にデポ
ジットする。
ついで、再度、写真製版技術により前記開口よりも大き
な窓開けをなし、前回よりも幾分か低い濃度のｐ”（リ
ン）などの拡散を行ない、かつその後、酸化膜を全面エ
ツチング除去して、所期の高濃度ｎ”ｉ＠ｌａを形成し
得るのである。
な窓開けをなし、前回よりも幾分か低い濃度のｐ”（リ
ン）などの拡散を行ない、かつその後、酸化膜を全面エ
ツチング除去して、所期の高濃度ｎ”ｉ＠ｌａを形成し
得るのである。
そしてこ＼では、以後、従来と同様なプロセスを実施す
るが、このときエピタキシャル成長時。
るが、このときエピタキシャル成長時。
およびｐウェルなどの接合形成時のトータルによって、
高濃度ｎ１領域１ａの形状（深さ）が決定されることか
ら、前記ｎ＋半導体基板１へのｐ” （リン）などの拡
散濃度については、この点を十分に考慮して設定する必
要がある。なお、ｎ＋半導体基板ｌからの浮き上り対策
は従来と全く同様であり、また、このように埋め込まれ
たｎ＋領域１ａとｐウェル層３パターンとの整合には、
アライメントを行なう。
高濃度ｎ１領域１ａの形状（深さ）が決定されることか
ら、前記ｎ＋半導体基板１へのｐ” （リン）などの拡
散濃度については、この点を十分に考慮して設定する必
要がある。なお、ｎ＋半導体基板ｌからの浮き上り対策
は従来と全く同様であり、また、このように埋め込まれ
たｎ＋領域１ａとｐウェル層３パターンとの整合には、
アライメントを行なう。
従って、この実施例構造の場合、ウェル層・基板間の距
離については、全く変化がな〈従来例構造の場合と同様
であり、かつその表面状態も同一であって、同等の耐圧
を有しているのであるが、第１図中に矢印で示したよう
に、キャリアの大部分は、ｎ“ドレイン層２を経たのち
、突出状に埋め込まれたｎ＋領域１ａを通って、８１半
導体基板に達することになり、結果的には、実質的にキ
ャリア通路の抵抗値を低下し得るもので、装置全体とし
ての低オン抵抗Ｒ化を図り得るのである。
離については、全く変化がな〈従来例構造の場合と同様
であり、かつその表面状態も同一であって、同等の耐圧
を有しているのであるが、第１図中に矢印で示したよう
に、キャリアの大部分は、ｎ“ドレイン層２を経たのち
、突出状に埋め込まれたｎ＋領域１ａを通って、８１半
導体基板に達することになり、結果的には、実質的にキ
ャリア通路の抵抗値を低下し得るもので、装置全体とし
ての低オン抵抗Ｒ化を図り得るのである。
ｎ
なお、前記実施例においては、ｐウェル層が凸形の場合
を示したが、これがフラットである場合についても、埋
め込まれるｎゝ領領域形状を変化させる必要こそあり得
るが、同様な作用、効果を得られる。
を示したが、これがフラットである場合についても、埋
め込まれるｎゝ領領域形状を変化させる必要こそあり得
るが、同様な作用、効果を得られる。
また、前記実施例では、高耐圧、高耐量のｎチャンネル
の縦型パワーＭＯ９ＦＥＴについて述べたが、ｐチャン
ネルの場合にも同様に適用し得ることは勿論である。
の縦型パワーＭＯ９ＦＥＴについて述べたが、ｐチャン
ネルの場合にも同様に適用し得ることは勿論である。
以Ｆ詳述したように、この発明によれば、高濃度半導体
基板上に高比抵抗のドレイン層を有し、このドレイン層
上のチャンネル領域部分を除く部分に、深いウェル層を
それぞれに形成させた縦型パワーＭＯＳＦＥＴ構造にお
いて、高濃度半導体基板にｉ！ｉ続して、ドレイン層内
に延びる高濃度領域を、各ウェル層間でのチャンネル領
域部分対応にｌ１１散的に配置形成させ、チャンネル領
域・基板上の高濃度領域間の距離を、ウェル層・基板間
の距離と同等、または短くなるように設定したから、耐
圧を損なわずに、キャリア通路の抵抗値を低下し得るも
ので、実質的に同等の耐圧を得ながらオン抵抗特性を向
上でき、ないしは相対的にオン抵抗特性を同等とした場
合には、装置構造の小型化、ひいては低価格化が図れる
などの優れた特長を有するものである。
基板上に高比抵抗のドレイン層を有し、このドレイン層
上のチャンネル領域部分を除く部分に、深いウェル層を
それぞれに形成させた縦型パワーＭＯＳＦＥＴ構造にお
いて、高濃度半導体基板にｉ！ｉ続して、ドレイン層内
に延びる高濃度領域を、各ウェル層間でのチャンネル領
域部分対応にｌ１１散的に配置形成させ、チャンネル領
域・基板上の高濃度領域間の距離を、ウェル層・基板間
の距離と同等、または短くなるように設定したから、耐
圧を損なわずに、キャリア通路の抵抗値を低下し得るも
ので、実質的に同等の耐圧を得ながらオン抵抗特性を向
上でき、ないしは相対的にオン抵抗特性を同等とした場
合には、装置構造の小型化、ひいては低価格化が図れる
などの優れた特長を有するものである。
第１図はこの発明に係る半導体装詮の一実施例構造を適
用した縦型パワーＭＯ９ＦＥＴの概要を模式的に示す断
面図であり、また第２図は同上従来例による縦型パワー
Ｎｏ！ＪＦＥＴの概要を模式的に示す断面図である。 １・・・・ｎ＋半導体基板、１ａ・・・・高濃度ｎ＋領
領域２・・・・ｎ−ドレイン層、３・・・・ｐウェル層
、４・・・・ｎ１ソース領域、５・・・・ゲート、Ｂ・
・・・絶縁膜、７・・・・ソース電極。 立 ・・・・チャンネル領域・基板上の高濃度領域間の
距離、立 ・・・・ウェル層・基板間の距離。
用した縦型パワーＭＯ９ＦＥＴの概要を模式的に示す断
面図であり、また第２図は同上従来例による縦型パワー
Ｎｏ！ＪＦＥＴの概要を模式的に示す断面図である。 １・・・・ｎ＋半導体基板、１ａ・・・・高濃度ｎ＋領
領域２・・・・ｎ−ドレイン層、３・・・・ｐウェル層
、４・・・・ｎ１ソース領域、５・・・・ゲート、Ｂ・
・・・絶縁膜、７・・・・ソース電極。 立 ・・・・チャンネル領域・基板上の高濃度領域間の
距離、立 ・・・・ウェル層・基板間の距離。
Claims (1)
- 高濃度半導体基板上に高比抵抗のドレイン層を有し、こ
のドレイン層上のチャンネル領域部分を除く部分に、深
いウェル層をそれぞれに形成させた縦型パワーＭＯＳＦ
ＥＴ構造において、前記半導体基板に連続して、ドレイ
ン層内に延びる高濃度領域を、前記各ウェル層間でのチ
ャンネル領域部分に対応して離散的に配置させ、チャン
ネル領域・基板上の高濃度領域間の距離を、ウェル層・
基板間の距離と同等、または短くなるように設定したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228922A JPS6384069A (ja) | 1986-09-26 | 1986-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228922A JPS6384069A (ja) | 1986-09-26 | 1986-09-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6384069A true JPS6384069A (ja) | 1988-04-14 |
Family
ID=16883957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228922A Pending JPS6384069A (ja) | 1986-09-26 | 1986-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6384069A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111253A (en) * | 1989-05-09 | 1992-05-05 | General Electric Company | Multicellular FET having a Schottky diode merged therewith |
| JPH0778982A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 縦型ｍｏｓｆｅｔおよびその製造方法 |
| EP0779665A3 (ja) * | 1995-12-12 | 1997-10-08 | Siliconix Inc | |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
-
1986
- 1986-09-26 JP JP61228922A patent/JPS6384069A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111253A (en) * | 1989-05-09 | 1992-05-05 | General Electric Company | Multicellular FET having a Schottky diode merged therewith |
| JPH0778982A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 縦型ｍｏｓｆｅｔおよびその製造方法 |
| EP0779665A3 (ja) * | 1995-12-12 | 1997-10-08 | Siliconix Inc | |
| US5939752A (en) * | 1995-12-12 | 1999-08-17 | Siliconix Incorporated | Low voltage MOSFET with low on-resistance and high breakdown voltage |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
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