JPS5910273A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS5910273A JPS5910273A JP57112946A JP11294682A JPS5910273A JP S5910273 A JPS5910273 A JP S5910273A JP 57112946 A JP57112946 A JP 57112946A JP 11294682 A JP11294682 A JP 11294682A JP S5910273 A JPS5910273 A JP S5910273A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 230000005669 field effect Effects 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000005498 polishing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は高創圧縦型ＭＯ８・ＦＥＩＴ （電界効果型
トランジスタ）を出力部に有する集積回路装置Ｃ：関す
る。
トランジスタ）を出力部に有する集積回路装置Ｃ：関す
る。
縦型ＭＯ８・Ｉｉ’ＥＴは、パイＪ−り型のノ４ワート
ランジスタ区二比べ、スイッチング速度が速い、二次ｐ
ｉ休が起こらない、入力インピーダンスが高い等の瀞ｔ
だ特徴を有しており、集積回路にＪ、ｓいても、低耐圧
回路部を従来の例えばバイポーラトランジスタで（−！
成し、出力段を縦型へｆＯ５−ＦＩＴで構成したものが
考えられている。
ランジスタ区二比べ、スイッチング速度が速い、二次ｐ
ｉ休が起こらない、入力インピーダンスが高い等の瀞ｔ
だ特徴を有しており、集積回路にＪ、ｓいても、低耐圧
回路部を従来の例えばバイポーラトランジスタで（−！
成し、出力段を縦型へｆＯ５−ＦＩＴで構成したものが
考えられている。
第１図は、上記のような、縦型Ｍ ＯＳ・ＦＥＴ１ｌを
備えた半導体装置の一例を示すもので、Ｐ型基板１０内
【二周知の半導体技術Ｃ二より低耐圧回路部を構成する
ＮＰＮ）ランジスタ１２が形成されている。
備えた半導体装置の一例を示すもので、Ｐ型基板１０内
【二周知の半導体技術Ｃ二より低耐圧回路部を構成する
ＮＰＮ）ランジスタ１２が形成されている。
図≦−示−ｒ １．従量ＭＯ８・ＦＦＪ’ＴＩＩはＮテ
ヤンネルの場合で、基１ｉ１０にケミカルエツチング（
二よって充分な深さを有する四部を形成し、この凹部の
表面にドレイン電流の径路となるように例えば拡散によ
ってＮ型の低抵抗層１３を形成する。そしてこの低抵抗
層Ｉ３の形成された凹部なＮ型のエビタヤシャル層で埋
め込みドレイン領域１４を形成する。そして、このドレ
イン領域Ｉ４内に複数のＰ型島領域Ｉ５を形成する。
ヤンネルの場合で、基１ｉ１０にケミカルエツチング（
二よって充分な深さを有する四部を形成し、この凹部の
表面にドレイン電流の径路となるように例えば拡散によ
ってＮ型の低抵抗層１３を形成する。そしてこの低抵抗
層Ｉ３の形成された凹部なＮ型のエビタヤシャル層で埋
め込みドレイン領域１４を形成する。そして、このドレ
イン領域Ｉ４内に複数のＰ型島領域Ｉ５を形成する。
尚以下便宜上、このＰ型島領域１５をｆ−）領域１５と
称す。
称す。
このそれぞれのダート領域１５内には、高濃度のＮ型不
純物を拡散し、Ｎ型のソース領域１６を形成する。そし
て、１！Ｕ記低抵抗層１３にオーミックコンタクトした
ドレイン電極を形成し、上記各ダート領域Ｉ５上Ｃ畷ま
絶縁膜を介して配線により接続した状態のｅ−）電極を
、また同ｉｔニソース禎城１６上【二は、それぞれのソ
ース領域１６にオーミック接触し、互いＣ二配線Ｃ二よ
り接続した状態のソース電極を形成する。
純物を拡散し、Ｎ型のソース領域１６を形成する。そし
て、１！Ｕ記低抵抗層１３にオーミックコンタクトした
ドレイン電極を形成し、上記各ダート領域Ｉ５上Ｃ畷ま
絶縁膜を介して配線により接続した状態のｅ−）電極を
、また同ｉｔニソース禎城１６上【二は、それぞれのソ
ース領域１６にオーミック接触し、互いＣ二配線Ｃ二よ
り接続した状態のソース電極を形成する。
なお、図ではこ３らのａ極および絶縁膜は図示しない。
このような縦型ＭＯ８−ＦＦＩＴＭ Ｚにおいて、ドレ
イン電流は、図の矢印で示すようにドレイン１ｌｉｃ極
から低抵抗層を沿うように流′Ａｔ、 ドレイン領域
１４表面のＰ型ゲート領域１５で挾まれた領域Ｃ二向い
縦方向に上昇し、それぞれのＣ−ト領域１５内（二形成
されたチャンネル領域を通って各ソー２饋域１１ｉにま
で違する。従って、ドレイン・ソース間電流は、島状Ｃ
二浮ぶソース領域１６に流れ込む電流の和となっており
、比較的ドレイン・ソース間抵抗の小さいものである。
イン電流は、図の矢印で示すようにドレイン１ｌｉｃ極
から低抵抗層を沿うように流′Ａｔ、 ドレイン領域
１４表面のＰ型ゲート領域１５で挾まれた領域Ｃ二向い
縦方向に上昇し、それぞれのＣ−ト領域１５内（二形成
されたチャンネル領域を通って各ソー２饋域１１ｉにま
で違する。従って、ドレイン・ソース間電流は、島状Ｃ
二浮ぶソース領域１６に流れ込む電流の和となっており
、比較的ドレイン・ソース間抵抗の小さいものである。
しかし、上記ＭＯｉ９−ＦＥＴのダート・ドレイン間の
耐圧を充分なものとしようとすると、ダート領域Ｉ５と
低抵抗層１３との幅すなわち高抵抗のドレイン領域１４
の深さな充分深くする必要がある。このよ５Ｉニすると
ドレイン電流の高抵抗ドレイン領域１４における電流パ
スが長くなり、そｒＬ（＝伴ってこのＦＥＴＩＩのオン
抵抗が増加する欠点があった。
耐圧を充分なものとしようとすると、ダート領域Ｉ５と
低抵抗層１３との幅すなわち高抵抗のドレイン領域１４
の深さな充分深くする必要がある。このよ５Ｉニすると
ドレイン電流の高抵抗ドレイン領域１４における電流パ
スが長くなり、そｒＬ（＝伴ってこのＦＥＴＩＩのオン
抵抗が増加する欠点があった。
この発明は上記のような点ｉ：鑑みなさｎたもので、耐
圧を低下させることなく、′ＳＳ待時ドレイン・ソース
間抵抗の低減された縦型ＭＯ５・Ｆ Ｅ Ｔを有する集
積回路装置を提供しようとするものである。
圧を低下させることなく、′ＳＳ待時ドレイン・ソース
間抵抗の低減された縦型ＭＯ５・Ｆ Ｅ Ｔを有する集
積回路装置を提供しようとするものである。
すなわち、この発明に係る集積回踏装置は、−伝導型の
半導体基板に縦型ＭＯ８・ＦＥＴ用の四部を、後に形成
されるダート領域の島と島が挾む領域直下Ｃ二は突起部
を残すよう番−エツチング形成し、以下引き続き従来と
同様（二基板と逆伝導型の抵抗層を上計：突起部を含む
四部表面（−形成した後、この四部を基板と逆伝導型の
高抵抗ｌ−で顔め込みドレイン領域を〕ｅ成し、このド
レイン領域表面より、基板と同−伝導型の島状の曳数の
ダート領域を形成し、この各ダート領域内Ｃニソース領
域を拡散形成して、そ扛ぞ３ドレイン′岨極、絶縁膜を
介しダート領域上に設けらオｔたゲート電極およびソー
ス電極を形成してＭ、型Ｍ０．９−ＦＩＴを５形成し、
上記ドレイン電流の高抵抗ドレイン領域における電流パ
スを短くするようにしたものである。
半導体基板に縦型ＭＯ８・ＦＥＴ用の四部を、後に形成
されるダート領域の島と島が挾む領域直下Ｃ二は突起部
を残すよう番−エツチング形成し、以下引き続き従来と
同様（二基板と逆伝導型の抵抗層を上計：突起部を含む
四部表面（−形成した後、この四部を基板と逆伝導型の
高抵抗ｌ−で顔め込みドレイン領域を〕ｅ成し、このド
レイン領域表面より、基板と同−伝導型の島状の曳数の
ダート領域を形成し、この各ダート領域内Ｃニソース領
域を拡散形成して、そ扛ぞ３ドレイン′岨極、絶縁膜を
介しダート領域上に設けらオｔたゲート電極およびソー
ス電極を形成してＭ、型Ｍ０．９−ＦＩＴを５形成し、
上記ドレイン電流の高抵抗ドレイン領域における電流パ
スを短くするようにしたものである。
以下図面を診照してこの発明の一実施例につき説明する
。第２図（ａ）〜ｉｆ）は縦型ＭＯ８・ＦＥＴとノぐイ
ポーラトランノスタを同一基板１０ζ二形成する場合に
つき製造瑞相１１ｋｉ ＋＝示す図で、まず第２図（ａ
ｊに示すように比抵抗１００Ωｆ、ｍｌ楊度の１）型基
板１０１−エツチングマスク１７を被看し、このマスク
１７の、縦形ＭＯ８・ＦＩＴの複数のゲート領域それぞ
れＣ二対応した位置Ｃ；開口部１８を設ける。そして、
引き続き例えば５０μＭｌのＣハさのケミカルエツチン
グを図の破線ａで示すように行なう。この際、横方向エ
ツチングにより、上記複数の拡散窓それぞれ【二対応し
たエツチング部が互い（二連紀ｖ１基板１０（ユは、複
数の凹面が迎合した凹部が形成される。
。第２図（ａ）〜ｉｆ）は縦型ＭＯ８・ＦＥＴとノぐイ
ポーラトランノスタを同一基板１０ζ二形成する場合に
つき製造瑞相１１ｋｉ ＋＝示す図で、まず第２図（ａ
ｊに示すように比抵抗１００Ωｆ、ｍｌ楊度の１）型基
板１０１−エツチングマスク１７を被看し、このマスク
１７の、縦形ＭＯ８・ＦＩＴの複数のゲート領域それぞ
れＣ二対応した位置Ｃ；開口部１８を設ける。そして、
引き続き例えば５０μＭｌのＣハさのケミカルエツチン
グを図の破線ａで示すように行なう。この際、横方向エ
ツチングにより、上記複数の拡散窓それぞれ【二対応し
たエツチング部が互い（二連紀ｖ１基板１０（ユは、複
数の凹面が迎合した凹部が形成される。
次ｆ二、上記エツチングマスク１７を除去した後、第２
図（ｂ）（二示すよう（ニパイポーラトランジスタの形
成予定領域と上記の四部１９を囲む領域すなわち縦型Ｍ
Ｏ８−Ｆ’ｌ（Ｔ形成予定領域と（−開口部を有するエ
ツチングマスク２ｏを形成し、約２０〜２５μｍＳ度の
エツチングを行い、低耐圧素子すなわちこの場合ではバ
イポーラトランジスタの形成される第２の四部２Ｉを形
成すると共に前記の破ｍｓで示した四部をざらｇ二食刻
して縦型ＭＯＢ−ＦＥＴの複数のグー）領域が挾み合う
部位Ｃ二対応して突起部２２を備えた凹部１９を形成す
る。
図（ｂ）（二示すよう（ニパイポーラトランジスタの形
成予定領域と上記の四部１９を囲む領域すなわち縦型Ｍ
Ｏ８−Ｆ’ｌ（Ｔ形成予定領域と（−開口部を有するエ
ツチングマスク２ｏを形成し、約２０〜２５μｍＳ度の
エツチングを行い、低耐圧素子すなわちこの場合ではバ
イポーラトランジスタの形成される第２の四部２Ｉを形
成すると共に前記の破ｍｓで示した四部をざらｇ二食刻
して縦型ＭＯＢ−ＦＥＴの複数のグー）領域が挾み合う
部位Ｃ二対応して突起部２２を備えた凹部１９を形成す
る。
その後、上記エツチングマスク２０を除去した後、第２
図（ｃ）−二示すようご二基板ｌｏ上に表面繊度１〜５
Ｘ １０１０ｃｍ””で厚さが５μ嵐程度の低抵抗Ｎ
”Ｊ脅２３を拡散形成する。
図（ｃ）−二示すようご二基板ｌｏ上に表面繊度１〜５
Ｘ １０１０ｃｍ””で厚さが５μ嵐程度の低抵抗Ｎ
”Ｊ脅２３を拡散形成する。
次Ｃ二第２図（ｄ）（二示すよう（二、不純物ｄ４１見
がＩ Ｘ Ｉ Ｑ”ＣｈＬ−”程度の低＠度Ｎ型エビタ
キＶヤル層２４を、上記第１の凹部１９が充分刑め込ま
れる程度の層厚で、ウェーへ上の全面に成長させる。こ
のようＣニして形成されたエピタキシャル３４ ｊ ４
ハ、ＭＷ １０のｆ！！１部ｇ：沿って凹凸があるが
、図の破線すの面すなわち２Ｊ！ｉ仮１θの上表面がわ
ずかに削り取られる深さまでラッピング研磨し、第２図
（ｅ）に示すようＣ二、基板ｌｏ内（１低耐圧素子形成
領域の浅いＮ型島領域２５と、縦型ＭＯ８・ＦＩｉｉＴ
用の深いＮ型島領域２６とを形成する。
がＩ Ｘ Ｉ Ｑ”ＣｈＬ−”程度の低＠度Ｎ型エビタ
キＶヤル層２４を、上記第１の凹部１９が充分刑め込ま
れる程度の層厚で、ウェーへ上の全面に成長させる。こ
のようＣニして形成されたエピタキシャル３４ ｊ ４
ハ、ＭＷ １０のｆ！！１部ｇ：沿って凹凸があるが
、図の破線すの面すなわち２Ｊ！ｉ仮１θの上表面がわ
ずかに削り取られる深さまでラッピング研磨し、第２図
（ｅ）に示すようＣ二、基板ｌｏ内（１低耐圧素子形成
領域の浅いＮ型島領域２５と、縦型ＭＯ８・ＦＩｉｉＴ
用の深いＮ型島領域２６とを形成する。
その後、第２図（ｆ） に示すようＣ二Ｐ型拡赦および
Ｎ型拡散を施し、この浅Ｉ４領域２５に低耐圧のパイｒ
ｊｆ−ラトランノスタ２７等の各種［ｇｌ回路子を形成
すると共Ｃ二、深いＮｌ島領域２６にはその底面Ｃ二お
ける各日Δ１応じて縦型ＭＯ８・Ｆ’ＢＴのＰ型ダート
領域２８を拡散形成し、更にこのダート領域２８内（二
Ｎ型不純物を拡散して、ソース領域２９を形成する。そ
して、ダート領域２８上には絶縁膜を介し、お互いに配
線によって接続さした状態のダート電極を被着すると共
１弘低抵抗Ｎ層２３にはコレクタ電極を、各ソース領域
２９上Ｃ二は互いＣ：接続された状態のソース′電極を
形成して縦型ＭＯ８・Ｉ・’ Ｅ Ｔな４Ｉ４成する。
Ｎ型拡散を施し、この浅Ｉ４領域２５に低耐圧のパイｒ
ｊｆ−ラトランノスタ２７等の各種［ｇｌ回路子を形成
すると共Ｃ二、深いＮｌ島領域２６にはその底面Ｃ二お
ける各日Δ１応じて縦型ＭＯ８・Ｆ’ＢＴのＰ型ダート
領域２８を拡散形成し、更にこのダート領域２８内（二
Ｎ型不純物を拡散して、ソース領域２９を形成する。そ
して、ダート領域２８上には絶縁膜を介し、お互いに配
線によって接続さした状態のダート電極を被着すると共
１弘低抵抗Ｎ層２３にはコレクタ電極を、各ソース領域
２９上Ｃ二は互いＣ：接続された状態のソース′電極を
形成して縦型ＭＯ８・Ｉ・’ Ｅ Ｔな４Ｉ４成する。
このような半導体側において、ドレイン−ソース間およ
びグー）’４を極Ｃ：電圧を与えＭＯＳ・ＦＥＴＪＯを
導通状態にした場合、ドレイン嘔流は図の破線Ｃで示す
ように低抵抗Ｎ層２３に２泊って突起部２２から高抵抗
のＮ−エピタキシャル層２４を経てソース領域２９に流
れ込む。
びグー）’４を極Ｃ：電圧を与えＭＯＳ・ＦＥＴＪＯを
導通状態にした場合、ドレイン嘔流は図の破線Ｃで示す
ように低抵抗Ｎ層２３に２泊って突起部２２から高抵抗
のＮ−エピタキシャル層２４を経てソース領域２９に流
れ込む。
ここで、図で明らかなように、ドレイン電流が面抵抗の
Ｎ″′ｆ−ピタキシャル層を縦方向（＝通過する径路に
沿って、低抵抗層２３が凸状Ｉ噌径起し、ドレイン電流
の高抵抗層通過区間が短くなっているため、従来のもの
（二比べＭＯＳ−ＦＥＴ３０のオン抵抗が小さくされて
いる。
Ｎ″′ｆ−ピタキシャル層を縦方向（＝通過する径路に
沿って、低抵抗層２３が凸状Ｉ噌径起し、ドレイン電流
の高抵抗層通過区間が短くなっているため、従来のもの
（二比べＭＯＳ−ＦＥＴ３０のオン抵抗が小さくされて
いる。
一方、ダート領域２８とドレイン領域とのＰＮ接合部か
らドレイン領域に発達する意乏層は図の破線ｄで示すよ
うＣ二ＰＮ接箭ｉ’＆ｉ Ｌ＝沿った形で発達−ｒるた
め、ダート領域２８の挾む部位置下の低抵抗）６Ｊ２３
を隆起させウェー１１表面Ｃ二近づけても、壁乏層と低
抵抗層２３との間隔は充分（２保たオＬ１ ダート・ド
レイン間の耐圧が低下することは生じない。
らドレイン領域に発達する意乏層は図の破線ｄで示すよ
うＣ二ＰＮ接箭ｉ’＆ｉ Ｌ＝沿った形で発達−ｒるた
め、ダート領域２８の挾む部位置下の低抵抗）６Ｊ２３
を隆起させウェー１１表面Ｃ二近づけても、壁乏層と低
抵抗層２３との間隔は充分（２保たオＬ１ ダート・ド
レイン間の耐圧が低下することは生じない。
尚、上記実施例ではＮチャンネルＭＯ８・Ｆ’ＥＴの場
合につき述べたが、ＰチャンネルタイプのＭＯＳ−ＦＥ
Ｔでも適用可能であり、また、上記ＭＯ８・Ｆ’ＥＴと
同一チップ内５二形成される低圧素子はＮＰＮ）ランジ
スタに限らないことは明らかである。
合につき述べたが、ＰチャンネルタイプのＭＯＳ−ＦＥ
Ｔでも適用可能であり、また、上記ＭＯ８・Ｆ’ＥＴと
同一チップ内５二形成される低圧素子はＮＰＮ）ランジ
スタに限らないことは明らかである。
以上のよう（−この発明によれば、耐圧を劣化させるこ
となく、導通時のドレイン・ソース間抵抗の低減された
縦ｇＭＯ８−ＦＥＴを有する集積回路装置Ｍを提供する
ことができる。
となく、導通時のドレイン・ソース間抵抗の低減された
縦ｇＭＯ８−ＦＥＴを有する集積回路装置Ｍを提供する
ことができる。
第１図は従来の縦型ＭＯ８−ＦＩＴを含む集積回路を示
す図、第２図（、）〜（ｆ）はこの発明の一実施例（２
係る集積回路装置を製造過程順（＝示す図である。 Ｉθ・・・基板、２２・・・突起部、２３・・・低抵抗
Ｎ層、２４・・・Ｎ−ビタ＋ンヤル屓、２８・・・ダー
ト領域、２９・・・ソース領域〇 第１．。 第２図 （ａ） （ｂ） （Ｃ）
す図、第２図（、）〜（ｆ）はこの発明の一実施例（２
係る集積回路装置を製造過程順（＝示す図である。 Ｉθ・・・基板、２２・・・突起部、２３・・・低抵抗
Ｎ層、２４・・・Ｎ−ビタ＋ンヤル屓、２８・・・ダー
ト領域、２９・・・ソース領域〇 第１．。 第２図 （ａ） （ｂ） （Ｃ）
Claims (1)
- 縦型電界効果型トランジスタの形成予定領域Ｃ二凹部を
有する一伝導型の半導体基板と、この凹部表面に形成さ
れた高洟度逆伝導型の低抵抗層と、上記低抵抗層上に上
記四部を埋め込むように形成さ扛た上記半導体基板と逆
伝導型のドレイン領域と、上記ドレイン領域内ｉ二互い
ｆ二間隔を有して配列しお互いに配線により接続された
上記半導体基板と同−伝等型の複数のダート領域ど、こ
の各ダート領域内にそれぞれ拡散形成されお互いに配線
により接続された複数のソース領域とを具備し、上記四
部は上記複数のダート領域に挾まれた間隔部直下の底面
（二おいて上記トンイン領域表面に達しない突起部を有
し一〇いることな特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112946A JPS5910273A (ja) | 1982-06-30 | 1982-06-30 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112946A JPS5910273A (ja) | 1982-06-30 | 1982-06-30 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5910273A true JPS5910273A (ja) | 1984-01-19 |
Family
ID=14599468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112946A Pending JPS5910273A (ja) | 1982-06-30 | 1982-06-30 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910273A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164150A (ja) * | 1984-09-06 | 1986-04-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01169961A (ja) * | 1987-12-24 | 1989-07-05 | Sharp Corp | 半導体装置 |
| JPH01243589A (ja) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 半導体装置 |
| JPH0327548A (ja) * | 1989-06-24 | 1991-02-05 | Matsushita Electric Works Ltd | 絶縁層分離基板およびこの基板を利用した半導体装置 |
| US5293056A (en) * | 1991-06-17 | 1994-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high off-breakdown-voltage and low on resistance |
-
1982
- 1982-06-30 JP JP57112946A patent/JPS5910273A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164150A (ja) * | 1984-09-06 | 1986-04-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01169961A (ja) * | 1987-12-24 | 1989-07-05 | Sharp Corp | 半導体装置 |
| JPH01243589A (ja) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 半導体装置 |
| JP2649938B2 (ja) * | 1988-03-25 | 1997-09-03 | 株式会社日立製作所 | 半導体装置 |
| JPH0327548A (ja) * | 1989-06-24 | 1991-02-05 | Matsushita Electric Works Ltd | 絶縁層分離基板およびこの基板を利用した半導体装置 |
| US5293056A (en) * | 1991-06-17 | 1994-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high off-breakdown-voltage and low on resistance |
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