KR20120091231A - 선택적으로 도핑된 ｊｆｅｔ 영역들을 갖는 파워 반도체 디바이스들 및 이러한 디바이스들을 형성하는 관련 방법들 - Google Patents

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Abstract

반도체 스위칭 디바이스는 제1 도전성 타입(예를 들어, n-타입)을 갖는 와이드 밴드 갭 드리프트 층, 및 와이드 밴드 갭 드리프트 층 상에 제2 도전성 타입(예를 들어, p-타입)을 갖는 제1 및 제2 와이드 밴드 갭 웰 영역들을 포함한다. 제1 도전성 타입의 제1 및 제2 와이드 밴드 갭 소스/드레인 영역들은 각각 제1 및 제2 와이드 밴드 갭 웰 영역들 상에 있다. 제1 도전성 타입을 갖는 와이드 밴드 갭 JFET 영역이 제1 및 제2 웰 영역들 사이에 제공된다. 이 JFET 영역은 제1 웰 영역의 측면에 인접한 제1 로컬 JFET 영역 및 제2 웰 영역의 측면에 인접한 제2 로컬 JFET 영역을 포함한다. 로컬 JFET 영역들은 JFET 영역의 제1 및 제2 로컬 JFET 영역들 사이에 있는 JFET 영역의 중심부의 도핑 농도를 초과하는 도핑 농도를 갖는다.

Description

선택적으로 도핑된 ＪＦＥＴ 영역들을 갖는 파워 반도체 디바이스들 및 이러한 디바이스들을 형성하는 관련 방법들{POWER SEMICONDUCTOR DEVICES HAVING SELECTIVELY DOPED JFET REGIONS AND RELATED METHODS OF FORMING SUCH DEVICES}
본 발명은 반도체 디바이스들에 관한 것이고, 더욱 구체적으로, JFET 영역들을 갖는 반도체 디바이스들에 관한 것이다.
파워 금속 산화물 반도체 전계 효과 트랜지스터(Power Metal Oxide Semiconductor Field Effect Transistor)("MOSFET")는 고전력 응용들에서 스위칭 디바이스로서 이용될 수 있는 잘 알려진 타입의 반도체 트랜지스터이다. 파워 MOSFET는 디바이스의 게이트 전극에 게이트 바이어스 전압을 인가함으로써 턴 온 또는 오프될 수 있다. 파워 MOSFET가 턴 온될 때(즉, 그것이 그의 "온-상태"에 있을 때), MOSFET의 채널을 통해 전류가 전도된다. 바이어스 전압이 게이트 전극으로부터 제거될 때(또는 임계값 레벨 아래로 감소될 때), 전류는 채널을 통해 전도하는 것을 중단한다. 예시적으로, n-타입 MOSFET는 디바이스의 p-타입 채널 영역에 도전성 n-타입 역전 층을 생성하기에 충분한 게이트 바이어스 전압이 인가될 때 턴 온한다. 이 n-타입 역전 층은 MOSFET의 n-타입 소스 및 드레인 영역들을 전기적으로 접속함으로써, 그 사이의 다수 캐리어 전도를 허용한다.
파워 MOSFET의 게이트 전극은 얇은 산화물 게이트 절연층에 의해 채널 영역으로부터 분리된다. MOSFET의 게이트는 채널 영역으로부터 절연되기 때문에, MOSFET를 그의 온-상태에 유지하기 위해 또는 MOSFET를 그의 온-상태와 그의 오프-상태 사이에서 스위칭하기 위해 최소 게이트 전류가 요구된다. 게이트 전류는 게이트가 채널 영역을 이용하여 캐패시터를 형성하기 때문에 스위칭 중에 작게 유지된다. 따라서, 최소 충전 및 방전 전류만이 스위칭 중에 요구됨으로써, 덜 복잡한 게이트 구동 회로를 허용한다. 또한, MOSFET들은 전류 전도가 오로지 다수 캐리어 수송(majority carrier transport)을 통해서 일어나는 단극성 디바이스들이기 때문에, MOSFET들은 매우 높은 스위칭 속도를 나타낼 수 있다. 그러나, 파워 MOSFET의 드리프트 영역은 비교적 높은 온-저항(on-resistance)을 나타낼 수 있고, 이것은 소수 캐리어 주입의 부재로부터 생긴다. 이 증가된 저항은 파워 MOSFET들에 의해 실현가능한 포워드 전류 밀도를 제한할 수 있다. 부가적으로, MOSFET들의 게이트 절연층은 MOSFET의 이용으로 시간에 따라 열화할 수 있다.
바이폴라 접합 트랜지스터(bipolar junction transistor)("BJT")는 고전력 응용들에서 스위칭 디바이스로서 이용될 수 있는 다른 잘 알려진 타입의 반도체 트랜지스터이다. 이 기술분야의 통상의 기술자들에게 알려진 바와 같이, BJT는 반도체 물질에서 서로 아주 근접하여 형성되는 2개의 p-n 접합들을 포함한다. 동작에서, 전하 캐리어들은 p-n 접합들 중 하나에 인접한 반도체 물질의 제1 영역(에미터라고 함)에 진입한다. 전하 캐리어들의 대부분은 다른 p-n 접합에 인접한 반도체 물질의 제2 영역(콜렉터라고 함)으로부터 디바이스를 빠져나간다. 콜렉터 및 에미터는 동일한 도전성 타입을 갖는 반도체 물질의 영역들에 형성된다. 베이스라고 알려진, 반도체 물질의 제3의 비교적 얇은 영역이 콜렉터와 에미터 사이에 배치되고, 콜렉터와 에미터의 도전성 타입과 반대인 도전성 타입을 갖는다. 따라서, BJT의 2개의 p-n 접합들은 콜렉터가 베이스와 만나고 베이스가 에미터와 만나는 곳에 형성된다. BJT의 베이스를 통해 작은 전류를 흐르게 함으로써, 비례해서 더 큰 전류가 에미터로부터 콜렉터로 지나간다.
BJT들은 트랜지스터의 베이스를 통해 전류를 흐르게 함으로써 BJT가 턴 "온"된다(즉, 그것이 에미터와 콜렉터 사이에 전류가 흐르도록 바이어스된다)는 점에서 전류 제어형 디바이스들이다. 예를 들어, NPN BJT(즉, n-타입 콜렉터 및 에미터 영역들과 p-타입 베이스 영역을 갖는 BJT)에서, 트랜지스터는 통상적으로 베이스-에미터 p-n 접합을 포워드 바이어스하기 위해 베이스에 포지티브 전압을 인가함으로써 턴 온된다. 디바이스가 이러한 방식으로 바이어스될 때, 홀들은 그것들이 에미터 내로 주입되는 트랜지스터의 베이스 내로 흐른다. 홀들은 베이스가 p-타입 영역이고, 홀들이 이러한 영역에서 "정상" 전하 캐리어들이기 때문에, "다수 캐리어들"이라고 한다. 동시에, 전자들은 에미터로부터 베이스 내로 주입되고, 여기서 그것들은 콜렉터를 향해 확산한다. 이들 전자들은, 전자들이 p-타입 베이스 영역에서 정상 전하 캐리어가 아니기 때문에 "소수 캐리어들"이라고 한다. 디바이스는 에미터-콜렉터 전류가 전자와 홀 전류를 둘다 포함하기 때문에 "바이폴라" 디바이스라고 한다.
BJT는 디바이스를 그의 온-상태에 유지하기 위해 비교적 큰 베이스 전류를 요구할 수 있다. 이와 같이, 비교적 복잡한 외부 구동 회로들은 고전력 BJT들에 의해 요구될 수 있는 비교적 큰 베이스 전류들을 공급하도록 요구될 수 있다. 또한, BJT들의 스위칭 속도들은 전류 전도의 바이폴라 특성으로 인해 파워 MOSFET들의 스위칭 속도들보다 훨씬 더 느릴 수 있다.
MOS 제어형 전류 흐름과 바이폴라 전류 전도의 결합을 이용하는 디바이스들도 알려져 있다. 이러한 디바이스의 일 예는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor)("IGBT")이고, 이것은 파워 BJT의 작은 온-상태 전도 손실들과 파워 MOSFET의 고임피던스 게이트를 결합하는 디바이스이다. IGBT는 예를 들어, 입력에서의 고전압 n-채널 MOSFET 및 출력에서의 BJT를 포함하는 달링턴 페어(Darlington pair)로서 구현될 수 있다. BJT의 베이스 전류는 MOSFET의 채널을 통해 공급됨으로써, 간략화된 외부 구동 회로를 허용한다. IGBT는 MOSFET의 최소 구동 요건과 BJT의 고온, 고전류 밀도 스위칭 특성을 결합할 수 있다.
대부분의 파워 반도체 디바이스들은 실리콘("Si")으로 형성되지만, 다양한 다른 반도체 물질들도 이용되었다. 실리콘 탄화물("SiC")은 이들 대안적인 물질들 중 하나이다. 실리콘 탄화물은 예를 들어, 와이드 밴드 갭(wide band-gap), 높은 전기장 파괴 강도(high electric field breakdown strength), 높은 열 전도율, 높은 전자 이동도, 높은 녹는점 및 높은 포화 전자 드리프트 속도(high-saturated electron drift velocity)를 포함하는 잠재적으로 유익한 반도체 특성을 갖는다. 따라서, 예를 들어, 실리콘과 같은 다른 반도체 물질들에 형성된 디바이스들에 비해, 실리콘 탄화물에 형성된 전자 디바이스들은 더 높은 온도에서, 더 높은 전력 밀도에서, 더 높은 속도에서, 더 높은 전력 레벨에서 및/또는 높은 방사 밀도 하에서 동작하는 능력을 가질 수 있다.
본 발명의 실시예들에 따르면, 제1 도전성 타입을 갖는 와이드 밴드 갭 드리프트 층을 포함하는 반도체 스위칭 디바이스(semiconductor switching device)들이 제공된다. 이들 디바이스들은 와이드 밴드 갭 드리프트 층 상에 제2 도전성 타입을 갖는 제1 및 제2 와이드 밴드 갭 웰 영역들을 더 포함한다. 제1 및 제2 와이드 밴드 갭 웰 영역들 상에 각각 제1 도전성 타입을 갖는 제1 및 제2 와이드 밴드 갭 소스/드레인 영역들이 제공된다. 제1 및 제2 웰 영역들 사이에 제1 도전성 타입을 갖는 와이드 밴드 갭 JFET 영역이 제공된다. 제1 웰 영역의 측면에 인접하여 JFET 영역의 제1 로컬 JFET 영역이 제공되고, 제2 웰 영역의 측면에 인접하여 JFET 영역의 제2 로컬 JFET 영역이 제공된다. 제1 및 제2 로컬 JFET 영역들은 각각 제1 및 제2 로컬 JFET 영역들 사이에 있는 JFET 영역의 중심부의 도핑 농도를 초과하는 도핑 농도를 갖는다. 일부 실시예들에서, 제1 및 제2 로컬 JFET 영역들 각각의 피크 도핑 농도는 적어도 3배만큼 JFET 영역의 중심부에서의 도핑 농도를 초과할 수 있다.
일부 실시예들에서, 제1 및 제2 로컬 JFET 영역들은 각각 제1 및 제2 와이드 밴드 갭 웰 영역들 아래로 적어도 부분적으로 연장할 수 있다. 또한, 디바이스는 와이드 밴드 갭 JFET 영역 및 제1 및 제2 와이드 밴드 갭 웰 영역들 상에 게이트 절연층을 더 포함할 수 있다. 게이트 절연층 상에 게이트 전극이 제공될 수 있다. 일부 실시예들에서, 제1 로컬 JFET 영역은 제1 와이드 밴드 갭 소스/드레인 영역 아래로 적어도 부분적으로 연장할 수 있고, 제2 로컬 JFET 영역은 제2 와이드 밴드 갭 소스/드레인 영역 아래로 적어도 부분적으로 연장할 수 있다.
일부 실시예들에서, 반도체 스위칭 디바이스는 실리콘 탄화물 MOSFET일 수 있다. 스위칭 디바이스가 실리콘 탄화물 MOSFET인 일부 실시예들에서, 와이드 밴드 갭 드리프트 층은 n-타입 실리콘 탄화물 드리프트 층일 수 있고, 제1 및 제2 와이드 밴드 갭 웰 영역들은 제1 및 제2 p-타입 실리콘 탄화물 p-웰들일 수 있고, 제1 및 제2 와이드 밴드 갭 소스/드레인 영역들은 제1 및 제2 n-타입 실리콘 탄화물 소스/드레인 영역들일 수 있고, 와이드 밴드 갭 JFET 영역은 n-타입 실리콘 탄화물 JFET 영역일 수 있다.
다른 실시예들에서, 반도체 스위칭 디바이스는 실리콘 탄화물 절연 게이트 바이폴라 접합 트랜지스터(insulated gate bipolar junction transistor)("IGBT")일 수 있다. 스위칭 디바이스가 실리콘 탄화물 IGBT인 일부 실시예들에서, 디바이스는 n-타입 실리콘 탄화물 기판 및 제1 및 제2 와이드 밴드 갭 웰 영역들에 각각 형성되는 제1 및 제2 n+ 실리콘 탄화물 에미터 영역들을 포함할 수 있다. 이러한 실시예들에서, 와이드 밴드 갭 드리프트 층은 p-타입 실리콘 탄화물 드리프트 층일 수 있고, 제1 및 제2 와이드 밴드 갭 웰 영역들은 제1 및 제2 n-타입 실리콘 탄화물 n-웰들일 수 있고, 제1 및 제2 와이드 밴드 갭 소스/드레인 영역들은 제1 및 제2 p-타입 실리콘 탄화물 소스/드레인 영역들일 수 있고, 와이드 밴드 갭 JFET 영역은 p-타입 실리콘 탄화물 JFET 영역일 수 있다.
본 발명의 추가 실시예들에 따르면, 제2 도전성 타입을 갖는 와이드 밴드 갭 기판 상에 제1 도전성 타입을 갖는 와이드 밴드 갭 드리프트 층을 포함하는 IGBT들이 제공된다. 와이드 밴드 갭 드리프트 층 상에 제2 도전성 타입을 갖는 제1 및 제2 와이드 밴드 갭 웰 영역들이 제공된다. 제1 및 제2 와이드 밴드 갭 웰 영역들 상에 제1 도전성 타입을 갖는 제1 및 제2 와이드 밴드 갭 소스/드레인 영역들이 각각 제공된다. 제1 및 제2 와이드 밴드 갭 웰 영역 상에 제2 도전성 타입을 갖는 제1 및 제2 와이드 밴드 갭 콜렉터 영역들이 각각 제공된다. 제1 및 제2 웰 영역들 사이에 제1 도전성 타입을 갖는 와이드 밴드 갭 JFET 영역이 제공된다. 이 JFET 영역은 제1 및 제2 웰 영역들의 각각의 측면들에 인접한 제1 및 제2 로컬 JFET 영역들을 포함한다. 이들 로컬 JFET 영역들은 JFET 영역의 제1 및 제2 로컬 JFET 영역들 사이에 있는 JFET 영역의 중심부의 도핑 농도를 초과하는 도핑 농도들을 갖는다.
일부 실시예들에서, 제1 및 제2 로컬 JFET 영역들은 각각 제1 및 제2 와이드 밴드 갭 웰 영역들 아래로 적어도 부분적으로 연장한다. 이들 IGBT들은 JFET 영역 및 제1 및 제2 와이드 밴드 갭 웰 영역들 상의 게이트 절연층과, 게이트 절연층 상의 게이트 전극을 더 포함할 수 있다. 제1 및 제2 로컬 JFET 영역들은 또한 각각 제1 및 제2 와이드 밴드 갭 소스/드레인 영역들 아래로 적어도 부분적으로 연장한다.
본 발명의 또 다른 실시예들에 따르면, 제1 도전성 타입을 갖는 제1 와이드 밴드 갭 층이 형성되는 파워 전계 효과 트랜지스터(power field effect transistor)를 형성하는 방법이 제공된다. 제1 와이드 밴드 갭 층의 꼭대기면 상에 마스크 층이 형성되고, 마스크 층은 그 안에 제1 및 제2 개구부들을 갖는다. 마스크 층 내의 제1 및 제2 개구부들의 상부 부분을 통해 제1 와이드 밴드 갭 층의 상부에 제1 및 제2 고농도로 도핑된(heavily-doped) 소스/드레인 영역들이 형성된다. 그 다음에 마스크 층의 일부분이 제거될 수 있다. 제1 및 제2 와이드 밴드 갭 층들에 각각, 제2 도전성 타입을 갖는 제1 및 제2 와이드 밴드 갭 웰 영역들이, 제1 및 제2 고농도로 도핑된 소스/드레인 영역들이 각각 제1 및 제2 와이드 밴드 갭 웰 영역들 내에 있도록, 형성된다. 제1 및 제2 와이드 밴드 갭 웰 영역들의 측면 에지들에 인접하여 제1 도전성 타입을 갖는 제1 및 제2 로컬 JFET 영역들이 각각 형성된다. 제1 및 제2 로컬 JFET 영역들은 제1 도전성 타입을 갖는 와이드 밴드 갭 JFET 영역에 의해 분리되고, 제1 및 제2 로컬 JFET 영역들은 각각 그 사이의 와이드 밴드 갭 JFET 영역의 도핑 농도를 초과하는 도핑 농도를 갖는다.
일부 실시예들에서, 제1 와이드 밴드 갭 층은 와이드 밴드 갭 드리프트 층을 포함한다. 다른 실시예들에서, 제1 와이드 밴드 갭 층은 와이드 밴드 갭 드리프트 층 상에 형성되는 와이드 밴드 갭 전류 스프레딩(spreading) 층을 포함한다. 제1 와이드 밴드 갭 웰 영역을 형성하지만 제1 와이드 밴드 갭 웰 영역 내에 있는 제1 고농도로 도핑된 소스/드레인 영역의 도핑 농도를 실질적으로 변경하는 데 불충분한 농도로 와이드 밴드 갭 드리프트 층 내로 제2 도전성 타입의 이온들을 주입함으로써, 와이드 밴드 갭 드리프트 층의 제2 도전성 타입을 갖는 제1 와이드 밴드 갭 웰 영역이, 제1 고농도로 도핑된 소스/드레인 영역이 제1 와이드 밴드 갭 웰 영역 내에 있도록, 형성될 수 있다. 제1 및 제2 로컬 JFET 영역들은, 제1 및 제2 로컬 JFET 영역들이 JFET 영역의 나머지 부분보다 더 높은 도핑 농도를 갖도록, 제1 및 제2 와이드 밴드 갭 웰 영역들의 형성 후에 제1 및 제2 와이드 밴드 갭 웰 영역들 및 제1 및 제2 고농도로 도핑된 소스/드레인 영역들을 포함하는 기판의 노출된 영역 내로 제1 도전성 타입의 도펀트들을 주입함으로써 형성될 수 있다. 또한, 제1 및 제2 로컬 JFET 영역들은 제1 및 제2 와이드 밴드 갭 웰 영역들보다 와이드 밴드 갭 드리프트 층의 바닥면에 더 가까이 연장할 수 있다.
도 1은 종래의 파워 MOSFET의 개략적인 단면도.
도 2는 본 발명의 실시예에 따른 파워 MOSFET의 개략적인 단면도.
도 3은 본 발명의 추가 실시예들에 따른 파워 MOSFET의 개략적인 단면도.
도 4는 본 발명의 2개의 상이한 실시예들에 따른 MOSFET들과 비교되는 종래의 파워 MOSFET의 시뮬레이션된 출력 특성들을 도시하는 그래프.
도 5는 도 4의 그래프를 생성하는 데 이용된 본 발명의 실시예들에 따른 2개의 MOSFET 및 종래의 파워 MOSFET에 대한 JFET 영역에서의 시뮬레이션된 전류 분포를 도시하는 그래프.
도 6은 도 4의 그래프를 생성하는 데 이용된 본 발명의 실시예들에 따른 2개의 MOSFET 및 종래의 파워 MOSFET에 대한 시뮬레이션된 역방향 전류-전압 특성들을 도시하는 그래프.
도 7a 및 7b는 본 발명의 실시예들에 따른 MOSFET와 종래의 파워 MOSFET 둘다에 대한 시뮬레이션된 전기장 강도(1200 volts의 기판 전압에서)를 예시하는 단면도들.
도 7c는 도 7a의 선 7C-7C 및 도 7b의 선 7C-7C를 따라 취해진 시뮬레이션된 전기장 값들을 예시하는 그래프.
도 8은 본 발명의 특정 실시예들에 따른 파워 IGBT의 회로도.
도 9는 본 발명의 특정 실시예들에 따른 파워 IGBT의 개략적인 단면도.
도 10a-10f는 본 발명의 특정 실시예들에 따른 로컬 JFET 영역들을 포함하는 MOSFET를 형성하는 방법을 예시하는 개략적인 단면도들.
본 발명은 발명의 실시예들이 도시되는 첨부 도면들을 참조하여 이하 더 완전하게 설명된다. 그러나, 이 발명은 많은 상이한 형태들로 구체화될 수 있고 본원에 설명된 실시예들로 제한되는 것으로 해석되어서는 안 된다. 오히려, 이들 실시예들은 이 개시가 철저하고 완벽해지도록, 그리고 이 기술분야의 통상의 기술자에게 발명의 범주를 완전하게 전달하도록 제공된다. 도면들에서, 층들 및 영역들의 사이즈 및 상대 사이즈들은 명확함을 위해 과장될 수 있다. 요소 또는 층이 다른 요소 또는 층 "상에(on)", "에 접속(connected to)" 또는 "에 결합(coupled to)"되는 것으로서 지칭될 때, 그것은 직접적으로 다른 요소 또는 층 상에, 그에 접속 또는 결합될 수 있거나, 또는 중간 요소들 또는 층들이 존재할 수 있다는 것을 이해할 것이다. 반대로, 요소가 다른 요소 또는 층 "상에 직접적으로(directly on)", "에 직접적으로 접속(directly connected to)" 또는 "에 직접적으로 결합(directly coupled to)"되는 것으로서 지칭될 때, 중간 요소들 또는 층들이 존재하지 않는다. 본원에 이용된 바와 같이, "및/또는"이라는 용어는 연관된 나열된 아이템들 중 하나 이상의 임의의 및 모든 결합들을 포함한다. 유사한 번호들은 전체에 걸쳐서 유사한 요소들을 가리킨다.
제1 및 제2라는 용어들은 본원에서 다양한 영역들, 층들 및/또는 요소들을 설명하는 데 이용되지만, 이들 영역들, 층들 및/또는 요소들은 이들 용어들에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이들 용어들은 오직 하나의 영역, 층 또는 요소를 다른 영역, 층 또는 요소로부터 구별하는 데 이용된다. 따라서, 아래에서 논의되는 제1 영역, 층 또는 요소는 제2 영역, 층 또는 요소라고 칭해질 수 있고, 마찬가지로, 본 발명의 범위에서 벗어나지 않고 제2 영역, 층 또는 요소는 제1 영역, 층 또는 요소라고 칭해질 수 있다.
"더 낮은" 또는 "바닥부" 및 "더 높은" 또는 "꼭대기"와 같은 상대적 용어들은, 도면들에 예시된 바와 같이 한 요소의 다른 요소와의 관계를 설명하기 위해 본원에서 이용될 수 있다. 상대적 용어들은 도면들에 도시된 배향(orientation) 이외에 디바이스의 상이한 배향들을 포함하도록 의도된다는 것을 이해할 것이다. 예를 들어, 도면들 내의 디바이스가 뒤집히면, 다른 요소들의 "더 낮은" 측면에 있는 것으로서 설명된 요소들은 다른 요소들의 "더 높은" 측면들 상에 배향될 것이다. 따라서, "더 낮은"이라는 예시적인 용어는 도면의 특정 배향에 따라, "더 낮은" 및 "더 높은"의 배향을 둘다 포함할 수 있다. 마찬가지로, 도면들 중 하나 내의 디바이스가 뒤집히면, 다른 요소들 "아래에" 또는 "밑에" 있는 것으로서 설명된 요소들은 다른 요소들 "위로" 배향될 것이다. 따라서, "아래에" 또는 "밑에"라는 예시적인 용어들은 위 및 아래의 배향을 둘다 포함할 수 있다.
본원에 이용된 전문 용어는 특정 실시예들을 설명하는 목적을 위한 것일 뿐이고, 발명의 제한인 것으로 의도되지 않는다. 본원에 이용된 바와 같이, 단수 형태들("a", "an" 및 "the")은 문맥이 달리 명백히 표시하지 않는 한, 복수 형태들도 또한 포함하도록 의도된다. "포함하다(comprise)", "포함하는(comprising)", "포함하다(include)" 및/또는 "포함하는(including)"이라는 용어들은, 본원에서 이용될 때, 서술된 특징들, 요소들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 요소들, 컴포넌트들, 및/또는 그의 그룹들의 존재 또는 부가를 불가능하게 하지 않는다는 것을 이해할 것이다.
본 발명의 실시예들은 개략적인 도해들인 단면도들을 참조하여 본원에 설명된다. 이와 같이, 예를 들어, 제조 기법들 및/또는 공차(tolerance)들의 결과로서 도해들의 모양들로부터의 변형들이 예상될 것이다. 따라서, 본 발명의 실시예들은 본원에 예시된 영역들의 특정 형상들로 제한되는 것으로 해석되어서는 안 되고, 예를 들어, 제조로부터 얻어지는 형상들에 있어서의 편차들을 포함하는 것으로 간주되어야 한다. 예를 들어, 직사각형으로서 예시된 주입 영역은 통상적으로, 주입으로부터 비-주입 영역으로의 이진법적 변화라기보다는 그의 에지들에서 주입 농도의 변화도(gradient) 및/또는 둥근(rounded) 또는 굽은(curved) 피처들을 가질 것이다. 따라서, 도면들에 예시된 영역들은 사실상 개략적이며, 그것들의 형상들은 디바이스의 영역의 실제 형상을 예시하도록 의도되지 않고 발명의 범위를 제한하도록 의도되지 않는다.
달리 정의되지 않는 한, 본원에 이용된 모든 용어들(기술적 및 과학적 용어들을 포함함)은 이 발명이 속하는 이 기술분야의 통상의 기술자에 의해 보통 이해되는 바와 동일한 의미를 갖는다. 보통 이용되는 사전들에 정의된 것들과 같은 용어들은 이 개시 및 관련 기술분야의 문맥에서 그것들의 의미와 일관되는 의미를 갖는 것으로서 해석되어야 하고, 본원에 명백하게 그렇게 정의되지 않는 한 이상화된 또는 매우 공식적인 의미에서 해석되지 않을 것임을 더 이해할 것이다.
본원에 이용된 바와 같이, 소스 및 드레인 영역들은 일반적으로 "소스/드레인 영역들"이라고 지칭될 수 있고, 이것은 소스 영역 또는 드레인 영역을 지칭하는 데 이용되는 용어이다.
본원에 개시된 실시예들은 결합될 수 있다는 것을 이해할 것이다. 따라서, 제1 실시예에 대하여 설명 및/또는 묘사되는 피처들은 마찬가지로 제2 실시예에 포함될 수 있고, 그 반대도 가능하다.
파워 MOSFET들 및 IGBT들은 5,000 볼트 이상의 전압 블로킹과 같은 높은 전압 블로킹을 요구하는 응용들을 위해 오늘날 이용된다. 예시적으로, 적어도 10kV의 전압들을 블로킹할, 10A/㎠ 이상의 전류 밀도에 대해 정격인 실리콘 탄화물 MOSFET들이 상업적으로 이용가능하다. 이러한 고전력 실리콘 탄화물 MOSFET를 형성하기 위해서, 복수의 "단위 셀들"이 통상적으로 형성되고, 여기서 각각의 단위 셀은 통상적으로 공통 게이트 전극, 별개의 소스 영역들 및 공통 드레인 영역을 갖는 2개의 인접한 MOSFET들을 포함한다. 고전력 응용들에서, 다수의 이들 단위 셀들은 통상적으로 단일 반도체 기판 상에 제공되고, 공통 게이트 전극은 통상적으로 단위 셀들 전부를 위한 게이트 전극으로서 작용하는 반도체 기판의 꼭대기면 상에 형성된다. 반도체 기판의 반대(바닥)측은 디바이스의 단위 셀들 전부를 위한 공통 드레인(또는 소스)으로서 작용한다. 복수의 소스(또는 드레인) 영역들은 게이트 전극에서 개구부들 내에 넣어진다. 이들 소스 영역들은 또한 공통 소스의 역할을 하도록 서로 전기적으로 접속된다. 여기서, 본 발명의 실시예들은 통상적으로 파워 MOSFET의 단일 단위 셀을 도시하는 단면도들과 관련하여 설명된다. 따라서, 실제 구현들은 통상적으로 다수의 단위 셀들을 포함한다는 것을 알 것이다. 그러나, 본 발명은 이러한 디바이스들로 한정되지 않고, 여기에 첨부된 청구항들은 또한 단일 단위 셀 또는 심지어 단일 MOSFET 트랜지스터를 포함하는 MOSFET들 및 다른 파워 스위칭 디바이스들을 포함한다는 것도 알 것이다. 또한, 본 개시는 실리콘 탄화물 디바이스들에 초점을 맞추지만, 본 발명의 실시예들은 또한 다른 와이드 밴드 갭 반도체들을 이용하여 형성된 디바이스들에도 적용할 수 있다는 것을 알 것이다. 여기서, "와이드 밴드 갭"이라는 용어는 적어도 1.4eV의 밴드 갭을 갖는 반도체들을 가리킨다.
도 1은 2개의 개별 MOSFET 트랜지스터들을 포함하는 종래의 파워 MOSFET(100)의 단위 셀의 개략적인 단면도이다. 도 1에 도시된 바와 같이, MOSFET(100)는 고농도로 도핑된(heavily-doped)(n+) 단결정 n-타입 실리콘 탄화물 기판(110) 상에 구현될 수 있다. 저농도로 도핑된(lightly-doped)(n-) 실리콘 탄화물 드리프트 층(120)이 기판(110) 상에 제공된다. n-타입 실리콘 탄화물 전류 스프레딩 층(140)이 n- 실리콘 탄화물 드리프트 층(120) 상에 제공된다. 전류 스프레딩 층(140)은 예를 들어, 더 저농도로 도핑된 n- 실리콘 탄화물 드리프트 층(120)의 도핑 농도를 초과하는 도핑 농도를 갖는 알맞게 도핑된(moderately-doped)(n) 전류 스프레딩 층(140)을 제공하기 위해서 n- 실리콘 탄화물 드리프트 층(120)의 형성 후에 에피택셜 성장에 의해 형성될 수 있다. 그 다음에 전류 스프레딩 층(140)은 n-타입 전류 스프레딩 층(140)의 상부 표면에 제공되는 제1 및 제2 이격된 p-타입 실리콘 탄화물 웰들(130, 135)("p-웰들")의 형성을 위해 선택적으로 에칭될 수 있다. 대안적으로, p-웰들(130, 135)은 이온 주입 프로세스에 의해 형성될 수 있다. 각각의 p-웰(130, 135)의 전부 또는 일부가 고농도로 도핑(p+)될 수 있다. 여기서, 디바이스의 인접하는 p-웰들(또는 n-웰들) 사이에 있는 전류 스프레딩 층(140)의 부분은 디바이스의 JFET 영역(142)이라고 한다. 제1 및 제2 고농도로 도핑된(n+) n-타입 실리콘 탄화물 영역들(150, 155)이 각각의 제1 및 제2 p-웰들(130, 135) 내에 제공된다. 또한, 전류 스프레딩 층(140)은 p-웰들(130, 135)이 드리프트 층(120)의 상부 부분에 형성되도록 생략될 수 있다는 것을 알 것이다. 이러한 디바이스들에서, JFET 영역(142)은 통상적으로 드리프트 층(120)의 나머지보다 높은 도핑 농도를 갖는 p-웰들(130, 135) 사이의 JFET 영역(142)을 제공하기 위해 이온 주입에 의해 형성된다.
제1 및 제2 고농도로 도핑된(n+) n-타입 실리콘 탄화물 영역들(150, 155)은 MOSFET(100)의 2개의 개별 트랜지스터를 위한 소스 영역들로서 작용하고, 전류 스프레딩 층(140)은 MOSFET(100)을 위한 공통 드레인 영역으로서 작용한다. 채널 영역(131)은 소스 영역(150)과 JFET 영역(142) 사이의 p-웰(130)에 제공되고, 채널 영역(136)은 소스 영역(155)과 JFET 영역(142) 사이의 p-웰(135)에 제공된다. 게이트 절연층(170)이 JFET 영역(142), p-웰들(130, 135)의 부분들 및 n-타입 실리콘 탄화물 영역들(150, 155)의 부분들 상에 제공된다. 게이트 전극(180)이 게이트 절연층(170) 상에 제공된다. 게이트 전극(180)은 예를 들어, 도핑된 폴리실리콘 또는 실리콘 탄화물 층을 포함할 수 있고, 절연층(170)은 예를 들어, 실리콘 이산화물을 포함할 수 있다. 도 1에 도시된 바와 같이, 게이트 절연층(170)은 게이트 전극(180)을 둘러쌀 수 있다.
n+ 소스 영역들(150, 155) 상의 오믹 접촉(ohmic contact)(190)(예를 들어, 금속층)은 공통 소스 접촉으로서 작용하고, n+ 실리콘 탄화물 기판(100)의 뒷면 상의 오믹 접촉(195)은 MOSFET(100)의 드레인 접촉으로서 작용한다.
위의 논의로부터 명백한 바와 같이, 종래의 실리콘 탄화물 MOSFET들에서, p-웰들(130, 135) 사이의 JFET 영역(142)은 아래에 놓인 드리프트 층(120)보다 더 고농도로 도핑된다. 이러한 더 높은 도핑 농도는 디바이스(100)에 의해 지원되는 전류 밀도를 증가시키기 위해서 JFET 영역(142)의 저항을 감소시키도록 제공된다. 불행하게도, JFET 영역(142)에서의 더 높은 도핑 농도는 MOSFET(100)이 그의 오프 상태에 있을 때 MOSFET(100)의 전기장을 증가시킨다. 이러한 증가된 전기장은 게이트 절연층(170)에 손상을 줄 수 있고 및/또는 제조 수율을 감소시킬 수 있다. JFET 영역(142)에서의 증가된 도핑 농도는 예를 들어, 파워 IGBT들과 같은 일부 디바이스들의 전압 블로킹 능력을 감소시키도록 작용할 수도 있다.
본 발명의 실시예들에 따르면, 선택적으로 도핑된 JFET 영역들을 포함하는 파워 MOSFET들 및 IGBT들과 같은 파워 스위칭 디바이스들이 제공된다. 특히, 일부 실시예들에서, JFET 영역들은 JFET 영역의 중심부보다 더 높게 도핑되는(more highly-doped) 웰들에 인접하는 제1 및 제2 주변부들을 포함할 수 있다. 여기서, JFET 영역의 이러한 더 높게 도핑된 주변부들은 때때로 "로컬 JFET 영역들"이라고 한다. 일부 실시예들에서, 로컬 JFET 영역들은 웰들에 인접하는 JFET 영역의 외부 부분들 내로 도펀트들을 주입함으로써 형성될 수 있고, JFET 영역의 중심부는 주입되지 않는다. JFET 영역을 선택적으로 주입함으로써, 예를 들어, JFET 영역의 중심부에 제공된 더 낮은 도핑 농도로 인해 디바이스가 그의 오프-상태에 있을 때 게이트 산화물 층에서 전기장을 감소시키는 것이 가능할 수 있다.
본 발명의 실시예들에 따른 파워 MOSFET들, IGBT들 및 다른 디바이스들은 종래의 파워 디바이스들에 비해 많은 장점을 나타낼 수 있다. 예를 들어, 위에서 언급한 바와 같이, 본 발명의 실시예들에 따른 파워 MOSFET들 및 IGBT들은 MOSFET 또는 IGBT가 그의 오프-상태에 있을 때 게이트 산화물 층에서 더 낮은 전기장 레벨들을 나타낼 수 있다. 결과로서, 본 발명의 실시예들에 따른 디바이스들의 게이트 산화물 층들은 종래의 파워 디바이스들에 비해 적은 스트레스를 경험할 수 있고, 따라서 향상된 디바이스 안정성을 가질 수 있다. 게이트 산화물이 디바이스 동작 중에 적은 스트레스를 겪을 수 있기 때문에, 디바이스를 퀄리파이(qualify)하기 위한 표준은 낮아질 수 있고, 이것은 결과적으로 디바이스 제조 수율을 향상시킬 수 있다. 부가적으로, 본 발명의 실시예들에 따른 디바이스들이 그것들의 오프-상태에 있을 때, JFET 영역의 반대 측면들 상의 트랜지스터들의 공핍 영역들은 종래의 디바이스들에 비해 게이트 전극으로부터 측정되는 바와 같이 디바이스 층 구조 내에서 더 깊은 깊이로 JFET 영역 아래에서 병합하는 경향이 있을 수 있다. 결과로서, 본 발명의 실시예들에 따른 디바이스들은 감소된 역방향 누설 전류를 나타낼 수 있다. 이들 공핍 영역들의 병합은 또한 디바이스의 JFET 영역에서 더 얕은 공핍 영역들을 갖는 종래의 디바이스들에 비해 개선된 전압 블로킹 능력들을 제공할 수 있다.
또한, 이온 주입을 통해 도핑되는 전류 스프레딩 층을 갖는 종래의 IGBT들에 의하면, 디바이스를 턴 온하는데 요구되는 포워드 전압 강하(VF)와 디바이스의 스위칭 속도 사이에 고유 트레이드오프가 존재할 수 있다. 특히, 이온 주입은 캐리어 수명을 감소시키는 결정에의 손상을 일으키고, 손상된 영역들은 캐리어들을 트랩(trap)하고 그것들이 재결합하도록 허용할 수 있다. 결과로서, 이온 주입은 디바이스의 스위칭 속도를 개선할 수 있지만, 디바이스를 턴 온하는 데 요구되는 포워드 전압 강하의 상당한 증가일 수 있는 것이다. 많은 응용들에서, 이러한 포워드 전압 강하의 증가의 부정적인 결과들은 향상된 스위칭 속도에 의해 제공되는 임의의 장점들보다 클 수 있다. 본 발명의 실시예들에 따른 IGBT들은 오직 JFET 영역을 부분적으로 주입할 수 있기 때문에, 통상적으로 적은 이온 주입 손상을 야기할 것이다. 많은 응용에서, 이것은 종래의 IGBT들에 제공되는 것보다 포워드 전압 강하와 스위칭 속도 사이의 더 양호한 트레이드오프를 제공할 수 있다.
부가적으로, 본 발명의 실시예들에 따른 IGBT들은 또한 디바이스의 활성 영역 내에 비파괴적인 애벌란시(avalanche) 전류 경로를 제공할 수 있다. 이 기술분야의 통상의 기술자들에게 알려진 바와 같이, BJT에서의 "애벌란시 항복(avalanche breakdown)"(이것은 때때로 간단히 "애벌란시"라고 함)은 디바이스에 강한 전기장이 인가될 때 일어날 수 있는 빠른 전류 배가(rapid current multiplication)를 가리킨다. 파워 SiC BJT들에서(그리고 따라서 SiC IGBT들에서), 이 애벌란시 전류의 많은 부분은 통상적으로 활성 영역을 둘러싸는 디바이스의 종단 영역을 통해 흐를 것이다. 불행하게도, 이러한 디바이스들의 종단 영역들은 통상적으로 애벌란시 전류 레벨들을 핸들링할 수 없고, 따라서 애벌란시 항복이 일어나면, 디바이스는 영구적으로 파괴될 수 있다. 본 발명의 일부 실시예들에 따른 파워 IGBT들은 디바이스의 웰 영역 아래로 적어도 부분적으로 연장하는 로컬 JFET 영역들을 가질 수 있고, 이것은 디바이스의 활성 영역을 통해 애벌란시 전류들이 흐르기 쉽게 할 수 있고, 웰 아래의 증가된 도핑 레벨은 웰 아래의 p-n 접합에서 증가된 전기장을 야기하며, 이것은 애벌란시 상태들에 도달하는 것을 용이하게 한다. 결과로서, 본 발명의 실시예들에 따른 IGBT들은 디바이스가 항복할 때 애벌란시 전류를 운반하는 디바이스의 활성 영역 내에 누설 전류 경로들을 포함할 수 있다. 애벌란시 전류가 이들 누설 전류 경로들을 통해 운반될 때, 그것은 디바이스를 파괴하지 않을 수 있고, 따라서 본 발명의 특정 실시예들에 따른 IGBT들은 애벌란시 이벤트들을 견뎌낼 가능성이 많을 수 있다.
도 2는 본 발명의 특정 실시예들에 따른 파워 MOSFET(200)의 개략적인 단면도이다. MOSFET(200)는 예를 들어, 고농도로 도핑된 벌크 단결정 n-타입 실리콘 탄화물 기판(210) 상에 모놀리식 디바이스로서 구현될 수 있다. 그러나, 일부 실시예들에서, 기판(210)은 디바이스가 형성된 후에 제거될 수 있거나, 또는 완전히 생략될 수 있다는 것을 알 것이다. 또한 여기서 "기판"이라는 용어는 예를 들어, 반도체 또는 비-반도체 기판 상에 에피택셜 성장 또는 다른 방법으로 형성되는 반도체 층과 같은 반도체 층을 포함할 수 있다는 것을 알 것이다. 저농도로 도핑된(n-) n-타입 실리콘 탄화물 드리프트 층(220)이 기판(210) 상에 제공된다. n- 실리콘 탄화물 드리프트 층(220)은 예를 들어 에피택셜 성장에 의해 형성될 수 있다. 제1 및 제2 이격된 p-타입 실리콘 탄화물 p-웰들(230, 235)이 n- 드리프트 층(220)의 상부 표면에 제공된다. 각각의 p-웰(230, 235)의 전부 또는 일부는 고농도로 도핑(p+)될 수 있다. p-웰들(230, 235) 사이의 n- 실리콘 탄화물 드리프트 층(220) 상에 n-타입 실리콘 탄화물 JFET 영역(242)이 제공된다. JFET 영역(242)은 각각의 p-웰들(230, 235)에 인접하는 2개의 로컬 JFET 영역들(246, 248) 및 중심부(244)를 포함한다.
JFET 영역(242)의 로컬 JFET 영역들(246, 248)은 JFET 영역(242)의 중심부(244)의 제2 도핑 농도보다 큰 제1 도핑 농도를 가질 수 있다. 예시적으로, 일부 실시예들에서, 로컬 JFET 영역들(246, 248)의 도핑 농도는 적어도 약 3배만큼 JFET 영역(242)의 중심부(244)의 도핑 농도를 초과할 수 있다. 일부 실시예들에서, 로컬 JFET 영역들(246, 248)의 도핑 농도는 약 5배 내지 15배로 JFET 영역(242)의 중심부(244)의 도핑 농도를 초과할 수 있다. 아래 더 상세히 설명되는 바와 같이, 일부 실시예들에서, n-타입 실리콘 탄화물 JFET 영역(242)은 두꺼운 n- 실리콘 탄화물 드리프트 층(220)을 에피택셜 성장하고 나서, 이 층을 선택적으로 에칭하여 p-웰들(230, 235)을 위한 리세스들의 쌍을 형성함으로써 형성될 수 있다. 그 다음에 p-웰들(230, 235)은 이들 리세스들에서 선택적으로 성장될 수 있다. 그 다음에 로컬 JFET 영역들(246, 248)은 예를 들어, p-웰들(230, 235)에 인접하는 JFET 영역(242)의 부분들을 더 도핑하기 위해 선택적 이온 주입을 이용함으로써 형성될 수 있다. 이러한 식으로, 저농도로 도핑된 중심부(244) 및 알맞게 도핑된 로컬 JFET 영역들(246, 248)을 갖는 JFET 영역(242)이 제공될 수 있다.
제1 및 제2 고농도로 도핑된(n+) n-타입 실리콘 탄화물 영역들(250, 255)은 예를 들어, 선택적 에피택셜 성장(이것은 로컬 JFET 영역들(246, 248)의 형성 전 또는 후에 행해질 수 있다)에 의해 각각의 제1 및 제2 p-웰들(230, 235) 내에 형성된다. 층들/영역들(210, 220, 230, 235, 242, 250, 255) 전부는 4H-SiC 층들/영역들을 포함할 수 있다. 제1 및 제2 고농도로 도핑된(n+) n-타입 실리콘 탄화물 영역들(250, 255)은 MOSFET(200)의 소스 영역들로서 작용하고, n- 드리프트 층(220)은 MOSFET(200)를 위한 공통 드레인 영역으로서 작용한다. 채널 영역(231)이 소스 영역(250)과 공통 드레인 영역(220) 사이의 p-웰(230)에 제공되고, 채널 영역(236)이 소스 영역(255)과 공통 드레인 영역(220) 사이의 p-웰(235)에 제공된다. 게이트 절연층(270)이 JFET 영역(242), p-웰들(230, 235)의 부분들 및 n+ 실리콘 탄화물 영역들(250, 255)의 부분들 상에 제공된다. 게이트 전극(280)이 게이트 절연층(270) 상에 제공된다. 게이트 전극(280)은 예를 들어, 도핑된 폴리실리콘 또는 실리콘 탄화물 층을 포함할 수 있고, 게이트 절연층(270)은 예를 들어, 실리콘 이산화물을 포함할 수 있다. 도 2에 도시된 바와 같이, 일부 실시예들에서, 게이트 절연층(270)은 게이트 전극(280)을 둘러쌀 수 있다.
소스 접촉을 제공하기 위해 n+ 소스 영역들(250, 255) 상에 오믹 접촉(290)(예를 들어, 금속)이 형성된다. 일부 실시예들에서, 두개의 개별 MOSFET들을 위한 오믹 접촉(290)을 제공하기 위해 단일 금속층이 이용될 수 있다. MOSFET(200)의 드레인 접촉으로서 작용하는 n+ 실리콘 탄화물 기판(200)의 뒷면 상에 오믹 접촉(295)이 형성된다.
캐리어 농도들과 관련하여, 전술한 p+ 및 n+ 도전성 타입 영역들 및 에피택셜 층들은 과도한 제조 결함들을 야기하지 않고 가능한 고농도로 도핑될 수 있다. p-타입 실리콘 탄화물 영역들을 생성하기 위한 적절한 도펀트들은 알루미늄, 붕소 또는 갈륨을 포함한다. n-타입 실리콘 탄화물 영역들을 생성하기 위한 적절한 도펀트들은 질소 및 인(phosphorus)을 포함한다.
도 2에 도시된 바와 같이, 일부 실시예들에서, 로컬 JFET 영역들(246, 248)은 p-웰들(230, 235)의 깊이와 거의 동일한 디바이스의 꼭대기면(즉, 기판의 반대 표면)으로부터 깊이를 가질 수 있다.
도 3은 본 발명의 추가 실시예들에 따른 파워 MOSFET(300)의 개략적인 단면도이다. MOSFET(300)는 전술한 MOSFET(200)와 거의 동일할 수 있고, 따라서 MOSFET(200)의 대응하는 요소들과 동일한(그리고 동일하게 번호 붙여진) MOSFET(300)의 요소들은 본원에서 더 설명되지 않을 것이다. 그러나, 도 3에 도시된 바와 같이, MOSFET(300)는 MOSFET(300)의 로컬 JFET 영역들(346, 348)이 p-웰들(230, 235)의 깊이를 초과하는 깊이로 연장한다는 점에서 MOSFET(200)와 상이하고, 도 3에 더 도시된 바와 같이, 일부 실시예들에서, 로컬 JFET 영역들(346, 348)은 p-웰들(230, 235) 아래로 부분적으로 연장할 수 있다. 예를 들어, 일부 실시예들에서, 각각의 로컬 JFET 영역(346, 348)은 그것이 인접하는 각각의 p-웰(230, 235) 아래로 예를 들어 약 0.2 내지 0.3 마이크로미터까지 연장할 수 있다. 도시된 바와 같이, 일부 실시예들에서, 로컬 JFET 영역(346, 348)은 그것들의 각각의 연관된 p-웰(230, 235) 및 그것들의 연관된 소스 영역(250, 255) 둘다의 아래에 있도록 측면으로 연장할 수 있다. 또한 JFET 영역(342)의 중심부(344)의 폭 "W"은 p-웰들(230, 235) 사이에 있는 로컬 JFET 영역들(346, 348)의 부분들의 폭들을 확장 또는 좁힘으로써 추가 실시예들에서 변화될 수 있다는 것을 알 것이다.
도 2 및 3의 MOSFET들(200 및 300)에서, 게이트 절연층(270) 및 게이트 전극(280)은 JFET 영역(242/342) 상에 직접 형성된다. 그러나, 다른 실시예들에서, 소스 접촉들(290) 사이에 매립 채널 영역이 제공될 수 있다는 것이 이해될 것이다. 이러한 매립 채널 영역은 예를 들어, 게이트 절연층(270) 아래에 직접 형성되는 알맞게 도핑된 n-타입 실리콘 탄화물 층(예를 들어, 3×1016/㎤의 농도로 도핑된)을 포함할 수 있다. 이 매립 채널의 폭은 게이트 절연층(270)의 폭과 동일할 수 있고, 매립 채널의 측면들은 옴 소스 접촉들(290)의 측면들에 직접 접촉할 수 있다. 매립 채널 층은 JFET 영역(242/342), 로컬 JFET 영역들(246, 248/346, 348), p-웰들(230, 235) 및 n+ 실리콘 탄화물 소스 영역들(250, 255) 상에 직접 형성될 수 있다.
도 4는 (1) 위의 도 1의 종래의 파워 MOSFET(100)(JFET 영역(142) 및 p-웰들(130, 135)이 실리콘 탄화물 드리프트 층(120)의 꼭대기 상에 직접적으로 있도록 도 4의 그래프를 발생하는 데 이용된 시뮬레이션에 이용된 디바이스에서 전류 스프레딩 층(140)이 생략되었다는 것을 제외함), (2) 위의 도 3의 MOSFET(300), 및 (3) 더 넓은 로컬 JFET 영역들을 갖는 위의 도 3의 MOSFET(300)의 수정된 버전인 MOSFET(300')의 시뮬레이션된 출력 특성을 도시하는 그래프이다. 특히, 도 4는 (소스 접촉이 그라운드된) 게이트 전극 및 기판에 인가되는 전압들의 함수로서 드레인-소스 전류(IDS)의 밀도를 도시한다. 도 4를 생성하는 데 이용된 시뮬레이션에서, 모든 3개의 MOSFET(100, 300, 300')의 드리프트 영역들은 5×1015cm-3의 도핑 농도를 가졌다. 종래의 파워 MOSFET(100)는 2.75×1016cm-3의 도핑 농도를 갖는 JFET 영역(142)을 가졌다. MOSFET(300)는 각각이 5×1016cm-3의 도핑 농도를 갖는 로컬 JFET 영역들(346, 348) 및 5×1015cm-3의 도핑 농도를 갖는 중심부(344)를 갖는 JFET 영역(342)을 가졌다. MOSFET(300)에서, 로컬 JFET 영역들(346, 348)은 각각 짧은 거리에 대해 그것들 각각의 p-웰들(330, 335) 아래로 연장하고(구체적으로, p-웰(230, 235) 아래에 있는 각각의 로컬 JFET 영역(346, 348)의 에지는 JFET 영역(342)에 가장 가까운 소스 영역(250, 255)의 에지와 수직으로 정렬된다), 로컬 JFET 영역들(346, 348)의 최대 폭(도 3의 폭 "d")은 0.5 마이크로미터와 같았다. MOSFET(300')는 각각이 3×1016cm-3의 도핑 농도를 갖는 로컬 JFET 영역들 및 5×1015cm-3의 도핑 농도를 갖는 중심부를 갖는 JFET 영역을 가졌다. MOSFET(300')에서, 각각의 로컬 JFET 영역의 최대 폭(도 3의 폭 "d")은 1.0 마이크로미터와 같았고, 각각의 로컬 JFET 영역은 0.5 마이크로미터의 거리에 대해 그의 각각의 p-웰 아래로 연장한다. 추가 실시예들에서, 로컬 JFET 영역들은 각각의 p-웰의 전체 폭에 대해 그것들 각각의 p-웰들 아래로 연장할 수 있다는 것이 이해될 것이다.
도 4에서, 각각의 MOSFET(100, 300, 300')에 대한 시뮬레이션된 결과들은 시뮬레이션된 각각의 게이트 전압 Vg에 대해 단일 곡선만이 그려지는 것 같이 보인다는 점에서 매우 밀접하게 매칭된다. 따라서 도 4의 각각의 곡선은 모든 3개의 MOSFET(100, 300, 300')에 대한 시뮬레이션된 결과들을 표현한다는 것을 이해할 것이다. 그러므로, 도 4는 종래의 JFET 영역과 대조적으로 로컬 JFET 영역들의 이용은 위에서 논의한 다른 다양한 장점들을 제공하면서, 전류-전압 특성에 있어서 희생을 야기하지 않을 수 있다는 것을 도시한다.
도 5는 도 4의 그래프를 발생하는 데 이용된 MOSFET들(300, 300') 및 종래의 파워 MOSFET(100)에 대한 JFET 영역에서의 시뮬레이션된 전류 분포를 도시하는 그래프이다. 특히, 도 5는 도 1 및 3에서 라인 5-5를 따라 취해진 MOSFET(100, 300, 300') 각각에 대한 전류 분포를 예시한다. 도 5에서, 15 볼트의 게이트 전압(Vg) 및 1 볼트의 소스-드레인 전압(VDS)에 대하여 곡선(410)은 MOSFET(100)의 전류 분포를 예시하고, 곡선(420)은 MOSFET(300)의 전류 분포를 예시하고, 곡선(430)은 MOSFET(300')의 전류 분포를 예시한다. 도 5의 그래프의 x-축 상의 "5"의 값은 MOSFET들 각각에 대한 JFET 영역의 중심에 대응한다.
도 5에 도시된 바와 같이, 종래의 MOSFET(100)는 그의 JFET 영역(142)의 중심부에서 비교적 높은 전류 밀도를 갖고(즉, 700 A/㎠보다 큼), 약 1050 A/㎠의 채널들(131, 136)에서의 최대 전류 밀도를 갖는다. 반대로, MOSFET(300)는 그의 JFET 영역(342)의 중심부(344)에서 감소된 전류 밀도를 갖고(즉, 약 620 A/㎠만큼 낮음), 채널 영역들(231, 236)에서 더 높은 전류 밀도들을 갖는다(즉, 약 1300 A/㎠보다 큼). MOSFET(300')는 그의 JFET 영역의 중심부에서 훨씬 더 감소된 전류 밀도를 갖고(즉, 600 A/㎠보다 작음), 채널 영역들에서 중간 전류 밀도들을 갖는다(즉, 약 1100 A/㎠). 그러므로, 도 5의 그래프는 본 발명의 실시예들에 따른 로컬 JFET 영역들이 로컬 JFET 영역들에서의 JFET 영역의 에지에서 전류 밀도를 증가시키면서 JFET 영역의 중심부에서 전류 밀도를 감소시키는 데 이용될 수 있다는 것을 도시한다.
도 6은 도 4의 그래프를 발생하는 데 이용된 파워 MOSFET들(300, 300') 및 종래의 파워 MOSFET(100)에 대한 시뮬레이션된 역방향 전류-전압 특성을 도시하는 그래프이다. 도 6에서, 곡선(411)은 MOSFET(100)에 대한 시뮬레이션된 역방향 전류-전압 특성을 예시하고, 곡선(421)은 MOSFET(300)에 대한 시뮬레이션된 역방향 전류-전압 특성을 예시하고, 곡선(431)은 MOSFET(300')에 대한 시뮬레이션된 역방향 전류-전압 특성을 예시한다. 도 6에 도시된 바와 같이, 본 발명의 실시예들에 따른 MOSFET들(300, 300')에 대한 역방향 누설 전류 밀도는 블로킹 전압들의 전체 범위에 대해서 종래의 MOSFET(100)에 대한 역방향 누설 전류보다 작다. 사실상, MOSFET(300')에 대해, 역방향 누설 전류는 블로킹 전압들의 전체 범위에 대해서 실질적으로 적다. 또한, MOSFET(300)와 관련하여, 도 6은 역방향 누설 전류의 기울기가 종래의 MOSFET(100)에 비해 높은 블로킹 전압들에서 더 빨리 증가함을 도시한다. 이것은 MOSFET(300)가 IGBT에서 이용될 때, 그것이 종래의 IGBT에 비해 JFET 영역을 통해 더 높은 애벌란시 항복 전류들을 전도할 것이라는 것을 도시한다. 위에서 언급한 바와 같이, JFET 영역을 통해 더 높은 애벌란시 항복 전류들을 전도하는 디바이스들은 더 높은 전류들이 디바이스의 주변으로 우회되는 전류를 줄이는 데 도움을 줌에 따라, 애벌란시 이벤트를 견뎌낼 가능성이 많다.
도 7a 및 7b는 디바이스들이 그것들의 오프-상태들에 있을 때 종래의 파워 MOSFET(100)와 MOSFET(300) 둘다에 대해 전기장 강도(1200 볼트의 기판 전압에 대해)를 예시하는 단면도들이다. 도 7a 및 7b에 도시된 바와 같이, 종래의 MOSFET(100)의 게이트 산화물 층(170)에서의 전기장은 매우 높은 한편, MOSFET(300)의 게이트 산화물 층(270)에서의 전기장은 현저하게 감소된다. 디바이스들(100, 300)의 나머지에 걸친 전기장은 비교적 유사하다.
도 7c는 도 7a의 라인 7C-7C 및 도 7b의 라인 7C-7C를 따라 취해진 시뮬레이션된 전기장 값들을 예시하는 그래프이다. 도 7c의 곡선(422)에 의해 도시된 바와 같이, MOSFET(300)의 게이트 산화물 층(270)에서의 전기장은 종래의 MOSFET(100)의 게이트 산화물 층(170)에서의 약 3.25×106 volts/㎝(곡선 412)와 비교하여 약 2.90×106 volts/㎝로 감소된다. 도 7c는 또한 게이트 산화물 영역 외부에서 전기장이 두 디바이스들에 대해 유사하다는 것을 도시한다.
도 8은 본 발명의 실시예들에 따른 p-채널 IGBT(500)의 회로도이다. 도 9는 도 8의 IGBT(500)의 단위 셀의 구현의 단면도이다.
도 8에 도시된 바와 같이, IGBT(500)는 베이스(502), 에미터(503) 및 콜렉터(504)를 갖는 NPN 실리콘 탄화물 파워 BJT(501)를 포함한다. IGBT(500)는 게이트(506), 소스(507) 및 드레인(508)을 갖는 실리콘 탄화물 파워 MOSFET(505)를 더 포함한다. 실리콘 탄화물 파워 MOSFET(505)의 소스(507)는 실리콘 탄화물 파워 BJT(501)의 베이스(502)에 전기적으로 접속되고, 실리콘 탄화물 파워 MOSFET(505)의 드레인(508)은 실리콘 탄화물 파워 BJT(501)의 콜렉터(504)에 전기적으로 접속된다.
IGBT(500)는 다음과 같이 동작할 수 있다. 외부 구동 회로가 파워 MOSFET(505)에 게이트 바이어스 전압을 인가하기 위해 MOSFET(505)의 게이트(506)에 접속된다. 이 외부 구동 회로가 게이트 전극(506)에 충분한 전압을 인가할 때, 역전층이 게이트(506) 아래에 형성되고, 이것은 BJT(501)의 콜렉터(504)를 BJT(501)의 베이스(502)에 전기적으로 접속하는 채널(509)로서 작용한다. 홀들은 콜렉터 영역(504)으로부터 채널(509)을 가로질러 베이스(501)로 전도된다. 이 홀 전류는 BJT(501)를 구동하는 베이스 전류로서 작용한다. 이 홀 전류에 응답하여, 전자들은 BJT(501)의 에미터(503)로부터 베이스(502)를 통해 BJT(501)의 콜렉터(504)에 전도된다. 따라서, 실리콘 탄화물 파워 MOSFET(505)는 실리콘 탄화물 파워 BJT(501)를 전류 구동 디바이스로부터 전압 구동 디바이스로 변환하고, 이것은 간략화된 외부 구동 회로를 허용할 수 있다. 실리콘 탄화물 파워 MOSFET(505)는 드라이버 트랜지스터로서 작용하고, 실리콘 탄화물 파워 BJT(501)는 IGBT(500)의 출력 트랜지스터로서 작용한다.
도 9는 (a) 도 8의 파워 MOSFET(505)의 적어도 일부를 형성하는 데 이용되는 2개의 개별 MOSFET들(505') 및 (b) 도 8의 파워 BJT(501)의 적어도 일부를 형성하는 데 이용되는 2개의 개별 BJT들(501')의 개략적인 단면도이다. 파워 IGBT(500)를 형성하기 위해서, 복수의 개별 MOSFET(505')가 병렬로 구현될 수 있고, 복수의 개별 BJT(501')가 병렬로 구현될 수 있다는 것이 이해될 것이다. 일부 실시예들에서, 개별 MOSFET들(505')은 개별 BJT들(501')로부터 공간적으로 분리될 수 있는 한편, 다른 실시예들에서, 개별 MOSFET들(505') 및 개별 BJT들(501')은 디바이스에 걸쳐서 섞일 수 있다. 어느 경우에도, 개별 MOSFET(505')과 개별 BJT(501')의 결합은 기능적으로 IGBT(500)의 단위 셀로서 보여질 수 있다.
도 9에 도시된 바와 같이, MOSFET들(505') 및 BJT들(501')은 동일한 벌크 단결정 n-타입 실리콘 탄화물 기판(510) 상에 형성될 수 있다. p+ 실리콘 탄화물 필드 스토퍼(field stopper) 층(512)이 기판(510) 상에 제공될 수 있다. p-타입 필드 스토퍼 층(512)은 에피택셜 성장될 수 있고, 예를 들어, 약 0.2 마이크로미터 두께일 수 있고, 약 5×1017cm-3의 농도로 도핑될 수 있다. 저농도로 도핑된(p-) p-타입 실리콘 탄화물 드리프트 층(520)이 필드 스토퍼 층(512) 상에 제공된다. p-타입 드리프트 층(520)은 예를 들어 약 2×1014cm-3의 농도로 도핑된 100 마이크로미터(㎛) 두께 에피택셜 층일 수 있다. 실리콘 탄화물 n-웰들(530, 535)의 쌍이 p-타입 실리콘 탄화물 드리프트 층(520)의 상부 표면에 제공된다. p+ 실리콘 탄화물 소스 영역(550)이 n-웰(530)의 중심부에 형성되고, p+ 실리콘 탄화물 소스 영역(555)이 n-웰(535)의 중심부에 형성된다. 고농도로 도핑된 n+ 실리콘 탄화물 영역(560)이 p+ 실리콘 탄화물 영역(550)에 인접한 n-웰(530)의 상부 부분에 형성되고, 고농도로 도핑된 n+ 실리콘 탄화물 영역(565)이 p+ 실리콘 탄화물 영역(555)에 인접한 n-웰(535)의 상부 부분에 형성된다. p+ 실리콘 탄화물 소스 영역(550)과 고농도로 도핑된 n+ 실리콘 탄화물 층(560)의 결합은 단위 셀의 IGBT들의 제1 애노드를 포함하고, p+ 실리콘 탄화물 소스 영역(555)과 고농도로 도핑된 n+ 실리콘 탄화물 층(565)의 결합은 단위 셀의 IGBT들의 제2 애노드를 포함한다.
n-웰들(530, 535) 사이의 p-타입 실리콘 탄화물 드리프트 층(520)의 상부 부분은 p-타입 JFET 영역(542)을 포함한다. JFET 영역(542)은 각각의 n-웰들(530, 535)에 인접하는 2개의 로컬 JFET 영역들(546, 548) 및 중심부(544)를 포함한다. JFET 영역(542)의 로컬 JFET 영역들(546, 548)은 JFET 영역(542)의 중심부(544)의 제2 도핑 농도보다 큰 제1 도핑 농도를 가질 수 있다. n+ 실리콘 탄화물 영역(560) 및 p+ 실리콘 탄화물 영역(550)을 접촉하기 위해 오믹 접촉(590)이 형성되고, n+ 실리콘 탄화물 영역(565) 및 p+ 실리콘 탄화물 영역(555)을 접촉하기 위해 오믹 접촉(591)이 형성된다. n+ 실리콘 탄화물 기판(510)의 뒷면 상에 오믹 접촉(595)이 형성된다. 실리콘 이산화물 층과 같은 게이트 절연층(570)이 p- JFET 영역(542), n-웰들(530, 535)의 꼭대기 부분 및 p+ 실리콘 탄화물 에미터 영역들(550, 555) 상에 형성된다. 마지막으로, 예를 들어, 실리콘 탄화물 층과 같은 MOSFET 게이트(580)가 게이트 절연층(570) 상에 형성된다. 이로써 MOSFET 채널들은 p+ 에미터 영역들(550, 555)과 p-타입 JFET 영역(542) 사이의 n-웰들(530, 535)에 정의된다.
n+ 실리콘 탄화물 영역들(560, 565)은 BJT들(501')의 콜렉터들(504')로서 작용한다. p-타입 실리콘 탄화물 층들(512, 520, 542)은 BJT들(501')의 베이스(502')로서 작용하고, n+ 실리콘 탄화물 기판(510)은 BJT들(501')의 에미터(503')로서 작용한다. p+ 실리콘 탄화물 영역들(550, 555)은 각각의 MOSFET들(505')의 드레인(508')으로서 작용하고, p-타입 JFET 영역(542, 546, 548)은 MOSFET들(505')의 소스(507')로서 작용한다. IGBT(500)를 통한 홀 전류 및 전자 전류가 또한 도 9에 예시된다.
IGBT(500)에서의 로컬 JFET 영역들(546, 548)의 포함은 다수의 장점을 제공할 수 있다. 먼저, 위에서 언급한 바와 같이, JFET 영역(542)의 중심부의 감소된 도핑 농도는 IGBT(500)가 그의 오프-상태에 있을 때 게이트 산화물 층(570)에서 전기장을 감소시킬 수 있다. 부가적으로, JFET 영역(542)의 반대 측면들 상의 MOSFET들(505')의 공핍 영역들은 JFET 영역(542) 아래에서 병합하는 경향이 있을 수 있고, 게이트로부터 더 연장할 수 있고, 이것은 종래의 디바이스들에 비해 역방향 누설 전류를 감소시키고 IGBT(500)의 전압 블로킹 능력들을 개선시킬 수 있다.
부가적으로, 도 9에 도시된 바와 같이, 로컬 JFET 영역들(546, 548)은 부분적으로 p-웰들(230, 235)의 아래에 놓일 수 있다. 결과로서, p- 드리프트 층(520)과 n-웰들(530, 535) 사이의 p-n 접합은 더 용이하게 애벌란시 항복을 경험할 수 있는데, 부분적으로 n-웰들(530, 535)의 기저를 이루는 로컬 JFET 영역들(546, 548)의 부분들에서의 더 높은 도핑 레벨들은 더 높은 전기장을 야기하고, 이것은 디바이스의 활성 영역 내의 애벌란시 상태들에 더 빨리 도달하는 것을 용이하게 하기 때문이다. 이것은 유익할 수 있는데, 그 이유는 그것이 n-웰들(530, 535)을 통해 애벌란시 전류를 증가시킬 수 있고, 이것은 차례로 IGBT(500)의 주변에서 애벌란시 전류를 감소시킬 수 있기 때문이다. 주변에서의 과도한 애벌란시 전류가 IGBT(500)를 물리적으로 손상 또는 파괴할 수 있기 때문에, n-웰들(530, 535)을 통해 제공된 증가된 애벌란시 전류는 애벌란시 이벤트를 견뎌낼 가능성이 더 많은 더 강건한 디바이스를 제공할 수 있다.
부가적으로, 부분적으로 n-웰들(530, 535)의 아래에 놓이도록 로컬 JFET 영역들(546, 548)을 연장함으로써, BJT(501)의 전류 이득을 줄이는 것이 가능할 수 있고, 이로써 디바이스를 통한 홀 전류 흐름에 대한 전자 전류 흐름의 비를 줄일 수 있다. 따라서, 종래의 IGBT에 비해, 본 발명의 실시예들에 따른 IGBT들은 (디바이스의 JFET 영역을 통해 전류가 흐르는) 비교적 더 높은 홀 전류 레벨들 및 (IGBT(500)와 같은 p-채널 IGBT의 래치-업(latch-up)을 야기할 수 있는 전류인) 비교적 더 낮은 전자 전류 레벨들을 가질 수 있다. 따라서, 본 발명의 실시예들에 따른 IGBT들은 래치-업에 덜 영향받을 수 있다.
도 8 및 9는 본 발명의 실시예들에 따른 p-채널 IGBT(500)의 단위 셀(500')의 구조를 예시하지만, 본 발명의 추가 실시예들에 따라 n-채널 IGBT들이 제공될 수 있다는 것이 이해될 것이다. 예를 들어, 하나의 이러한 실시예에서, 반도체 층들 각각의 극성이 반전된다는 것을 제외하고, 도 9에 도시된 바와 동일한 구조를 갖는 n-채널 IGBT의 단위 셀이 제공될 수 있다. 마찬가지로, 본 발명의 실시예들에 따른 로컬 JFET 영역들을 갖는 n-타입 및 p-타입 MOSFET들 둘다가 제공될 수 있다는 것이 이해될 것이다.
본 발명의 추가 실시예들에 따르면, 선택적으로 도핑된 JFET 영역들을 갖는 파워 전계 효과 트랜지스터들을 형성하는 방법들과, 또한 이러한 트랜지스터들을 포함하는 디바이스들을 형성하는 방법들이 제공된다. 예를 들어, 도 10a-10f는 본 발명의 일부 실시예들에 따른 n-채널 MOSFET의 JFET 영역을 형성하는 방법을 예시한다.
도 10a에 도시된 바와 같이, (예를 들어, 5×1015/㎤의 농도로 도핑될 수 있는) n-타입 실리콘 탄화물 기판(600) 상에 저농도로 도핑된 n-타입 실리콘 탄화물 드리프트 영역(605)의 형성으로 동작들이 시작할 수 있다. 다음으로, 도 10b를 참조하여, 산화물 마스크 층(예를 들어, 실리콘 이산화물)과 같은 제1 마스크 층(610) 및 포토레지스트, 폴리실리콘 층 또는 질화물 층(예를 들어, 실리콘 질화물)과 같은 제2 마스크 층(615)이 실리콘 탄화물 드리프트 층(605)의 상부 표면 상에 순차적으로 형성될 수 있다. 도 10b에 도시된 바와 같이, 제2 마스크 층(615) 및 제1 마스크 층(610)은 n-타입 실리콘 탄화물 드리프트 영역(605)의 부분들을 노출시키도록 순차적으로 에칭될 수 있다. 그 다음에 n-타입 도펀트들을 이용하는 이온 주입 프로세스가 제1 및 제2 마스크 층들 내의 개구부들을 통하여 수행되어 n-타입 실리콘 탄화물 드리프트 영역(605)의 상부 표면에 제1 및 제2 고농도로 도핑된 n-타입 소스/드레인 영역들(620, 625)을 형성할 수 있다.
도 10c에 도시된 바와 같이, 제2 마스크 층(615)은 예를 들어, (제2 마스크 층을 형성하는 데 이용된 물질에 따라)건식 또는 습식 에칭 프로세스를 이용하여 제거될 수 있고, 그 다음에 제1 산화물 층(610)의 부분들이 예를 들어, 버퍼링된 산화물 에칭 프로세스(buffered oxide etching process)를 이용하여 선택적으로 제거되어 드리프트 층(605)의 꼭대기 표면의 추가 부분들을 노출할 수 있다. 그 다음에, 도 10d에 도시된 바와 같이, 제2 이온 주입 프로세스가 n-타입 실리콘 탄화물 드리프트 영역(605)의 노출된 상부 표면에 p-타입 도펀트들을 주입하기 위해 수행될 수 있다. 제2 이온 주입 프로세스는 위에서 논의한 제1 이온 주입 프로세스보다 더 깊은 깊이로 p-타입 도펀트들을 주입하도록 설정될 수 있다. 결과로서, 알맞게 내지 고농도로 도핑된 p-타입 영역들(630, 635, 640)이 제1 및 제2 소스/드레인 영역들(620, 625)에 인접하는 n-타입 실리콘 탄화물 드리프트 영역(605)의 상부 부분들에 형성될 수 있고, 고농도 내지 매우 고농도로 도핑된 p-타입 영역(645)이 제1 및 제2 소스/드레인 영역들(620, 625) 및 p-타입 영역들(630, 635, 640) 아래에 있는 n-타입 실리콘 탄화물 드리프트 영역(605)의 일부분에 형성될 수 있다. 영역들(630, 635, 640, 645)은 MOSFET의 p-타입 웰 영역(650)을 포함한다. 제1 및 제2 소스/드레인 영역들(620, 625)은 p-타입 도펀트들을 이용하는 제2 이온 주입 프로세스 후에도 이들 영역들이 고농도로 도핑된 n-타입 영역들(620, 625)을 유지할 수 있도록 충분히 고농도로 n-타입 도핑될 수 있다.
다음으로, 도 10e에 도시된 바와 같이, 제2 버퍼링된 산화물 에칭(또는 다른 마스크 제거 프로세스)이 제1 마스크 층(610)의 추가적인 부분들을 선택적으로 제거하는 데 이용될 수 있고, 이에 의해 p-웰(650)의 측면 에지들에 인접하는 n-타입 실리콘 탄화물 드리프트 영역(605)의 추가적인 부분들을 노출시킬 수 있다. n-타입 도펀트들을 이용하는 제3 이온 주입 프로세스가 제1 마스크 층(610)의 개구부를 통해 n-타입 실리콘 탄화물 드리프트 영역(605)의 상부 표면의 노출된 부분 내로 수행될 수 있다. 이 제3 이온 주입 프로세스는 p-웰(650)의 측면 에지들에 인접하는 제1 및 제2 알맞게 도핑된 로컬 JFET 영역들(655, 660)을 형성하는 데 이용될 수 있다. 로컬 JFET 영역들은 예를 들어, 2.75×1016/㎤의 농도로 n-타입 도핑될 수 있다. 다음으로, 도 10f에 도시된 바와 같이, 제1 마스크 층(610)의 나머지 부분들은 제거될 수 있고, 예를 들어, 실리콘 이산화물 층과 같은 게이트 절연 층(665) 및 게이트 전극(670)은 MOSFET를 완성하기 위해 디바이스의 상부 표면 상에 순차적으로 형성될 수 있다.
도 10a-10f에 도시된 바와 같이, JFET 영역 및 로컬 JFET 영역 주입들은 자체 정렬 기법들(self-alignment techniques)을 이용하여 수행될 수 있고, 결과적으로 MOSFET는 JFET 영역을 패터닝할 필요 없이 형성될 수 있다. 부가적으로, 위에서 논의한 제1, 제2 및 제3 이온 주입 프로세스들을 위해 이용되는 단일 포토레지스트(또는 다른 마스크)가 퇴적될 수 있다(즉, 제1 및 제2 마스크 층들(610, 615)). 부가적으로, 일부 실시예들에서, 상부 부분들과 비교하여 로컬 JFET 영역들(655, 660)의 하부 부분들을 더 고농도로 도핑하기 위하여 위에서 논의한 제3 이온 주입 프로세스 중에 역행 주입 프로파일(retrograde implantation profile)이 이용될 수 있다. 이 역행 주입 프로파일은 MOSFET의 임계 전압을 더 양호하게 제어하는 데 이용될 수 있다. 또한 도 10a-10f는 본 발명의 실시예들에 따른 MOSFET를 형성하는 하나의 방식을 예시하지만, 다른 많은 방법이 이용될 수 있다는 것을 알 것이다. 마지막으로, 도 10a-10f는 본 발명의 실시예들에 따라 MOSFET를 형성하는 방법을 예시하지만, 거기에 개시된 동작들은 예를 들어 도 8-9의 IGBT(500)와 같은 다른 디바이스를 형성하기 위해 적절하게 수정될 수 있다는 것을 알 것이다.
위의 발명의 실시예들은 주로 MOSFET들 및 IGBT들과 관련하여 설명되지만, 본 발명의 실시예들에 따른 로컬 JFET 영역들은 다른 디바이스들에서 이용될 수 있다는 것을 알 것이다.
위의 실시예들은 특정 도면들을 참조하여 설명되지만, 본 발명의 일부 실시예들은 부가적인 및/또는 중간 층들, 구조들, 또는 요소들을 포함할 수 있고, 및/또는 특정 층들, 구조들, 또는 요소들이 삭제될 수 있다는 것을 이해할 것이다. 본 발명에 대한 몇 개의 예시적인 실시예들이 설명되었지만, 이 기술분야의 통상의 기술자들은, 이 발명의 신규한 교시들 및 이점들로부터 실질적으로 벗어나지 않고 예시적인 실시예들에서 많은 수정들이 가능하다는 것을 쉽게 알 것이다. 따라서, 모든 이러한 수정들은 특허청구범위에 정의된 바와 같이 이 발명의 범위 내에 포함되도록 의도된다. 그러므로, 본 발명의 예시들이 전술되었으나, 본 발명이 개시된 특정 실시예들로 한정되는 것으로서 해석되어서는 안 되며, 다른 실시예들뿐만 아니라, 개시된 실시예들에 대한 수정들은 첨부된 특허청구범위의 범주 내에 포함되도록 의도된다는 것을 이해할 것이다. 본 발명은 이하의 특허청구범위에 의해 정의되며, 특허청구범위의 등가물들이 그 안에 포함된다.

Claims (24)

  1. 반도체 스위칭 디바이스로서,
    제1 도전성 타입을 갖는 와이드 밴드 갭 드리프트 층(wide band-gap drift layer);
    상기 와이드 밴드 갭 드리프트 층 상의, 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 제1 와이드 밴드 갭 웰 영역(first wide band-gap well region);
    상기 와이드 밴드 갭 드리프트 층 상의, 상기 제2 도전성 타입을 갖는 제2 와이드 밴드 갭 웰 영역;
    상기 제1 와이드 밴드 갭 웰 영역 상의, 상기 제1 도전성 타입을 갖는 제1 와이드 밴드 갭 소스/드레인 영역;
    상기 제2 와이드 밴드 갭 웰 영역 상의, 상기 제1 도전성 타입을 갖는 제2 와이드 밴드 갭 소스/드레인 영역; 및
    상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역 사이의, 상기 제1 도전성 타입을 갖는 와이드 밴드 갭 JFET 영역
    을 포함하고,
    상기 제1 와이드 밴드 갭 웰 영역의 측면에 인접한 상기 와이드 밴드 갭 JFET 영역의 제1 로컬 JFET 영역 및 상기 제2 와이드 밴드 갭 웰 영역의 측면에 인접한 상기 와이드 밴드 갭 JFET 영역의 제2 로컬 JFET 영역은 상기 와이드 밴드 갭 JFET 영역의 상기 제1 로컬 JFET 영역 및 상기 제2 로컬 JFET 영역 사이에 있는 상기 와이드 밴드 갭 JFET 영역의 중심부의 도핑 농도를 초과하는 도핑 농도들을 갖는 반도체 스위칭 디바이스.
  2. 제1항에 있어서, 상기 와이드 밴드 갭 JFET 영역의 상기 제1 로컬 JFET 영역 및 상기 제2 로컬 JFET 영역은 각각 상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역 아래로 적어도 부분적으로 연장하는 반도체 스위칭 디바이스.
  3. 제2항에 있어서, 상기 와이드 밴드 갭 JFET 영역 및 상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역 상의 게이트 절연층과, 상기 게이트 절연층 상의 게이트 전극을 더 포함하는 반도체 스위칭 디바이스.
  4. 제3항에 있어서, 상기 디바이스는 실리콘 탄화물 MOSFET을 포함하는 반도체 스위칭 디바이스.
  5. 제4항에 있어서, 상기 와이드 밴드 갭 드리프트 층은 n-타입 실리콘 탄화물 드리프트 층을 포함하고, 상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역은 제1 p-타입 실리콘 탄화물 p-웰 및 제2 p-타입 실리콘 탄화물 p-웰을 포함하고, 상기 제1 와이드 밴드 갭 소스/드레인 영역 및 상기 제2 와이드 밴드 갭 소스/드레인 영역은 제1 n-타입 실리콘 탄화물 소스/드레인 영역 및 제2 n-타입 실리콘 탄화물 소스/드레인 영역을 포함하고, 상기 와이드 밴드 갭 JFET 영역은 n-타입 실리콘 탄화물 JFET 영역을 포함하는 반도체 스위칭 디바이스.
  6. 제1항에 있어서, 상기 제1 로컬 JFET 영역 및 상기 제2 로컬 JFET 영역 각각의 피크 도핑 농도는 적어도 3배만큼 상기 와이드 밴드 갭 JFET 영역의 상기 중심부에서의 도핑 농도를 초과하는 반도체 스위칭 디바이스.
  7. 제2항에 있어서, 상기 와이드 밴드 갭 JFET 영역의 상기 제1 로컬 JFET 영역은 또한 상기 제1 와이드 밴드 갭 소스/드레인 영역 아래로 적어도 부분적으로 연장하고, 상기 와이드 밴드 갭 JFET 영역의 상기 제2 로컬 JFET 영역은 또한 상기 제2 와이드 밴드 갭 소스/드레인 영역 아래로 적어도 부분적으로 연장하는 반도체 스위칭 디바이스.
  8. 제1항에 있어서, 상기 디바이스는 실리콘 탄화물 절연 게이트 바이폴라 접합 트랜지스터(insulated gate bipolar junction transistor)("IGBT")를 포함하는 반도체 스위칭 디바이스.
  9. 제8항에 있어서, 상기 디바이스는 n-타입 실리콘 탄화물 기판, 및 상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역에 각각 형성되는 제1 n+ 실리콘 탄화물 에미터 영역 및 제2 n+ 실리콘 탄화물 에미터 영역을 더 포함하고, 상기 와이드 밴드 갭 드리프트 층은 p-타입 실리콘 탄화물 드리프트 층을 포함하고, 상기 제1 와이드 밴드 갭 웰 영역 및 제2 와이드 밴드 갭 웰 영역은 제1 n-타입 실리콘 탄화물 n-웰 및 제2 n-타입 실리콘 탄화물 n-웰을 포함하고, 상기 제1 와이드 밴드 갭 소스/드레인 영역 및 상기 제2 와이드 밴드 갭 소스/드레인 영역은 제1 p-타입 실리콘 탄화물 소스/드레인 영역 및 제2 p-타입 실리콘 탄화물 소스/드레인 영역을 포함하고, 상기 와이드 밴드 갭 JFET 영역은 p-타입 실리콘 탄화물 JFET 영역을 포함하는 반도체 스위칭 디바이스.
  10. 제9항에 있어서, 상기 디바이스는 p-타입 실리콘 탄화물 전류 스프레딩 층(current spreading layer)을 더 포함하고, 상기 p-타입 실리콘 탄화물 JFET 영역은 상기 p-타입 실리콘 탄화물 전류 스프레딩 층의 일부이고, 상기 제1 로컬 JFET 영역 및 상기 제2 로컬 JFET 영역은 상기 p-타입 실리콘 탄화물 전류 스프레딩 층의 주입된 부분들(implanted portions)을 포함하는 반도체 스위칭 디바이스.
  11. 절연 게이트 바이폴라 접합 트랜지스터("IGBT")로서,
    제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 와이드 밴드 갭 기판 상의, 상기 제1 도전성 타입을 갖는 와이드 밴드 갭 드리프트 층;
    상기 와이드 밴드 갭 드리프트 층 상의, 상기 제2 도전성 타입을 갖는 제1 와이드 밴드 갭 웰 영역;
    상기 와이드 밴드 갭 드리프트 층 상의, 상기 제2 도전성 타입을 갖는 제2 와이드 밴드 갭 웰 영역;
    상기 제1 와이드 밴드 갭 웰 영역 상의, 상기 제1 도전성 타입을 갖는 제1 와이드 밴드 갭 소스/드레인 영역;
    상기 제2 와이드 밴드 갭 웰 영역 상의, 상기 제1 도전성 타입을 갖는 제2 와이드 밴드 갭 소스/드레인 영역;
    상기 제1 와이드 밴드 갭 웰 영역 상의, 상기 제2 도전성 타입을 갖는 제1 와이드 밴드 갭 콜렉터 영역;
    상기 제2 와이드 밴드 갭 웰 영역 상의, 상기 제2 도전성 타입을 갖는 제2 와이드 밴드 갭 콜렉터 영역; 및
    상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역 사이의, 상기 제1 도전성 타입을 갖는 와이드 밴드 갭 JFET 영역
    을 포함하고,
    상기 제1 와이드 밴드 갭 웰 영역의 측면에 인접한 상기 와이드 밴드 갭 JFET 영역의 제1 로컬 JFET 영역 및 상기 제2 와이드 밴드 갭 웰 영역의 측면에 인접한 상기 와이드 밴드 갭 JFET 영역의 제2 로컬 JFET 영역은 상기 와이드 밴드 갭 JFET 영역의 상기 제1 로컬 JFET 영역 및 상기 제2 로컬 JFET 영역 사이에 있는 상기 와이드 밴드 갭 JFET 영역의 중심부의 도핑 농도를 초과하는 도핑 농도들을 갖는 절연 게이트 바이폴라 접합 트랜지스터("IGBT").
  12. 제11항에 있어서, 상기 와이드 밴드 갭 JFET 영역의 상기 제1 로컬 JFET 영역 및 상기 제2 로컬 JFET 영역은 각각 상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역 아래로 적어도 부분적으로 연장하는 절연 게이트 바이폴라 접합 트랜지스터("IGBT").
  13. 제12항에 있어서, 상기 와이드 밴드 갭 JFET 영역 및 상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역 상의 게이트 절연층과, 상기 게이트 절연층 상의 게이트 전극을 더 포함하는 절연 게이트 바이폴라 접합 트랜지스터("IGBT").
  14. 제12항에 있어서, 상기 와이드 밴드 갭 JFET 영역의 상기 제1 로컬 JFET 영역은 또한 상기 제1 와이드 밴드 갭 소스/드레인 영역 아래로 적어도 부분적으로 연장하고, 상기 와이드 밴드 갭 JFET 영역의 상기 제2 로컬 JFET 영역은 또한 상기 제2 와이드 밴드 갭 소스/드레인 영역 아래로 적어도 부분적으로 연장하는 절연 게이트 바이폴라 접합 트랜지스터("IGBT").
  15. 제11항에 있어서, 상기 제1 도전성 타입은 p-타입이고, 상기 제2 도전성 타입은 n-타입인 절연 게이트 바이폴라 접합 트랜지스터("IGBT").
  16. 파워 전계 효과 트랜지스터(power field effect transistor)를 형성하는 방법으로서,
    제1 도전성 타입을 갖는 제1 와이드 밴드 갭 층을 형성하는 단계;
    상기 제1 와이드 밴드 갭 층의 꼭대기면 상에 마스크 층을 형성하는 단계 - 상기 마스크 층은 그 안에 제1 개구부 및 제2 개구부을 가짐 - ;
    상기 마스크 층 내의 상기 제1 개구부 및 제2 개구부를 통해 상기 제1 와이드 밴드 갭 층의 상부 부분에 제1 고농도로 도핑된(heavily-doped) 소스/드레인 영역 및 제2 고농도로 도핑된 소스/드레인 영역을 형성하는 단계;
    상기 마스크 층의 일부분을 제거하는 단계;
    상기 제1 와이드 밴드 갭 층에 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 제1 와이드 밴드 갭 웰 영역을 형성하여, 상기 제1 고농도로 도핑된 소스/드레인 영역이 상기 제1 와이드 밴드 갭 웰 영역 내에 있도록 하는 단계;
    상기 제1 와이드 밴드 갭 층에 상기 제2 도전성 타입을 갖는 제2 와이드 밴드 갭 웰 영역을 형성하여, 상기 제2 고농도로 도핑된 소스/드레인 영역이 상기 제2 와이드 밴드 갭 웰 영역 내에 있도록 하는 단계; 및
    상기 제1 와이드 밴드 갭 웰 영역의 측면 에지에 인접하여 상기 제1 도전성 타입을 갖는 제1 로컬 JFET 영역을 형성하고, 상기 제2 와이드 밴드 갭 웰 영역의 측면 에지에 인접하여 상기 제1 도전성 타입을 갖는 제2 로컬 JFET 영역을 형성하는 단계
    를 포함하고,
    상기 제1 로컬 JFET 영역 및 상기 제2 로컬 JFET 영역은 상기 제1 도전성 타입을 갖는 와이드 밴드 갭 JFET 영역에 의해 분리되고,
    상기 제1 로컬 JFET 영역 및 제2 로컬 JFET 영역은 각각 그 사이의 상기 와이드 밴드 갭 JFET 영역의 도핑 농도를 초과하는 도핑 농도를 갖는 파워 전계 효과 트랜지스터의 형성 방법.
  17. 제16항에 있어서, 상기 제1 와이드 밴드 갭 층은 와이드 밴드 갭 드리프트 층을 포함하는 파워 전계 효과 트랜지스터의 형성 방법.
  18. 제16항에 있어서, 상기 방법은 와이드 밴드 갭 드리프트 층을 형성하는 단계를 더 포함하고, 상기 제1 와이드 밴드 갭 층은 상기 와이드 밴드 갭 드리프트 층 상에 형성되는 와이드 밴드 갭 전류 스프레딩 층을 포함하는 파워 전계 효과 트랜지스터의 형성 방법.
  19. 제17항에 있어서, 상기 와이드 밴드 갭 드리프트 층에 상기 제2 도전성 타입을 갖는 상기 제1 와이드 밴드 갭 웰 영역을 형성하여, 상기 제1 고농도로 도핑된 소스/드레인 영역이 상기 제1 와이드 밴드 갭 웰 영역 내에 있도록 하는 단계는, 상기 제1 와이드 밴드 갭 웰 영역을 형성하지만 상기 제1 와이드 밴드 갭 웰 영역 내에 있는 상기 제1 고농도로 도핑된 소스/드레인 영역의 상기 도핑 농도를 실질적으로 변경하기에 불충분한 농도로 상기 와이드 밴드 갭 드리프트 층 내로 상기 제2 도전성 타입의 이온들을 주입하는 단계를 포함하는 파워 전계 효과 트랜지스터의 형성 방법.
  20. 제19항에 있어서, 상기 제1 로컬 JFET 영역 및 상기 제2 로컬 JFET 영역은, 상기 제1 로컬 JFET 영역 및 상기 제2 로컬 JFET 영역이 상기 와이드 밴드 갭 JFET 영역의 나머지보다 더 높은 도핑 농도를 갖도록, 상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역의 형성 후에 상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역과, 상기 제1 고농도로 도핑된 소스/드레인 영역 및 상기 제2 고농도로 도핑된 소스/드레인 영역을 포함하는 기판의 노출된 영역 내로 상기 제1 도전성 타입의 도펀트들을 주입함으로써 형성되는 파워 전계 효과 트랜지스터의 형성 방법.
  21. 제17항에 있어서, 상기 제1 로컬 JFET 영역 및 상기 제2 로컬 JFET 영역은 상기 제1 와이드 밴드 갭 웰 영역 및 상기 제2 와이드 밴드 갭 웰 영역보다 상기 와이드 밴드 갭 드리프트 층의 바닥면에 더 가까이 연장하는 파워 전계 효과 트랜지스터의 형성 방법.
  22. 반도체 스위칭 디바이스로서,
    제1 도전성 타입을 갖는 와이드 밴드 갭 드리프트 층;
    상기 와이드 밴드 갭 드리프트 층 상의, 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 제1 와이드 밴드 갭 웰 영역;
    상기 와이드 밴드 갭 드리프트 층 상의, 상기 제2 도전성 타입을 갖는 제2 와이드 밴드 갭 웰 영역; 및
    상기 제1 와이드 밴드 갭 웰 영역 및 제2 와이드 밴드 갭 웰 영역 사이의, 상기 제1 도전성 타입을 갖는 와이드 밴드 갭 JFET 영역
    을 포함하고,
    상기 와이드 밴드 갭 JFET 영역은 상기 와이드 밴드 갭 JFET 영역의 외측 부분의 도핑 농도보다 더 낮은 도핑 농도를 갖는 중간 부분을 포함하는 반도체 스위칭 디바이스.
  23. 제22항에 있어서, 상기 와이드 밴드 갭 JFET 영역의 상기 외측 부분은 상기 제1 와이드 밴드 갭 웰 영역 아래로 적어도 부분적으로 연장하는 반도체 스위칭 디바이스.
  24. 제23항에 있어서, 상기 와이드 밴드 갭 JFET 영역의 상기 외측 부분의 피크 도핑 농도는 적어도 3배만큼 상기 와이드 밴드 갭 JFET 영역의 상기 중간 부분에서 상기 도핑 농도를 초과하는 반도체 스위칭 디바이스.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150141839A (ko) 2014-06-10 2015-12-21 연세대학교 원주산학협력단 물을 분산매로 사용한 폴리이미드의 제조방법
KR20160017460A (ko) 2014-08-06 2016-02-16 연세대학교 원주산학협력단 물을 분산매로 사용한 폴리이미드의 제조에 있어서, 물을 회수하는 방법
KR20160096565A (ko) 2016-07-22 2016-08-16 연세대학교 원주산학협력단 물을 분산매로 사용한 폴리이미드의 제조방법
KR20160102378A (ko) 2016-08-22 2016-08-30 연세대학교 원주산학협력단 물을 분산매로 사용한 폴리이미드의 제조에 있어서, 물을 회수하는 방법
US10115816B2 (en) 2015-12-11 2018-10-30 Hyundai Motor Company Semiconductor device and manufacturing method thereof
KR20190087861A (ko) * 2018-01-17 2019-07-25 포항공과대학교 산학협력단 표면 조도가 개선된 반도체 구조체 및 이의 제조 방법
KR20190089688A (ko) 2018-01-22 2019-07-31 연세대학교 원주산학협력단 폴리이미드의 제조방법
KR20200074538A (ko) 2018-12-17 2020-06-25 연세대학교 원주산학협력단 폴리이미드의 제조방법

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120262220A1 (en) * 2011-04-13 2012-10-18 Semisouth Laboratories, Inc. Cascode switches including normally-off and normally-on devices and circuits comprising the switches
US9673283B2 (en) 2011-05-06 2017-06-06 Cree, Inc. Power module for supporting high current densities
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) * 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
JP5677330B2 (ja) * 2012-01-20 2015-02-25 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US9343383B2 (en) * 2012-03-02 2016-05-17 Cree, Inc. High voltage semiconductor devices including electric arc suppression material and methods of forming the same
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
CN103972085A (zh) * 2013-01-30 2014-08-06 无锡华润上华半导体有限公司 一种形成高压igbt的fs层的方法及igbt器件
JP6178181B2 (ja) * 2013-09-12 2017-08-09 株式会社東芝 半導体装置及びその製造方法
US9991376B2 (en) 2013-09-20 2018-06-05 Monolith Semiconductor Inc. High voltage MOSFET devices and methods of making the devices
US9214572B2 (en) 2013-09-20 2015-12-15 Monolith Semiconductor Inc. High voltage MOSFET devices and methods of making the devices
US9118280B2 (en) * 2013-09-30 2015-08-25 Raytheon Company High voltage wide bandwidth amplifier
US20150263145A1 (en) * 2014-03-14 2015-09-17 Cree, Inc. Igbt structure for wide band-gap semiconductor materials
US9583482B2 (en) * 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
EP3176812A1 (en) * 2015-12-02 2017-06-07 ABB Schweiz AG Semiconductor device and method for manufacturing such a semiconductor device
CN106067799B (zh) * 2016-06-13 2019-03-05 南京芯舟科技有限公司 一种半导体器件
DE112017003513B4 (de) * 2016-07-14 2024-03-07 Mitsubishi Electric Corporation Halbleitereinheit und Verfahren zur Herstellung derselben
CN106206291B (zh) * 2016-07-26 2019-05-10 电子科技大学 一种rc-ligbt器件及其制备方法
US9871510B1 (en) 2016-08-24 2018-01-16 Power Integrations, Inc. Clamp for a hybrid switch
US9929284B1 (en) 2016-11-11 2018-03-27 Cree, Inc. Power schottky diodes having local current spreading layers and methods of forming such devices
GB2561388B (en) 2017-04-13 2019-11-06 Raytheon Systems Ltd Silicon carbide integrated circuit
US10269951B2 (en) * 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same
US10510905B2 (en) 2017-07-06 2019-12-17 Cree, Inc. Power Schottky diodes having closely-spaced deep blocking junctions in a heavily-doped drift region
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness
CN108493241B (zh) * 2018-05-31 2020-09-29 电子科技大学 一种具有内置jfet结构的igbt器件
US11302811B2 (en) 2018-12-21 2022-04-12 Hitachi Energy Switzerland Ag Silicon carbide power device with MOS structure and stressor
CN110739349A (zh) * 2019-10-22 2020-01-31 深圳第三代半导体研究院 一种碳化硅横向jfet器件及其制备方法
CN113130650B (zh) * 2020-01-13 2022-08-09 清纯半导体(上海)有限公司 功率半导体器件及其制备工艺
CN113140634A (zh) * 2020-01-17 2021-07-20 张清纯 一种半导体器件及其制造方法
CN113937167B (zh) * 2021-10-20 2023-06-23 杭州芯迈半导体技术有限公司 Vdmos器件及其制造方法
CN114242771A (zh) * 2021-11-30 2022-03-25 厦门大学 一种光增强碳化硅功率器件导通特性的结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030057478A1 (en) * 2001-09-12 2003-03-27 Chong-Man Yun Mos-gated power semiconductor device
JP2005005578A (ja) * 2003-06-13 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20080296771A1 (en) * 2007-05-31 2008-12-04 Cree, Inc. Methods of fabricating silicon carbide power devices by at least partially removing an n-type silicon carbide substrate, and silicon carbide power devices so fabricated

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0735591B1 (en) * 1995-03-31 1999-09-08 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Improved DMOS device structure, and related manufacturing process
KR100194661B1 (ko) * 1995-10-10 1999-07-01 윤종용 전력용 트랜지스터
JP3395520B2 (ja) * 1996-06-04 2003-04-14 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
US6121633A (en) 1997-06-12 2000-09-19 Cree Research, Inc. Latch-up free power MOS-bipolar transistor
US5969378A (en) 1997-06-12 1999-10-19 Cree Research, Inc. Latch-up free power UMOS-bipolar transistor
JP2000349282A (ja) * 1999-06-02 2000-12-15 Fuji Electric Co Ltd ｐ−チャンネル絶縁ゲートバイポーラートランジスタ
US7052943B2 (en) 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
CN1181559C (zh) * 2001-11-21 2004-12-22 同济大学 一种半导体器件
JP3906105B2 (ja) * 2002-03-29 2007-04-18 株式会社東芝 半導体装置
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
US7569900B2 (en) * 2004-11-16 2009-08-04 Kabushiki Kaisha Toshiba Silicon carbide high breakdown voltage semiconductor device
WO2007091360A1 (ja) * 2006-02-07 2007-08-16 Mitsubishi Electric Corporation 半導体装置およびその製造方法
WO2008020911A2 (en) * 2006-08-17 2008-02-21 Cree, Inc. High power insulated gate bipolar transistors
JP2008147576A (ja) * 2006-12-13 2008-06-26 Sumitomo Electric Ind Ltd 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030057478A1 (en) * 2001-09-12 2003-03-27 Chong-Man Yun Mos-gated power semiconductor device
JP2005005578A (ja) * 2003-06-13 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20080296771A1 (en) * 2007-05-31 2008-12-04 Cree, Inc. Methods of fabricating silicon carbide power devices by at least partially removing an n-type silicon carbide substrate, and silicon carbide power devices so fabricated

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150141839A (ko) 2014-06-10 2015-12-21 연세대학교 원주산학협력단 물을 분산매로 사용한 폴리이미드의 제조방법
KR20160017460A (ko) 2014-08-06 2016-02-16 연세대학교 원주산학협력단 물을 분산매로 사용한 폴리이미드의 제조에 있어서, 물을 회수하는 방법
US10115816B2 (en) 2015-12-11 2018-10-30 Hyundai Motor Company Semiconductor device and manufacturing method thereof
KR20160096565A (ko) 2016-07-22 2016-08-16 연세대학교 원주산학협력단 물을 분산매로 사용한 폴리이미드의 제조방법
KR20160102378A (ko) 2016-08-22 2016-08-30 연세대학교 원주산학협력단 물을 분산매로 사용한 폴리이미드의 제조에 있어서, 물을 회수하는 방법
KR20190087861A (ko) * 2018-01-17 2019-07-25 포항공과대학교 산학협력단 표면 조도가 개선된 반도체 구조체 및 이의 제조 방법
KR20190089688A (ko) 2018-01-22 2019-07-31 연세대학교 원주산학협력단 폴리이미드의 제조방법
KR20200074538A (ko) 2018-12-17 2020-06-25 연세대학교 원주산학협력단 폴리이미드의 제조방법

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