JPH06232420A

JPH06232420A - 半導体装置

Info

Publication number: JPH06232420A
Application number: JP1857193A
Authority: JP
Inventors: Muneyoshi Yamamoto; 宗是山本
Original assignee: Toyoda Automatic Loom Works Ltd
Current assignee: Toyota Industries Corp
Priority date: 1993-02-05
Filing date: 1993-02-05
Publication date: 1994-08-19

Abstract

(57)【要約】【目的】埋込みゲート構造の半導体装置の電流増幅率
および逆バイアス耐圧を向上する。【構成】ｎ⁺型ドレイン領域１１の上面にｎ^-型エピ
タキシャル層１２を形成し、そのｎ^-型エピタキシャル
層１２の表面から所定の深さにｐ⁺型埋込みゲート１３
をそれぞれ間隔Ｗ_chを隔てて複数形成する。そして、そ
れら各ｐ⁺型埋込みゲート１３に接続しながらｎ^-型エ
ピタキシャル層１２の表面に到達してｐ^-型第２ゲート
領域１４を形成し、そのｐ^-型第２ゲート領域１４の表
面部にｎ⁺型ソース領域を選択的に形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、埋込みゲート構造の半
導体装置に関する。

【０００２】

【従来の技術】近年、高周波大電力分野において各種大
型半導体装置が盛んに研究され急速に進歩しつつある。
これら装置のうち、静電誘導トランジスタ（以下、ＳＩ
Ｔという）は、優れた大出力性，高速性，低雑音性，負
温度特性などから音響用，工業用へと応用開発が進めら
れている。また、静電誘導サイリスタ（以下、ＳＩサイ
リスタという）は、高速スイッチング性能と低損失性能
を有することによって、パワーエレクトロニクス分野に
おいて電力用スイッチング素子として普及しつつある。

【０００３】上記半導体装置は、ゲート電圧が無印加状
態のときのスイッチング状態に応じて、ノーマリオフ型
素子とノーマリオン型素子に分けられる。ノーマリオフ
型素子のスイッチング動作は、通常（ゲート電圧無印加
時）オフ状態で、所定のゲート電圧を印加することによ
ってオン状態となる。一方、ノーマリオン型素子のスイ
ッチング動作は、通常オン状態で、ゲートから所定の逆
電圧を印加することによってオフ状態となる。これらノ
ーマリオフ型素子およびノーマリオン型素子は、その用
途に応じて使い分けられている。

【０００４】また、静電誘導型半導体装置は、埋込みゲ
ート構造で形成されることが多い。これは、埋込みゲー
ト構造にすると表面ゲート構造と比べて面積効率が向上
し、ある一定面積当たりに形成できるトランジスタセル
（サイリスタセル）の数が増加して大容量化を行いやす
くなるためである。

【０００５】以下に、上述のノーマリオフ型の静電誘導
型半導体装置の一例として、ＳＩＴを採り上げて、その
構造および動作を説明する。図３は、従来の埋込みゲー
ト構造のノーマリオフ型ＳＩＴの構造を示す断面図であ
る。

【０００６】同図において、ｎ型半導体基板であるｎ⁺
型ドレイン領域１の上面に、ｎ^-型エピタキシャル層２
が形成されており、そのｎ^-型エピタキシャル層２の表
面にｎ⁺型ソース領域４が形成されている。また、ｎ^-
型エピタキシャル層２内には、ｎ⁺型ソース領域４から
所定の深さの位置に、複数のｐ⁺型埋込みゲート３がそ
れぞれ間隔ｗ_chを隔てて形成されている。そして、ｎ⁺
型ソース領域４の表面にはソース電極５が形成されてお
り、ｎ⁺型ドレイン領域１の下面にはドレイン電極６が
形成されている。さらに、ｐ⁺型埋込みゲート３に到達
するように、ｎ ⁺型ソース領域４およびｎ^-型エピタキ
シャル層２が選択的にエッチングされ、そのエッチング
された面には酸化膜７が形成されている。そして、上記
酸化膜７はｐ⁺型埋込みゲート３表面で選択的に除去さ
れており、その除去された部分でｐ⁺型埋込みゲート３
に接続してゲート電極８が形成されている。

【０００７】次に、上記ノーマリオフ型ＳＩＴの動作
を、図３を参照しながら説明する。同図に示すノーマリ
オフ型ＳＩＴは、上記各ｐ⁺型埋込みゲート３，３間の
間隔ｗ_chが十分小さく、通常状態、すなわちゲート電圧
が印加されていない状態のとき、各ｐ⁺型埋込みゲート
３からｎ^-型エピタキシャル層２側へ広がる空乏層が、
破線で示すように重なり合っている。このため、ｎ⁺型
ドレイン領域１とｎ ⁺型ソース領域４との間のキャリア
の流れは上記空乏層によって遮られ、通常状態において
上記ＳＩＴはオフ状態となる。

【０００８】一方、上記ＳＩＴをオン状態にするために
は、ゲートに正の電圧を印加する。この正の電圧の印加
は、ｐ⁺型埋込みゲート３とｎ^-型エピタキシャル層２
との間のｐｎ接合に対して順方向バイアスであるので、
ｎ^-型エピタキシャル層２に広がる空乏層の幅が薄くな
る。そして、上記印加電圧が所定値以上になると各ｐ ⁺
型埋込みゲート３，３間の空乏層は重なり合わなくなっ
て、その間にキャリアが流れるチャネルが形成されるよ
うになる。この結果、ｎ⁺型ソース領域４から放出され
たキャリア（電子）がそのチャネルを通過してｎ⁺型ド
レイン領域１に到達できるようになり、ＳＩＴはオン状
態となる。

【０００９】また、上述のようにゲートに正の電圧を印
加すると、ｐ⁺型埋込みゲート３とｎ^-型エピタキシャ
ル層２との間のｐｎ接合の電位障壁が低下し、ｐ⁺型埋
込みゲート３からｎ⁺型ソース領域４へホール（正孔）
が注入するようになり、このホールの注入がｎ⁺型ソー
ス領域４からｎ^-型エピタキシャル層２への電子の供給
を促進する。このように、上記ノーマリオフ型ＳＩＴ
は、電子とホールの双方がオン時の動作に係わるバイポ
ーラ静電誘導トランジスタである。

【００１０】以上、ノーマリオフ型ＳＩＴについて説明
を行ったが、ノーマリオフ型ＳＩサイリスタのスイッチ
ング動作も、基本的には上記ＳＩＴと同じである。

【００１１】

【発明が解決しようとする課題】ところで、埋込みゲー
ト構造の静電誘導型半導体装置は、上述したような利点
があるが、半導体デバイス製造技術の限界およびその他
の諸特性などにより、埋込みゲートをソース（あるい
は、カソード）が形成されている表面に近づけて形成す
るには限界があった。

【００１２】このため、図３に示したノーマリオフ型Ｓ
ＩＴにおいて、ｎ⁺型ソース領域４からｎ^-型エピタキ
シャル層２に注入されたキャリアが、各ｐ⁺型埋込みゲ
ート３，３間に形成されるチャネルを通ってｎ⁺型ドレ
イン領域１に到達するとき、ｎ⁺型ソース領域４から上
記チャネルを通過するまでの距離が大きくなってしま
う。

【００１３】このように、上記距離が大きくなると、キ
ャリア再結合などによってチャネルを通過する前に消滅
するキャリアの割合が高くなり、ｎ⁺型ソース領域４か
ら放出されたキャリアのうちｎ⁺型ドレイン領域１に到
達するキャリアの数が減少してしまう。換言すれば、キ
ャリアの輸送効率（バイポーラトランジスタのベース効
率に相当）が低下することになるので、ｐ⁺型埋込みゲ
ート３からｎ⁺型ソース領域４へ注入する電流とドレイ
ン・ソース間電流との比率である電流増幅率ｈ _FSが小さ
くなってしまうという問題があった。

【００１４】また、ｎ⁺型ドレイン領域１とｎ⁺型ソー
ス領域４との間は、ｐ⁺型埋込みゲート３およびそれら
の周辺に形成される空乏層によって電気的に遮られてい
るが、この空乏層によるブロックはｐ⁺型埋込みゲート
３によるブロックに比べて非常に弱く、逆バイアス時に
各ｐ⁺型埋込みゲート３，３間の空乏層部においてブレ
イクダウンが発生しやすい。このようなブレイクダウン
が発生すると、ｎ⁺型ドレイン領域１とｎ⁺型ソース領
域４との間はほとんど導通状態となり（バイポーラトラ
ンジスタのパンチスルーに相当）、ドレイン・ソース間
電流をゲート電極によって制御することができなくなっ
てしまう。このように、従来の埋込み構造のＳＩＴにお
いては、ゲートオープン時のドレイン・ソース間耐圧Ｖ
_DSOおよび、ゲート・ソースショート時のドレイン・ソ
ース間耐圧Ｖ_DSSが低くなってしまうという問題があっ
た。

【００１５】なお、上記問題点は、ＳＩサイリスタにつ
いても同様であった。本発明は上記問題点を解決するも
のであり、その目的は、埋込みゲート構造の半導体装置
の電流増幅率および逆バイアス耐圧を向上することであ
る。

【００１６】

【課題を解決するための手段】請求項１記載の半導体装
置は、第１導電型の半導体領域の表面部に複数の第１導
電型のソース領域と、その半導体領域中に上記各ソース
領域から所定距離を隔てた下方に複数の第２導電型のゲ
ート領域と、その各ゲート領域に接続して上記ソース領
域を包む第２導電型の半導体領域を有する。

【００１７】請求項２記載の半導体装置は、第１導電型
の半導体基板上に第２導電型の半導体領域を形成し、そ
の半導体領域の表面部に複数の第２導電型のカソード領
域と、上記半導体領域中に上記各カソード領域から所定
距離を隔てた下方に複数の第１導電型のゲート領域と、
その各ゲート領域に接続して上記カソード領域を包む第
１導電型の半導体領域を有する。

【００１８】

【作用】請求項１記載の半導体装置は、第１導電型のソ
ース領域を包むようにして第２導電型の半導体領域が形
成されているので、ゲート電圧が印加されていないとき
は、上記ソース領域と第１導電型の半導体領域との間の
キャリアの流れは第２導電型の半導体領域によって遮断
される。したがって、各ゲート領域間（チャネル）を介
して流れるキャリアが存在しないので、ノーマリオフ型
の素子を実現するために各ゲート領域間の間隔を狭くし
て空乏層によるキャリアの流れの遮断を行う必要がなく
なり、主電流路となるチャネルの幅を広くすることが可
能となる。

【００１９】オン時には、所定のゲート電圧を印加する
ことによって、ゲート領域から上記第２導電型の半導体
領域を介してソース領域にホール（電子）を注入する。
この注入により、主電流となる電子（ホール）がソース
領域から上記第２導電型の半導体領域へ注入され、その
第２導電型の半導体領域を拡散により通過して上記第１
導電型の半導体領域領域に到達する。そして、この第１
導電型の半導体領域領域に到達した電子（ホール）は、
さらに上記チャネルを通過して第１導電型の半導体領域
領域の底面側（ドレイン領域）に達する。このとき、上
記第２導電型の半導体領域の不純物濃度を低く、かつソ
ース領域と上記第１導電型の半導体領域との間の距離を
短く形成すれば、その領域で消滅するキャリアの割合は
減少するので、キャリアの輸送効率は向上し、電流増幅
率が高くなる。

【００２０】また、ソース領域とドレイン領域との間の
電気的なブロックは、それらの領域と反対の導電型を有
する上記第２導電型の半導体領域によって行われている
ので、逆バイアス耐圧が高くなる。

【００２１】請求項２記載の半導体装置においては、請
求項１記載の半導体装置と同様の理由によってノーマリ
オフ型素子となる。ターンオン時には、所定のゲート電
圧を印加することによってゲート領域から上記第１導電
型の半導体領域を介してカソード領域にホール（電子）
を注入する。この注入により、電子（ホール）がカソー
ド領域から上記第１導電型の半導体領域に注入され、そ
の第１導電型の半導体領域を拡散により通過して第２導
電型の半導体領域に到達する。そして、この第２導電型
の半導体領域領域に到達した電子（ホール）は、さらに
上記チャネルを通過して半導体基板（アノード領域）に
到達し、アノード領域からカソード領域へホール（電
子）の流入を促進してサイリスタ状態となる。このと
き、上記第１導電型の半導体領域の不純物濃度を低く、
かつカソード領域と上記第２導電型の半導体領域との間
の距離を短く形成すればキャリアの輸送効率は高くな
り、半導体装置のオン抵抗およびオン電圧が小さくな
る。

【００２２】また、カソード領域とアノード領域との間
の電気的なブロックを、カソード領域を包む第１導電型
に半導体領域によって行っているので、逆バイアス耐圧
が高くなる。

【００２３】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は、本発明の一実施例である埋込みゲー
ト構造のＳＩＴの断面図である。

【００２４】同図において、シリコン半導体基板である
ｎ⁺型ドレイン領域１１の上面にはｎ^-型エピタキシャ
ル層１２が形成されており、そのｎ^-型エピタキシャル
層１２の表面から所定の深さに、複数のｐ⁺型埋込みゲ
ート１３が互いに間隔Ｗ_chを隔てて形成されている。こ
の間隔Ｗ_chは、ノーマリオン型のＳＩＴを形成するとき
の間隔であって、従来例として図３に示したノーマリオ
フ型のＳＩＴのゲート間間隔ｗ_chよりも広い。そして、
各ｐ⁺型埋込みゲート１３に接続しながらｎ^-型エピタ
キシャル層１２の表面に到達してｐ^-型第２ゲート領域
１４が形成されている。さらに、各ｐ^-型第２ゲート領
域１４の表面部には選択的にｎ⁺型ソース領域１５が形
成されている。ここで、ｎ⁺型ソース領域１５はｐ^-型
第２ゲート領域１４によってｎ^-型エピタキシャル層１
２から分離されているが、ｎ⁺型ソース領域１５からｎ
^-型エピタキシャル層１２までの距離（ｐ^-型第２ゲー
ト領域１４の幅）は、ｎ^-型エピタキシャル層１２の表
面からｐ⁺型埋込みゲート１３までの深さに比べて十分
短い。

【００２５】上記各領域は、たとえば以下のようにして
形成する。すなわち、まずｎ⁺型ドレイン領域１１の上
面にエピタキシャル成長によってｎ^-型エピタキシャル
層１２を形成する。次に、そのｎ^-型エピタキシャル層
１２の表面に一様に酸化膜を形成し、その酸化膜を選択
的に除去する。そして、上記酸化膜をマスクとしてｐ型
不純物を高濃度に導入し、さらに、上記酸化膜を除去し
た後にその上面に再び一様にｎ^-型エピタキシャル層１
２を形成する。そして、上記高濃度に導入したｐ型不純
物を熱拡散して、ｎ^-型エピタキシャル層１２の表面か
ら所定の深さにｐ⁺型埋込みゲート１３を形成する。

【００２６】この後の工程は、ｎ^-型エピタキシャル層
１２の表面において一般的な酸化・エッチング工程を繰
り返すことにより酸化膜マスクを形成し、そのマスクを
利用して選択的な不純物の拡散を行う。すなわち、ｐ^-
型第２ゲート領域１４の形成は、上述のマスクを用い
て、ｐ⁺型埋込みゲート１３の上部からｐ⁺埋込みゲー
ト１３にまで接続するようにｐ型不純物を深くドライブ
インさせることによって行う。また、ｎ⁺型ソース領域
１５の形成は、ｐ^-型第２ゲート領域１４表面から、上
述のマスクを用いて、選択的にｎ型不純物を拡散させて
行う。

【００２７】本実施例のＳＩＴは、さらに、部分的にｎ
^-型エピタキシャル層１２がｐ⁺型埋込みゲート１３に
達するまでエッチングされており、そこでｐ⁺型埋込み
ゲート１３の一部が表面に現れている。そして、ｎ^-型
エピタキシャル層１２表面およびｎ^-型エピタキシャル
層１２をエッチングした面には一様に酸化膜１６が形成
されており、その酸化膜１６は各ｎ⁺型ソース領域１５
の上面、および露呈しているｐ⁺型埋込みゲート１３の
上面で選択的に除去されている。さらに、各ｎ ⁺型ソー
ス領域１５の表面にはソース電極１７が形成され、ｐ⁺
型埋込みゲート１３の表面にはゲート電極１８が形成さ
れ、ｎ⁺型ドレイン領域１１の下面にはドレイン電極１
９が形成されている。

【００２８】次に、上記埋込みゲート構造のＳＩＴの動
作を説明する。まず、ゲート電圧を印加していない状態
においては、ｎ⁺型ソース領域１５とｎ^-型エピタキシ
ャル層１２との間にｐ^-型第２ゲート領域１４が形成さ
れているために、ｎ⁺型ソース領域１５とｎ⁺型ドレイ
ン領域１１との間でキャリアは流れず、ドレイン・ソー
ス間はオフ状態となる。

【００２９】このように、本実施例のＳＩＴにおいて
は、ｐ⁺型埋込みゲート１３近傍に形成される空乏層に
よってではなく、ｐ^-型第２ゲート領域１４を設けたこ
とによってノーマリオフ型素子を実現している。

【００３０】上記ＳＩＴをオン状態にするためには、所
定の正の値よりも大きいゲート電圧を印加することによ
って、ｐ⁺型埋込みゲート１３からｐ^-型第２ゲート領
域１４を介してｎ⁺型ソース領域１５にホールを注入す
る。そして、このホールの注入によって、ｎ⁺型ソース
領域１５からｐ^-型第２ゲート領域１４へ電子が注入さ
れる。

【００３１】このようにして注入された電子は、ｐ^-型
第２ゲート領域１４内を拡散してしてゆくことによって
ｎ^-型エピタキシャル層１２に到達し、さらに各ｐ⁺型
埋込みゲート１３，１３の間のチャネルを介してｎ⁺型
ドレイン領域１１に流れ込む。

【００３２】ここで、本実施例のＳＩＴは、ｐ^-型第２
ゲート領域１４の不純物濃度を低く形成してあり、かつ
ｎ⁺型ソース領域１５からｎ^-型エピタキシャル層１２
までのｐ^-型第２ゲート領域１４の幅を狭く形成してあ
るので、上記ｐ^-型第２ゲート領域１４へ注入された電
子は、その領域内でほとんど消滅することなく、拡散に
よってｎ^-型エピタキシャル層１２へ到達することがで
きる。したがって、ｐ ^-型第２ゲート領域１４における
電子の輸送効率は向上し、この結果、ｐ⁺型埋込みゲー
ト１３からｎ⁺型ソース領域１５へ注入する電流とドレ
イン・ソース間電流との比率で表される電流増幅率ｈ_FS
が大きくなる。

【００３３】また、ドレイン・ソース間のパンチスルー
に対する耐圧は、図３に示す従来のＳＩＴにおいて空乏
層によってブロックしていた構造に比べて、本実施例の
ようにｐ^-型第２ゲート領域１４によってブロックする
構造とすることによって高くなる。換言すれば、ゲート
オープン時のドレイン・ソース間耐圧Ｖ_DSO、およびゲ
ート・ソースショート時のドレイン・ソース間耐圧Ｖ
_DSSが高くなる。この理由は、ｐ^-型第２ゲート領域１
４とｎ^-型エピタキシャル層１２との間のｐｎ接合から
ｐ^-型第２ゲート領域１４側に広がる空乏層がｎ⁺型ソ
ース領域１５にまで到達するような逆バイアス電圧の値
が比較的大きいためである。

【００３４】さらに、ドレイン・ソース間電流の通路で
ある各ｐ⁺型埋込みゲート１３，１３間のチャネル幅
が、従来の埋込みゲート構造のＳＩＴのチャネル幅と比
べて広いので、そのチャネル部の抵抗値が小さくなる。
したがって、チャネル部における電圧降下が小さくなる
ので、ドレイン・ソース間のオン抵抗が小さくなる。

【００３５】上述のように、埋込みゲート構造のノーマ
リオフ型ＳＩＴにおいて、各ｐ⁺型埋込みゲート１３に
接続したｐ^-型第２ゲート領域１４を、ｎ⁺型ソース領
域１５を包むように形成することによって、電流増幅率
ｈ_FS特性およびドレイン・ソース間耐圧特性を向上させ
ることができる。

【００３６】なお、図１に示したＳＩＴのｐ^-型第２ゲ
ート領域１４は、隣接するｐ^-型第２ゲート領域１４と
分離して形成されているが、これら各ｐ^-型第２ゲート
領域１４どうしがｎ^-型エピタキシャル層１２の表面近
傍において互いに重なり合って形成されてもよい。

【００３７】また、本発明を、図１に示したＳＩＴの各
領域の導電型を反転させたＳＩＴにも適用することが可
能である。次に、本発明をサイリスタに適用した場合の
実施例をに示す。

【００３８】図２は、本発明を適用した埋込みゲート構
造のＳＩサイリスタの一実施例を示す断面図である。同
図に示すＳＩサイリスタは、ｐ型シリコン半導体基板の
上面に、図１に示す１２〜１５の領域と同等の構造を形
成している。すなわち、シリコン半導体基板であるｐ⁺
型アノード領域２１の上面にｎ^-型ベース領域２２が形
成されており、そのｎ^-型ベース領域２２の表面から所
定の深さに、複数のｐ⁺型埋込みゲート２３が互いに所
定間隔を隔てて形成されている。そして、各ｐ⁺型埋込
みゲート２３に接続しながらｎ^-型ベース領域２２の表
面に到達してｐ^-型第２ゲート領域２４が形成されてい
る。さらに、各ｐ^-型第２ゲート領域２４の表面部には
選択的にｎ⁺型ソース領域２５が形成されている。電極
などの構造は、基本的に図１に示したＳＩＴの電極構造
を同じであるので説明を省略する。

【００３９】なお、本発明を、図２に示したＳＩサイリ
スタの各領域の導電型を反転させたＳＩサイリスタに適
用することができる。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
埋込みゲート型のＳＩＴにおいて埋込みゲートに接続す
る第２ゲート領域を設け、その第２ゲート領域がソース
領域を包む構造としたので、各埋込みゲート間の間隔を
広くしたノーマリオフ型素子を実現できる。ここで、第
２ゲート領域の不純物濃度を低く、かつその幅を薄く形
成することによってキャリアの輸送効率が向上して電流
増幅率が高くなる。また、ドレイン・ソース間のパンチ
スルーに対するブロックを、埋込みゲート近傍の空乏層
によってではなく、第２ゲート領域によって行っている
ので、ドレイン・ソース間の逆バイアス耐圧が高くな
る。さらに、上記第２ゲート領域を埋込みゲート型のＳ
Ｉサイリスタにおいてカソード領域を包むように形成し
ても同等の効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例である埋込みゲート構造のＳ
ＩＴの断面図である。

【図２】本発明の他の実施例である埋込みゲート構造の
ＳＩサイリスタの断面図である。

【図３】従来の埋込みゲート構造の半導体装置の一例を
示すＳＩＴの断面図である。

【符号の説明】

１１ｎ⁺型ドレイン領域１２ｎ^-型エピタキシャル層１３ｐ⁺型埋込みゲート１４ｐ^-型第２ゲート領域１５ｎ⁺型ソース領域２１ｐ⁺型アノード領域２２ｎ^-型ベース領域２３ｐ⁺型埋込みゲート２４ｐ^-型第２ゲート領域２５ｎ⁺型カソード領域

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体領域の表面部に複数
の第１導電型のソース領域と、前記半導体領域中に前記
各ソース領域から所定距離を隔てた下方に複数の第２導
電型のゲート領域と、該各ゲート領域に接続して前記ソ
ース領域を包む第２導電型の半導体領域とを有すること
を特徴とした半導体装置。
【請求項２】第１導電型の半導体基板上に第２導電型
の半導体領域を形成し、該半導体領域の表面部に複数の
第２導電型のカソード領域と、前記半導体領域中に前記
各カソード領域から所定距離を隔てた下方に複数の第１
導電型のゲート領域と、該各ゲート領域に接続して前記
カソード領域を包む第１導電型の半導体領域とを有する
ことを特徴とした半導体装置。