KR20190087861A - 표면 조도가 개선된 반도체 구조체 및 이의 제조 방법 - Google Patents

표면 조도가 개선된 반도체 구조체 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 표면 조도가 개선된 반도체 구조체에 관한 것으로서, 더욱 자세하게는 육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판, 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역 및 상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층을 포함하는 반도체 구조체, 이의 제조 방법 및 이를 포함하는 반도체 소자에 관한 것이다.

Description

표면 조도가 개선된 반도체 구조체 및 이의 제조 방법{Semiconductor Structure for improvement of surface roughness and methods for production thereof}
본 발명은 표면 조도가 개선된 반도체 구조체 및 그 제조 방법에 관한 것이다.
차세대 수송수단인 전기자동차 및 신 재생에너지의 전력변환을 위한 고효율 인버터 기술의 필요성 및 역할이 급증함에 따라, 전력 반도체 소자에 대한 연구가 활발히 진행되고 있다.
현재, 실리콘 전력 반도체 소자가 인버터 시스템의 핵심 전력 변환 부품으로 사용되고 있으나, 실리콘 소자로 구성된 전원 장치를 고속화/경량화 하면서 동시에 고효율화, 고출력화를 달성하는 것은 점차 한계 상황에 이르고 있는 실정이다.
실리콘 반도체 소자로 구성된 전력 변환 장치는 전력 반도체 소자를 직, 병렬로 연결하는 방식으로 많은 공간을 차지하고, 열 방출에 필요한 냉각 장치 등 부대 장치가 필요하며, 스위치 소자마다 트리거 회로를 연결하여 경량화/소형화 및 고속 스위칭 측면에서 불리하다.
반면, 실리콘 카바이드(탄화규소, SiC) 전력 반도체 소자는 재료 고유의 물질적 특성이 우수하여, 고출력, 고효율 전력 변환 소자 분야에 있어서, 기존의 실리콘 등 타 반도체 소자에 비해 탁월한 장점을 갖는 소자로서 각광받고 있다.
실리콘 카바이드 전력 반도체 소자는 기존 실리콘 기반의 전력 반도체 소자에 비해 에너지 밴드 폭이 3배, 항복 전압 특성이 10배, 포화전자 속도가 2배, 열전도도 특성이 3배로 높아서, 고온, 고 전압에서의 소자 안정성이 우수하고 높은 동작 주파수에서의 동작이 가능하여 기존의 전기, 전자 시스템의 신뢰성을 향상시키고 전력 변환 효율을 높이며 시스템을 경량화시킬 수 있다.
실리콘 카바이드를 이용한 반도체 소자는 단일 n 타입 또는 p 타입 실리콘 카바이드 반도체를 활용하기도 하지만, 그 용도에 따라 실리콘 카바이드 반도체에 불순물을 주입하여 p 타입 및 n 타입 영역을 전체적으로 또는 국소화 영역으로 형성한다. 실리콘 카바이드 반도체에 p 타입 SiC 영역을 형성하기 위해서 알루미늄 혹은 붕소를 주입하고 n 타입 SiC 영역을 형성하기 위해서 질소를 주입하며, 실리콘 카바이드의 경도 때문에 확산 공정이 아닌, 고 전류 이온 주입 공정을 활용 해야한다. 이렇게 주입된 불순물을 활성화하기 위하여 고온에서 장시간 활성화 열처리 공정을 진행하게 되는데, 이 경우 탄소가 승화하면서 표면 거칠기가 높아진다.
높은 표면 거칠기는 반도체 계면 특성을 악화시켜, 제조된 반도체 소자의 특성에 바람직하지 않은 영향을 미치게 되고, 표면 누설 전류의 통로가 되어 반도체 소자의 특성을 악화시킨다.
이러한 단점을 보완하기 위해서 현재는 활성화 열처리 공정 후, 질산 알루미늄(AlN) 또는 경화된 포토 레지스터를 캡층으로 올린 이후, 수산화칼륨(KOH) 또는 산소 플라즈마 건식 에칭을 이용하여 상기 캡층을 제거하는데, 이 때 실리콘 카바이드의 표면에 습식 식각 손상, 플라즈마로 인한 손상이 발생하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판, 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역 및 상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층을 포함하는 표면 조도가 개선된 반도체 구조체를 제공하는 것이다.
보다 구체적으로, 상기 질화계 캡층은 반도체 기판과 동일한 원자 구조를 갖고, 계면 상태를 완화시켜서 표면 조도를 향상시킬 수 있다.
그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 분야 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표면 조도가 개선된 반도체 구조체는,
육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판, 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역 및 상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층을 포함한다.
본 발명의 일 실시예에 따라, 상기 실리콘 카바이드(SiC) 반도체 영역은, p 타입 반전 영역인 것인 것일 수 있다.
본 발명의 일 실시예에 따라, 상기 반도체 구조체는, 반도체의 실리콘 카바이드(SiC)/실리콘 다이옥사이드(SiO2) 계면 전하 포획 밀도를 감소시키는 것일 수 있다.
본 발명의 일 실시예에 따라, 상기 불순물은, 질소(N), 붕소(B) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 하나 이상을 포함하는 것일 수 있다.
본 발명의 일 실시예에 따라, 상기 질화계 캡층은, 질화 알루미늄(AlN), 질화 붕소(BN) 또는 이 둘의 조합을 포함하는 것을 포함하는 것일 수 있다.
본 발명의 일 실시예에 따라, 상기 질화 붕소(BN)는, 육방정계(hexagonal) 이차원 물질이고, 반도체 기판과 접촉 시, 계면 상태를 완화시키는 것일 수 있다.
본 발명의 일 실시예에 따라, 상기 질화계 캡층은, 3층 내지 10층의 적층 구조를 갖는 것일 수 있다.
본 발명의 일 실시예에 따라, 상기 질화계 캡층의 두께는, 3 nm 내지 10 nm 인 것일 수 있다.
본 발명의 다른 측면의 일 실시예에 따른, 표면 조도가 개선된 반도체 구조체의 제조 방법은, 반도체 기판 상부에 불순물이 주입된 반도체 영역을 형성하는 단계, 상기 반도체 영역 상에 육방정계 구조를 갖는 질화 붕소 캡층을 형성 하는 단계, 상기 캡층을 포함하는 반도체 기판을 열처리하는 단계 및 상기 캡층을 제거하는 단계를 포함한다.
본 발명의 일 실시예에 따라, 상기 육방정계 구조를 갖는 질화 붕소 캡층은, 유기 화학 기상 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 공정으로 형성하는 것일 수 있다.
본 발명의 일 실시예에 따라, 상기 열처리 단계는, 1500 ℃ 내지 1800 ℃의 온도에서, 10 분 내지 30 분 동안 비활성화 분위기에서 진행하는 것일 수 있다.
본 발명의 일 실시예에 따라, 상기 캡층을 제거하는 단계는, 초순수, HF 또는 이 둘의 혼합액을 이용하는 것일 수 있다.
본 발명의 일 실시예에 따라, 상기 HF 및 초순수의 혼합액은 1:6 내지 1:10의 혼합비인 것일 수 있다.
본 발명의 표면 조도가 개선된 반도체 구조체는, 육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판, 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역 및 상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층을 포함하여 계면 상태를 완화시켜서 고 신뢰도를 갖는 반도체 소자를 제공할 수 있다.
보다 구체적으로는, 표면 조도가 개선된 반도체 구조체에 관한 것으로서, 반도체 기판과 동일한 육방정계 구조를 갖는 질화 붕소 캡층을 도포하여, 표면 거칠기를 개선하고, 계면 전하 포획 상대 밀도가 개선된 고품질의 실리콘 카바이드 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따라 제조된 반도체 구조체의 단면도를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따라 제조된 p 타입 반전 영역을 포함한 반도체 구조체의 단면도를 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 구조체 제조 방법에 대한 순서도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 구조체 제조 방법에 대한 순서를 도시한 단면도이다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다.
이하에서 설명하는 실시예들에는 다양한 변경이 가해질 수 있다. 아래 설명하는 실시예들은 발명의 범위를 설명된 실시 형태로 한정하려는 것이 아니며, 본 출원을 통해 권리로서 청구하고자 하는 범위는 이들에 대한 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
구성 요소(element) 또는 층이 다른 요소 또는 층 "상에(on)", "에 연결된(connected to)", 또는 "에 결합된(coupled to)" 것으로서 나타낼 때, 이것이 직접적으로 다른 구성 요소 또는 층에 있을 수 있거나, 연결될 수 있거나 결합될 수 있거나 또는 간섭 구성 요소 또는 층(intervening elements and layer)이 존재할 수 있는 것으로 이해될 수 있다.
이하, 본 발명의 표면 조도가 개선된 반도체 구조체에 대하여 실시예 및 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본 발명이 이러한 실시예 및 도면에 제한되는 것은 아니다.
본 발명의 일 측면에서, 표면 조도가 개선된 반도체 구조체는, 육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판, 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역 및 상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층을 포함한다.
반도체 기판은 기판 상부에 형성될 반도체 영역과 실질적으로 반응하지 않으면서, 고온 하에 노출되어도 변형, 열화 등이 일어나지 않는 물질을 포함할 수 있으며, 통상적인 반도체 공정에서 사용되는 기판으로서, 예를 들어, 실리콘, 실리콘 산화물 (예: SiO2), 실리콘 질화물 (예: SiN), 실리콘 카바이드(SiC), 질화 반도체 (예: GaN), 금속 호일(metal foil, 예를 들면, 구리 호일, 알루미늄 호일, 니켈 호일, 팔라디움 호일, 스테인레스 스틸(stainless steel) 등), 금속 산화물, HOPG(Highly Ordered Pyrolytic Graphite), 헥사고날 보론 나이트라이드(Hexagonal Boron Nitride:h-BN), c-plane 사파이어 웨이퍼 (c-plane sapphire wafer), ZnS (Zinc Sulfide) 및 고분자 기판(polymer substrate)으로 이루어진 군으로부터 선택되는 하나 이상을 포함할 수 있으나, 바람직하게는, 실리콘 카바이드(SiC)일 수 있으며, 더욱 바람직하게는 육방정계(hexagonal) 구조의 실리콘 카바이드일 수 있다.
상기 반도체 기판의 예시에서, 상기 금속 호일은, 알루미늄 호일과 같이 녹는 점이 높으면서 탄소 박막을 형성촉매로는 작용하지 않는 물질 또는 구리 및 니켈 호일처럼 탄소 박막 형성 촉매로도 작용할 수 있는 물질일 수 있다.
상기 반도체 기판의 예시에서, 상기 금속 산화물의 보다 구체적인 예로는, 알루미늄 산화물, 몰리브덴 산화물, 마그네슘 산화물, 인듐 틴 옥사이드 등일 수 있으나 이에 한정되는 것은 아니다.
상기 실리콘 카바이드는 실리콘과 탄소의 화합물로 공유결합과 부분적 이온결합으로 이루어진 인공화합물로서, 기존에 범용으로 사용되는 실리콘에 비해 에너지 밴드폭이 3배, 항복 전압 특성이 10배, 포화 전자 속도가 2 배, 열전도도 특성이 3배로 높아서 실리콘에 비해 약 8배 높은 전압을 견딜 수 있고, 전류는 100배 정도 흘릴 수 있다.
또한, 상기 실리콘 카바이드는 간접 천이 반도체로서, 단결정 제조 기술이 다른 기판에 비해 간이한 편이며, GaN과 격자 부정합이 적고 열특성이 우수하여 GaN 박막을 성장시키는 기판으로 활용될 수도 있다.
상기 실리콘 카바이드의 결정 구조는 1000 ℃ 내지 2700 ℃ 이상의 영역에 걸쳐 결정 구조가 다른 상이 존재할 수 있으며, 대표적인 안정상으로는 3C(Cubic), 4H(Hexagonal), 6H(Hexagonal), 15R(Rhombohedral) 등이며, 이외에도 200 여종이 넘는 동질 이상형이 존재하지만, 대형의 단결정 성장이 가능한 안정상으로 존재할 수 있는 다형으로서 바람직하게는 4H 육방정계(4층 육방정계) 구조일 수 있다.
상기 반도체 기판은 서로 다른 1 이상의 물질의 혼합물로 이루어진 단일층일 수도 있고, 서로 다른 2 이상의 물질로 이루어진 개별 층들이 적층된 다층 구조일 수도 있다.
본 발명의 일 실시예에 따를 때, 상기 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역은, p 타입 반전 영역인 것일 수 있다.
상기 반도체 영역은, 실리콘 카바이드 기판에 용도에 따라 불순물을 주입하여, p 타입, n 타입을 전체적으로 혹은 국소적으로 형성시키는 것을 의미하며, p 타입 반전 또는 n 타입인 것일 수 있으며, 바람직하게는 p 타입 반전 영역일 수 있다.
본 발명의 일 실시예에 따를 때, 상기 p 타입 반전 실리콘 카바이드 반도체 영역을 포함하는 반도체 구조체는, 반도체의 SiC/SiO2 계면 전하 포획 밀도를 감소시키는 것일 수 있다. 상기 전하 포획 밀도의 감소는, 소자의 표면 누설 전류를 감소시켜서 소자 저항을 개선시킬 수 있다.
본 발명의 일 실시예에 따를 때, 상기 불순물은, 질소(N), 붕소(B) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 하나 이상을 포함하는 것일 수 있다.
상기 p 타입 실리콘 카바이드 반도체 영역은, 실리콘 카바이드 반도체에 불순물로서, 알루미늄 또는 붕소, 바람직하게는 붕소를 주입한 것일 수 있으며, 상기 n 타입 실리콘 카바이드 반도체 영역은, 불순물로서, 질소를 주입한 것일 수 있다.
상기 붕소를 주입한 p 타입 실리콘 카바이드 반도체 영역은, 정공(hole)에 의해 전류가 흐르므로 정공이 메이저 캐리어가 되고, 자유 전자가 마이너 캐리어가 되는 것으로써, 붕소 원자량을 증가시키면 정공이 증가할 수 있다.
상기 불순물은, 고온 이온 임플란터를 활용하여 주입할 수 있으며, 불순물 주입시 불순물 농도와 주변 온도, 주입 에너지는 최종적으로 요구되는 p 타입 반전 영역의 두께와 농도에 맞게 조절할 수 있다.
본 발명의 일 실시예에 따를 때, 상기 질화계 캡층은, 질화 알루미늄(AlN), 질화 붕소(BN) 또는 이 둘의 조합을 포함하는 것일 수 있다.
상기 질화계 캡층은, 상기 반도체 기판의 크랙에서 발생된 부분에서 누설 캐패시턴스를 억제하여, 표면 조도를 개선하고 반도체 소자 특성 및 신뢰성을 개선할 수 있다.
상기 질화계 캡층은, 질화 알루미늄, 질화 붕소 또는 이 둘의 조합을 포함하는 것일 수 있으나, 바람직하게는 붕소를 주입한 p 타입 반도체 영역과의 접합을 고려하여 질화 붕소일 수 있다.
본 발명의 일 실시예에 따를 때, 상기 질화 붕소(BN)는, 육방정계(hexagonal) 이차원 물질이고, 반도체 기판과 접촉시, 계면 상태를 완화시키는 것일 수 있다.
상기 육방정계 구조의 질화 붕소 캡층(이하, h-BN 캡층)은 p 타입 영역 형성 공정에서 활성화 열처리 발생하는 표면 거칠기가 개선되어 산화 공정 시, 실리콘 카바이드/이산화 규소 계면에 발생하는 전하 포획 상태 밀도를 효과적으로 낮춰 산화막을 활용하는 반도체 소자의 저항을 낮추는 것일 수 있다.
또한, 상기 h-BN 캡층은, 활성화 열처리 시 발생하는 표면 거칠기를 개선시켜 표면 누설 전류를 감소시킨 실리콘 카바이드 반도체 소자를 제공할 수 있다.
상기 h-BN 캡층은, 압축 응력을 갖는 막일 수 있으며, 종래의 인장 응력을 갖는 패턴으로 인해 유발되는 크랙을 방지하고, 상기 크랙이 발생된 부분에서 유발되는 누설 캐패시턴스를 억제하여, 방전 전압(Breakdown Voltage)를 개선할 수 있다.
본 발명의 일 실시예에 따를 때, 상기 질화계 캡층은, 3층 내지 10층의 적층 구조를 갖는 것일 수 있다.
상기 질화계 캡층은 3층 미만을 캡층으로 사용할 경우, 성장된 질화계 캡층의 균일도가 저하되어 활성화에 좋지 않은 영향을 미칠 수 있고, 10층을 초과하는 경우에는, 캡층의 두께가 너무 두꺼워져서 추후 캡층 제거가 어려워 지고, 결과적으로 반도체 소자의 신뢰도가 저하될 수 있다.
본 발명의 일 실시예에 따를 때, 상기 질화계 캡층의 두께는, 3 nm 내지 10 nm 인 것일 수 있다.
상기 캡층의 두께가 3 nm 미만일 경우에는, 질화계 캡층의 표면 거칠기 개선 효과가 저감되어, 반도체 표면에 손상을 가져올 수 있으며, 10 nm 초과하는 경우에는, 신뢰도가 저하되어 고용량의 반도체 집적 소자를 형성하기 어려울 수 있다.
본 발명의 또 다른 측면에서, 표면 조도가 개선된 반도체 구조체 제조 방법은, 반도체 기판 상부에 불순물이 주입된 반도체 영역을 형성하는 단계, 상기 반도체 영역 상에 육방정계 구조를 갖는 질화 붕소 캡층을 형성하는 단계, 상기 캡층을 포함하는 반도체 기판을 열처리하는 단계 및 상기 캡층을 제거하는 단계를 포함한다.
본 발명의 일 실시예에 따를 때, 상기 육방정계 구조를 갖는 질화 붕소 캡층은(h-BN 캡층), 유기 화학 기상 증착 (Metal Organic Chemical Vapor Deposition, MOCVD) 공정으로 형성되는 것일 수 있다.
MOCVD 공정은 반응성이 강한 기체 상태의 물질을 반응 장치 안에 주입하여 이를 빛, 열, 플라즈마, 마이크로웨이브(microwave), X-레이, 전기장 등을 이용하여 반응성 가스를 활성화 시켜 기판 위에 양질의 막을 형성하는 공정을 의미한다. 특히, 이중에서도 사용 전구체에 따른 분류로서 유기 금속 소스(metal organic source)를 이용하여 막을 형성시키는 방법을 의미하는 것으로써, 금속 유기화학물의 분해 온도가 낮기 때문에 '저온'에서의 에피 박막 성장이 가능하고, 박막 성장 속도가 빠른 공정시간을 단축시킬 수 있으며, 전구체 및 캐리어 가스의 온도와 유량을 조절하여 박막 조성이나 박막의 성장 속도를 제어할 수 있다. 또한, 스텝 커버리지(step coverage) 특성이 우수하고 기판이나 결정 표면의 손상이 거의 없을 수 있다.
상기 MOCVD 공정은, 활성화 되지 않은 불순물, 바람직하게는 활성화되지 않은 붕소가 주입된 실리콘 카바이드 반도체 영역 상에 h-BN 캡층을 MOCVD 장비를 이용하여 성장시키는 것일 수 있으며, 종래의 CVD(화학 기상 증착) 공정을 이용한 것과 비교할 때, 이차원 물질인 h-BN 의 층수를 조절하기 쉽고, 대면적으로 균일한 캡층의 형성에 용이할 수 있다.
상기 MOCVD 공정은 미세가공으로부터 미터 규모의 코팅에 이르는 등 넓은 범위의 증착 코팅이 가능할 수 있으며, 반도체 레이저용 다층 박막 등과 같은 소량 생산에서 세라믹 재료로서의 분체와 같은 대량 생산에 이르기까지 서로 다른 생산규모에의 대응도 가능할 수 있다.
특히, 상기 h-BN 캡층의 MOCVD 공정은, 미세가공에 있어서, 서브마이크론 규모의 요철면 상에 균일한 막을 형성할 수 있게 하여, 표면 조도를 개선시킬 수 있으며, 고 순도 기체의 사용이 가능하므로 고 순도 재료의 합성에 적합할 수 있고, 초격자 공정에서의 단원자층 수준으로 계면의 정밀한 제어가 가능할 수 있다.
본 발명의 일 실시예에 따를 때, 상기 열처리 단계는, 1500 ℃ 내지 1800 ℃ 의 온도에서 10 분 내지 30 분 동안 비활성화 분위기에서 진행하는 것일 수 있다.
상기 활성화 열처리 단계에서, 1500 ℃ 미만으로 열처리 하는 경우, 결정 성장과 불순물의 농도 제어를 통한 도핑 레벨 조절이 동시에 어려워져서, 에피텍셜의 성장이 제대로 이루어지지 않을 수 있으며, 1800 ℃를 초과하는 경우, 우수한 결정질을 갖기 어려울 수 있다. 상기 비활성화 분위기는 질소(N2) 또는 아르곤(Ar) 가스 분위기일 수 있다.
상기와 같이, 특정 온도, 특정 시간 범위 내에서 활성화 열처리하는 단계는, 높은 정전 용량과 함께 우수한 저항 특성을 가지는 반도체 소자를 제조하게 할 수 있다.
본 발명의 일 실시예에 따를 때, 상기 캡층을 제거하는 단계는, 초순수, HF 또는 이 둘의 혼합액을 이용하는 것일 수 있으며, 바람직하게는 이 둘의 혼합액인 것일 수 있다.
상기 h-BN 캡층은, 질화 알루미늄 또는 경화된 포토 레지스터를 캡층으로 적용할 때와 비교하여, 상기 캡층을 제거하는 단계에서, KOH에 의한 습식 식각 및 플라즈마 손상에서 자유로운 표면을 포함하는 실리콘 카바이드 반도체 기판을 구현할 수 있다.
상기 캡층을 제거하는 단계에서, HF 용액에 담궈 캡층을 제거할 경우, p 타입 실리콘 카바이드 반도체 영역에 습식 손상을 받을 수 있기 때문에, HF와 초순수를 포함한 용액으로 제거하여 p 타입 실리콘 카바이드 반도체 영역을 노출시키는 것일 수 있다.
상기 h-BN 캡층을 제거한 후, 초순수로 린스할 수 있으며, 초순수는 질소를 활용하여 블로잉한 것일 수 있다.
본 발명의 일 실시예에 따를 때, 상기 HF 및 초순수의 혼합액은, 1:6 내지 1:10의 혼합비인 것일 수 있다.
상기 혼합비가 1:6 미만인 경우 HF의 농도가 너무 높아져서, 과식각의 우려가 있을 수 있으며, 1:10을 초과하는 경우 HF 농도가 너무 낮아져서, 캡층의 완전 제거가 어려울 수 있다.
이하, 실시예 및 비교예에 의하여 본 발명을 더욱 상세히 설명하고자 한다.
단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 내용이 하기 실시예에 한정되는 것은 아니다.
실시예 . 표면 조도가 개선된 반도체 구조체
먼저, 준비된 육방정계 n 타입 실리콘 카바이드 반도체 기판 상에 고온 이온 임플란터를 활용하여 p 타입 불순물을 주입한다. 불순물 주입시, 불순물 농도와 주변 온도, 주입 에너지를 요구하는 p 타입 반전 영역의 두께와 농도에 맞춰 조절하였다.
상기 주입한 불순물은 알루미늄 또는 붕소 중 하나를 반드시 포함하나, 추후, 불순물이 주입된 육방정계 n 타입 반도체 기판상에 붕소를 포함하는 h-BN을 캡층을 성장시킬 것을 고려하여, 동종인 붕소를 불순물로 주입하였다.
그 다음, 활성화 되지 않은 불순물이 주입된 실리콘 카바이드 반도체 영역상에 h-BN 캡층을 MOCVD 장비를 이용하여 성장시켰다.
h-BN 캡층은 3층 내지 10층, 3 nm 내지 10 nm 두께로 조절하여 성장시켰다.
그 다음, 불순물이 주입된 실리콘 카바이드 반도체 영역을 포함하는 실리콘 카바이드 반도체 기판을 고온 열처리(High Temperature Anneal Furnace) 장비를 사용하여 활성화 열처리 공정을 진행하였다. 활성화 열처리는 1500 ℃ 내지 1800 ℃의 온도 범위에서 10 분 내지 30 분 동안 비활성 분위기에서 진행하였다.
다음으로, 실리콘 반도체 소자 제조 공정을 위해, 성장된 h-BN 캡층을 HF와 초순수를 포함한 용액으로 제거하여 p 타입 실리콘 카바이드 영역을 노출시켰다.
이 때, HF와 초순수의 혼합 비율은 1:6 내지 1:10으로 혼합하여 사용하였고, h-BN 캡층을 제거한 후, 질소를 활용하여 블로잉한 초순수로 린스하였다.
성능의 확인
상기 실시예에 따른 반도체 구조체 및 이를 포함하는 반도체 소자의 신뢰도 및 표면 조도 등을 확인하기 위하여, 표면 거칠기 등을 측정한 결과, 본 발명의 일 실시예에 따른 p 타입 실리콘 카바이드 반전 영역을 포함하는 n 타입 실리콘 카바이드 반도체 소자의 표면 누설 전류가 종래에 비해 감소하고, p 타입 실리콘 카바이드 반전 영역과 산화 공정을 포함하는 소자의 실리콘 카바이드/실리콘 옥사이드 계면 전하 포획 밀도가 감소하여, 소자 저항을 개선시키는 것을 확인하였다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 육방정계 n 타입 실리콘 카바이드 반도체 기판
110: 불순물이 주입된 실리콘 카바이드 반도체 영역
111: p 타입 실리콘 카바이드 영역
120: 육방정계 질화 붕소 캡층(h-BN 캡층)
S10: 반도체 기판 상부에 불순물이 주입된 반도체 영역을 형성하는 단계
S20: 상기 반도체 영역 상에 h-BN 캡층을 형성하는 단계
S30: 상기 캡층을 포함하는 반도체 기판을 열처리 하는 단계
S40: 캡층 제거 단계

Claims (13)

  1. 육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판;
    불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역; 및
    상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층;
    을 포함하는,
    표면 조도가 개선된 반도체 구조체.
  2. 제1항에 있어서,
    상기 실리콘 카바이드(SiC) 반도체 영역은,
    p 타입 반전 영역인 것인,
    표면 조도가 개선된 반도체 구조체.
  3. 제2항에 있어서,
    상기 반도체 구조체는,
    반도체의 실리콘 카바이드(SiC)/실리콘 다이옥사이드(SiO2) 계면 전하 포획 밀도를 감소시키는 것인,
    표면 조도가 개선된 반도체 구조체.
  4. 제1항에 있어서,
    상기 불순물은,
    질소(N), 붕소(B) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 하나 이상을 포함하는 것인,
    표면 조도가 개선된 반도체 구조체.
  5. 제1항에 있어서,
    상기 질화계 캡층은,
    질화 알루미늄(AlN), 질화 붕소(BN) 또는 이 둘의 조합을 포함하는 것인,
    표면 조도가 개선된 반도체 구조체.
  6. 제5항에 있어서,
    상기 질화 붕소(BN)는,
    육방정계(hexagonal) 이차원 물질이고, 반도체 기판과 접촉 시, 계면 상태를 완화시키는 것인,
    표면 조도가 개선된 반도체 구조체.
  7. 제 1항에 있어서,
    상기 질화계 캡층은,
    3층 내지 10층의 적층 구조를 갖는 것인,
    표면 조도가 개선된 반도체 구조체.
  8. 제 1항에 있어서,
    상기 질화계 캡층의 두께는,
    3 nm 내지 10 nm 인 것인,
    표면 조도가 개선된 반도체 구조체.
  9. 반도체 기판 상부에 불순물이 주입된 반도체 영역을 형성하는 단계;
    상기 반도체 영역 상에 육방정계 구조를 갖는 질화 붕소 캡층을 형성하는 단계;
    상기 캡층을 포함하는 반도체 기판을 열처리하는 단계; 및
    상기 캡층을 제거하는 단계;
    를 포함하는,
    표면 조도가 개선된 반도체 구조체의 제조 방법.
  10. 제9항에 있어서,
    상기 육방정계 구조를 갖는 질화 붕소 캡층은,
    유기 화학 기상 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 공정으로 형성하는 것인,
    표면 조도가 개선된 반도체 구조체의 제조 방법.
  11. 제9항에 있어서,
    상기 열처리 단계는,
    1500 ℃ 내지 1800 ℃ 의 온도에서, 10 분 내지 30 분 동안 비활성화 분위기에서 진행하는 것 인,
    표면 조도가 개선된 반도체 구조체의 제조 방법.
  12. 제9항에 있어서,
    상기 캡층을 제거하는 단계는,
    초순수, HF 또는 이 둘의 혼합액을 이용하는 것인,
    표면 조도가 개선된 반도체 구조체의 제조 방법.
  13. 제12항에 있어서,
    상기 HF 및 초순수의 혼합액은,
    1:6 내지 1:10의 혼합비인 것인,
    표면 조도가 개선된 반도체 구조체의 제조 방법.

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