KR20210152877A - 반도체 기판 및 그 처리 방법과, 반도체 기판의 점결함 평가 방법 - Google Patents

반도체 기판 및 그 처리 방법과, 반도체 기판의 점결함 평가 방법 Download PDF

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Abstract

본 발명은 반도체 기판의 점결함 농도 개선을 위하여 질화알루미늄(AlN)을 이용한 처리 방법과 그 처리 방법이 수행된 반도체 기판 및 반도체 기판의 점결함 평가 방법에 관한 것이다. 본 발명의 실시예에 따른 반도체 기판은, 탄화규소 기판을 준비하고, 탄화규소 기판 상에 도펀트(dopant)를 포함하는 물질로 박막을 증착하며, 박막이 증착된 탄화규소 기판에 열처리를 수행하고, 박막을 제거하여 형성할 수 있다.

Description

반도체 기판 및 그 처리 방법과, 반도체 기판의 점결함 평가 방법{SEMICONDUCTOR SUBSTRATE AND PROCESSING METHOD THEREOF, AND METHOD FOR EVALUATING POINT DEFECT OF SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 기판에 관한 것으로, 특히 반도체 기판의 점결함 농도 개선을 위하여 질화알루미늄(AlN)을 이용한 처리 방법과 그 처리 방법이 수행된 반도체 기판 및 반도체 기판의 점결함 평가 방법에 관한 것이다.
반도체 소자의 제조에 사용되는 단결정 실리콘은 쵸크랄스키(Czochralski)법에 의해 주로 성장된다. 쵸크랄스키법은 고순도의 다결정 실리콘을 액상으로 용융시킨 후 종자 결정을 실리콘 융액의 표면에 접촉시켰다가 서서히 회전시키면서 상부로 인상시켜 고액 계면(Melt-crystal interface)으로부터 소망하는 직경을 갖는 단결정 실리콘을 잉곳(ingot) 형태로 성장시키는 방법이다.
단결정 실리콘 잉곳의 성장 중에는 잉곳의 성장 속도와 고액 계면에서의 온도 구배의 상대적 비율(V/G)에 따라, 단결정 내로 공공(vacancy) 점결함 또는 침입형(interstitial) 점결함이 유입된다. 점결함이 유입된 결정 영역은 잉곳의 성장과정과 잉곳이 상온으로 냉각되기까지 여러 온도 대역의 열 이력 분포에 노출된다. 이에 따라 실리콘 단결정 안에는 열 이력 분포의 함수로 점결함 농도가 분포하게 된다. 이러한 점결함 농도는 결정의 품질 특성에 영향을 미칠 뿐만 아니라 반도체 소자의 제조 수율에도 영향을 미친다.
한편, 탄화규소(SiC) 웨이퍼의 점결함 농도를 감소시키기 위하여 기존에는 불순물 이온을 탄화규소 웨이퍼 내에 주입하는 방법을 이용하였다.
반도체 기판에 불순물을 주입하기 위한 이온주입 장비는 많은 공간을 필요로하고, 이온주입 장비의 운용을 위해서는 비용도 많이 소요되는 문제점이 있다. 또한, 이온주입을 위해서는 고온 열처리가 함께 수행되어야 하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 기판의 점결함 농도 개선을 위하여 질화알루미늄(AlN)을 이용한 처리 방법과 그 처리 방법이 수행된 반도체 기판 및 반도체 기판의 점결함 평가 방법을 제공한다.
본 발명의 실시예에 따른　반도체 기판의 처리 방법은, 탄화규소 기판을 준비하는 단계; 상기 탄화규소 기판 상에 도펀트(dopant)를 포함하는 물질로 박막을 증착하는 단계; 상기 박막이 증착된 상기 탄화규소 기판에 열처리를 수행하는 단계;　및 상기 박막을 제거하는 단계를 포함할 수 있다.
일 실시예로서, 상기 도펀트는, n형 도펀트 및　p형 도펀트 중 적어도 하나를 포함할 수 있다.
일 실시예로서, 상기 도펀트는, 질화알루미늄(AlN)을 포함할 수 있다.
일 실시예로서, 상기 박막을 증착하는 단계는, 상기 도펀트를 포함하는 물질을　RF(Radio Frequency)　스퍼터링(Sputtering)　방식을 이용하여 상기 박막을 증착하는 단계를 포함할 수 있다.
일 실시예로서, 상기 열처리를 수행하는 단계는, 1200~1400℃에서 25~30분간 열처리를 수행하는 단계를 포함할 수 있다.
일 실시예로서, 상기 열처리를 수행하는 단계는, 1300℃에서 30분간 열처리를 수행하는 단계를 포함할 수 있다.
일 실시예로서, 상기 박막을 제거하는 단계는, 버퍼드 옥사이드 에칭(BOE: buffered oxide etching) 용액을 사용하여 상기 박막을 제거하는 단계를 포함할 수 있다.
일 실시예로서, 상기 박막을 제거하는 단계는, 상기 박막이 증착된 상기 탄화규소 기판에 아세톤 및 메탄올 각각을 15분동안 110℃에서 RCA 세정 방식을 수행하는 단계를 더 포함할 수 있다.
일 실시예로서, 상기 탄화규소 기판은, 6방정계 탄화규소 기판(4H-SiC)을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 기판은, 상기한 반도체 기판의 처리 방법에 의해서 점결함이 제거된 탄화규소 층을 포함할 수 있다.
일 실시예로서, 상기 탄화규소 층의 상부 및 하부 전극을 더 포함할 수 있다.
일 실시예로서, 상기 상부 및 하부 전극은, 니켈(Ni)을 포함할 수 있다.
본 발명의 실시예에 따른 점결함을 평가하는 방법은, 상기한 반도체 기판에 대하여　딥 레벨 천이 분광법(DLTS: Deep Level Transient Spectroscopy)을 이용하여 점결함을 평가할 수 있다.
본 발명의 실시예들에 따르면, 기존 사용되던 박막 증착 장비와 고온 가열기를 이용하여 질화알루미늄(AlN) 박막을 탄화규소(SiC) 기판 상에 증착하고, 가열함으로써 질화알루미늄의 불순물 원자들이 탄화규소 기판의 점결함 농도를 감소시킬 수 있고, 이로 인해서 반도체 기판의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 기판의 구성을 보이는 예시도이다.
도 2는 본 발명의 실시예에 따른 커패시턴스-전압 그래프이다.
도 3은 본 발명의 실시예에 따른 DLTS 측정 결과를 보이는 예시도이다.
도　4는 본 발명의 실시예에 따른 온도 스펙트럼을 보이는 예시도이다.
도　5는　본 발명의 실시예에 따른 X1, VC(2-/0)　피크의 아레니우스 플롯과 피팅 라인을 나타내는 예시도이다.
도 6은 본 발명의 실시예에 따른 4 개의 DLTS 피크에 해당하는 트랩 농도와 트랩 에너지의 관계를 나타내는 예시도이다.
도 7은 본 발명의 실시예에 따른 오류와 함께 Et 및 캡처 단면을 나타내는 예시도이다.
도 8은 본 발명의 실시예에 따른 반도체 기판의 처리 방법의 절차를 보이는 흐름도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
화석 연료를 대체하려는 노력으로 에너지원에 대한 수요가 재생 에너지로 이동하고 있다. 전력 소비는 기하 급수적으로 증가했으며 이러한 추세는 계속될 것으로 예상된다. 많은 연구자들이 스위칭 반도체에서 전력 변환 손실을 최소화하려고 노력하고 있다.
전력 변환 손실을 감소시키려는 노력 외에도 고전압을 이용한 전력 전송 및 충전에 대한 연구가 진행되고 있다. 이러한 노력에도 불구하고 이미 사용중인 실리콘 재료만 사용하는 전력 장치의 구성에는 제한이 있다. 탄화규소(SiC)는 이 한계를 극복하기 위한 후보 물질 중 하나이다. 탄화규소는 가전 제품과 같은 분야에서 가장 유망한 재료로 인식되고 있다.
특히, 전력 모스펫(MOSFET: Metal Oxide Semiconductor Field Effect Transistor)의 온(On) 저항은 유사한 차단 기능을 가진 규소(Si) 전력 모스팻 및 절연 게이트 바이폴라 트랜지스터(IGBT: Insulated Gate Bipolar Transistor)보다 훨씬 우수하다. 600-3000V 탄화규소 전력 FET는 스위치 모드 전원 공급 장치, 산업용 모터 제어, 태양광 전력 변환기 및 철도 차량과 같은 다양한 시스템에서 유리한 특성을 갖는다. 그러나, 탄화규소의 고전력 및 고온 장치에 대한 장래성에도 불구하고 탄화규소의 이온 주입 기술에 대한 기본적인 이해는 부족하다. 이를 자세히 관찰하기 위해 탄화규소 이온 주입으로 인한 결함을 딥 레벨 천이 분광법(DLTS: Deep Level Transient Spectroscopy)을 이용하여 평가할 수 있다.
탄화규소 웨이퍼는 상업적으로 이용 가능하며, 고성능을 제공할 수 있다. 탄화규소 웨이퍼에서의 결함을 감소시키기 위한 연구들이 수행되어 왔다. DLTS는 1974 년 D.V Lang에 의해 딥 레벨의 결함을 측정하기 위해 처음 도입되었다. DLTS는 반도체의 심층 불순물을 조사하는데 널리 사용되어 왔다. 탄화규소 소자의 제조에서 결함을 줄이기 위해서는 여러가지 어닐링 공정이 필요하다. 증착된 물질의 어닐링은 웨이퍼의 도핑을 변화시키지 않거나 도핑하지 않은 특성을 초래할 수 있다. 이전의 연구에서, 금속 알루미늄(Al)은 탄화규소 표면에서 1000℃로 열이 가해졌을 때 도핑된 p-type 물질로 변환되었다. 알루미늄을 탄화규소 웨이퍼에 주입한 후 유도되는 심층 결함은 약 1950℃에서 어닐링하여 완화할 수 있다. 그러나, 탄화규소 표면에 대한 어닐링된 필름의 효과는 연구되지 않고 있다.
본 발명의 일 실시예에 따르면, RF(Radio Frequency) 스퍼터링(Sputtering)을 사용하여 120nm 두께의 질화알루미늄(AlN) 박막을 탄화규소 웨이퍼에 증착하고, 질화알루미늄 증착된 탄화규소 웨이퍼를 튜브(tube) 가열기(furnace)에 넣고 1300℃에서 어닐링 할 수 있다. 1300℃의 동일한 온도에서 튜브 퍼니스 내에 웨이퍼를 위치시킴으로써 기준 샘플을 어닐링 할 수 있다. 상부 및 하부 전극은 니켈(Ni)로 증착시킬 수 있고, DLTS 평가는 70-800K의 온도 범위에서 수행될 수 있지만, 이에 한정되지 않는다.
도 1은 본 발명의 실시예에 따른 반도체 기판의 단면을 보이는 예시도이다.
도 1에 도시한 바와 같이, 반도체 기판(100)은, 탄화규소 웨이퍼(110), 질화알루미늄 막(120), 양극(130) 및 음극(140)을 포함할 수 있다. 일 실시예에 따르면, 반도체 기판(100)의 이 구성요소들 중 적어도 하나가 생략되거나, 다른 구성요소가 반도체 기판(100)에 추가될 수 있다. 아울러, 추가적으로(additionally) 또는 대체적으로(alternatively), 일부의 구성요소들이 통합되어 구현되거나, 단수 또는 복수의 개체로 구현될 수 있다.
탄화규소 웨이퍼(110)는, 출발 물질로서 4° 축외 n-type 6방정계 탄화규소(4H-SiC) 웨이퍼를 사용할 수 있고, 6방정계 탄화규소 웨이퍼를 1300℃에서 30분 동안 어닐링(annealing)하여 기준 샘플을 제작할 수 있다.
질화알루미늄 막(120)은, 탄화규소 웨이퍼(110) 상에 RF 스퍼터링 방식에 의해 증착될 수 있고, 튜브 가열기(Furnace)에서 1200~1400℃, 바람직하게는 1300℃로 25~30분, 바람직하게는 30분 동안 어닐링할 수 있다. 일 실시예에 따르면, 탄화규소 웨이퍼(110) 상에 도펀트(Dopant)를 포함하는 물질로 박막을 형성할 수 있고, 도펀트는 n형 도펀트 및 p형 도펀트 중 적어도 하나를 포함할 수 있지만, 이에 한정되지 않는다. 예를 들어, 1200℃ 미만에서 어닐링을 수행하는 경우 알루미늄(Al)과 질소(N) 이온이 탄화규소 웨이퍼(110) 표면에 확산되지 못할 수 있고, 1400℃ 초과 온도에서 어닐링을 수행할 경우 탄화규소 웨이퍼(110) 표면에서 질화알루미늄 막(120)이 증발하거나 떨어져 나갈 수 있다.
일 실시예에 따르면, 질화알루미늄 막(120)이 증착된 기준 샘플을 10 : 1 버퍼드 옥사이드 에칭(BOE: Buffered Oxide Etching) 용액에 15분간 침지하여 질화알루미늄 막(120)을 제거할 수 있다. 이에 더하여, 아세톤, 메탄올 각각을 15분 동안 110℃에서 RCA 세정 방식을 이용하여 클리닝을 수행하여 질화알루미늄 막(120)을 제거할 수도 있다.
질화알루미늄 막(120)을 탄화규소 웨이퍼(110)에서 제거한 후, 니켈(Ni)을 탄화규소 웨이퍼(110) 하부에 증착시켜 저항성 접합을 형성할 수 있다. 또한, 직경 1000um의 니켈(Ni) 전극(양극(130))을 탄화규소 웨이퍼(110) 상부에 증착시켜 정류성 접합을 형성할 수 있다. 일 실시예에 따르면, DLTS 측정 전에, 신뢰성 있는 DLTS 측정을 위해 C-V 측정을 먼저 수행할 수 있다. 일 실시예에 따르면, 양극(130) 및 음극(140)은 전자빔 증착기(Electron Beam Evaporator, EBE)를 이용하여 형성될 수 있지만, 이에 한정되지 않는다.
도 2는 본 발명의 실시예에 따른 커패시턴스-전압 그래프이다.
도 2 (a)는 기준 샘플로 형성된 쇼트키(Schottky) 다이오드(Nd_reference)의 C-V 관계를 나타내고, 도 2 (b)는 질화알루미늄 박막 증착 후 어닐링을 수행한 탄화규소 웨이퍼로 형성된 쇼트키 다이오드(Nd_AlN)의 C-V 관계도를 나타낸다. DLTS 설정에는 -10V의 역 바이어스(Vr), 0.6V의 충전 펄스(Vp), 1ms의 충전 시간, 및 온도 CV 프로파일링으로부터 얻어진 Nd_reference 및 Nd_AlN의 캐리어 농도는 각각 1.5×1015 및 1.5×1016이다.
도 3은 본 발명의 실시예에 따른 DLTS 측정 결과를 보이는 예시도이다.
도 3에 도시한 바와 같이, 80-700K의 온도 범위에서 기준 샘플로 형성된 쇼트키(Schottky) 다이오드(Nd_reference)와 질화알루미늄 박막 증착 후 어닐링을 수행한 탄화규소 웨이퍼로 형성된 쇼트키 다이오드(Nd_AlN)의 DLTS 측정 결과를 나타낸다. 3개의 캐리어 피크 중 고온 영역에 위치한 2개의 캐리어 피크(VC(2-/0)_Ref. 및 VC(2-/0)_AlN sacri.)는 탄소 공공(Vacancy)에 대해 이중 수용체 및 단일 공여체의 특성을 갖는 것으로 나타난다.
DLTS의 온도 T와 함께 트랩의 방출 속도의 변화는 수학식 1로부터 산출할 수 있다.
Figure pat00001
수학식 1에서 σn은 트랩 단면을, γn은 전자의 유효 질량과 관련된 상수를 나타낸다. 트랩 매개 변수를 식별하려면 아레니우스(Arrhenius) 플롯이 파생되어야 한다. 에너지 수준은 아레니우스 플롯의 기울기, 플롯의 y 절편을 이용하여 캡처한 트랩 단면을 계산할 수 있다.
Figure pat00002
수학식　2에서 트랩 농도(Nt)는　DLTS　측정 및 특정 피크의 델타　C/C　전에　CV　프로파일링으로부터의　Nd를 사용하여 계산될 수 있다.
도　4는 본 발명의 실시예에 따른 온도 스펙트럼을 보이는 예시도이다.
도　4 (a)는 각 샘플의　VC(2-/0)　피크의 차이를 나타낸다.　　아레니우스 플롯의 중심에 있는　VC(2-/0)_Ref.의 중간점 온도는　328.0K이다.　　또한,　트랩 에너지(Et)는　0.687eV이고,　캡처 단면적은　2.1×10-14cm-2이다.　　농도는 자유 캐리어 농도로 정규화되며　1.3×10-12cm-3일 수 있다.　　VC(2-/0)_AlN의 트랩 특성은 중간점 온도(338.7K),　트랩 에너지(0.582 eV),　포집 단면(3.8 x 10-13cm-2)　및 농도(5.1 × 1013cm-3)　일 수 있다.
도　4 (b)는　X1이 나타나는 온도 범위에서 참조 샘플과 질화알루미늄 희생 샘플의　DLTS　신호를 나타낸다.　　X1　피크는 증착된 질화알루미늄 막의 어닐링으로 인한 새로운 특성을 나타낸다.　　X1　피크의 중간점 온도는　238.6K이다.　　또한, Et는　0.526eV이고,　포획 단면적은　3.5×10-13cm-2이다.　　정규화된 자유 캐리어 농도는　1.6×1012cm-3이다.　　표　1은 중간점 온도, Et(eV),　델타　Et(eV),　포집 단면 및 농도와 같은 심층 특성을 나타낸다.
도　5는　본 발명의 실시예에 따른 X1, VC(2-/0)　피크의 아레니우스 플롯과 피팅 라인을 나타내는 예시도이다.　　아레니우스 플롯에서 얻은　VC(2-/0)_Ref.　및　_AlN　희생의 기울기는 각각　0.26157　및　0.32632이다.　　이러한 기울기를 기준으로 해당　Et　값은　0.68±0.008　및　0.582±0.016 eV이다.　　질화알루미늄　어닐링 공정 후에 질화알루미늄 막(120)이 제거되었지만, VC(2-/0)의　Et는 기준 샘플보다 약　0.1eV　낮으며,　이 경우 웨이퍼는　질화알루미늄의 사전 증착없이　1300℃에서만 어닐링될 수 있다.　　질화알루미늄　희생 샘플의 경우, 질화알루미늄　막(120) 증착 및 어닐링 공정에서 생성된　X1　피크를 갖는　아레니우스　플롯의 기울기는　0.1586이며, Et는　0.526 eV이다. 질화알루미늄　막(120)을 어닐링한 후에 질화알루미늄 막(120)을 제거했지만, DLTS　측정에서　X1　피크가 새롭게 관찰된다.　 기울기, Et,　포집 단면 및 트랩 농도는 표　1에 기재된 바와 같이,　각각　0.159, 0.526 eV, 3.5×10-13cm-2　및　5.2×1012cm-3이다.
Figure pat00003
도　6은　본 발명의 실시예에 따른 4　개의　DLTS　피크에 해당하는 트랩 농도와 트랩 에너지의 관계를 나타내는 예시도이다. 　DLTS　측정을 수행하기 전에 샘플의 안정적인 작동을 확인하기 위해　CV　측정을 수행할 수 있다. 　또한,　손상폭(depletion width)을 따른 캐리어 프로파일링은　CV　프로파일링에 의해 얻어질 수 있다. 　트랩 농도는　CV　프로파일링에서 얻은 캐리어 농도(Ns)와　DLTS에서 얻은 델타　C/C　결과를 이용하여 결정될 수 있다.
질화알루미늄 희생 샘플(빨간선)의 트랩 농도의 경우, DLTS　측정에 의해 식별된　2　개의 피크는 각각의 온도를　X1, VC(2-/0)_sacri.　피크의 것과 같이 분포될 수 있다. 　X1의 트랩 농도는　5.2 × 1012cm-3이며,　이는　VC(2-/0)_Ref.의 트랩 농도보다 약간 더 높을 수 있다.
도　7은 본 발명의 실시예에 따른 오류와 함께　Et　및 캡처 단면을 나타내는 예시도이다. 　VC(2-/0)의 경우,　질화알루미늄 희생 샘플의　Et는 기준 샘플의　Et보다 낮다. 　VC(2-/0)_AlN　sacri.의 포획 단면은 세 피크 중 가장 낮을 수 있다. 　X1　딥 레벨은 약　±0.159eV의 넓은 트랩 에너지 분포를 가질 수 있다. 　X1의 경우,　캡쳐 단면은 대략　3.5×10-13cm-2로 일정할 수 있다. 　VC(2-/0)_Ref.는 세 가지 깊은 수준 중에서 실험에서 발견된 가장 깊은 수준을 나타낼 수 있다.
일 실시예에 따르면,　쇼트키 다이오드는 질화알루미늄 희생층이 있거나 없는　6방정계 탄화규소 웨이퍼를 사용하여 제조될 수 있다. 　튜브 가열기에서 샘플을 어닐링한 후, 질화알루미늄　필름을 제거하고 웨이퍼 표면 및 깊은 레벨의 변화에　대한 잔류 전기 효과. DLTS　측정 결과에서 세 가지 주요 피크가 발견될 수 있다. 　기준 샘플과 비교하여,　희생　질화알루미늄　처리된 샘플에서는　X1의 추가 피크가 확인된다. 　또한, 6방정계 탄화규소에서 탄소 공석(VC)에 해당하는 피크의 깊은 레벨 변화를 확인할 수 있다. 　DLTS　측정 결과,　희생　질화알루미늄　처리된 샘플에서 트랩 에너지(Et)　관련값이 감소되는 것으로 밝혀졌다. 　희생　질화알루미늄　처리된 샘플의 트랩 에너지는　0.1eV만큼 전도 대역을 향해　0.586eV로 이동된다. 　캡처 단면적은 참조 샘플보다　55배 작다.　 결과는　6방정계 탄화규소 웨이퍼(110)의　질화알루미늄 막(120)의 희생 증착 및 제거 프로세스에 의해 표면 깊은 레벨이 효과적으로 제어될 수 있음을 나타낸다.　
도 8은 본 발명의 실시예에 따른 반도체 기판의 처리 방법의 절차를 보이는 흐름도이다. 도 8의 흐름도에서 프로세스 단계들, 방법 단계들, 알고리즘들 등이 순차적인 순서로 설명되었지만, 그러한 프로세스들, 방법들 및 알고리즘들은 임의의 적합한 순서로 작동하도록 구성될 수 있다. 다시 말하면, 본 발명의 다양한 실시예들에서 설명되는 프로세스들, 방법들 및 알고리즘들의 단계들이 본 발명에서 기술된 순서로 수행될 필요는 없다. 또한, 일부 단계들이 비동시적으로 수행되는 것으로서 설명되더라도, 다른 실시예에서는 이러한 일부 단계들이 동시에 수행될 수 있다. 또한, 도면에서의 묘사에 의한 프로세스의 예시는 예시된 프로세스가 그에 대한 다른 변화들 및 수정들을 제외하는 것을 의미하지 않으며, 예시된 프로세스 또는 그의 단계들 중 임의의 것이 본 발명의 다양한 실시예들 중 하나 이상에 필수적임을 의미하지 않으며, 예시된 프로세스가 바람직하다는 것을 의미하지 않는다.
도 8에 도시한 바와 같이, 단계(S810)에서, 탄화규소 기판이 준비된다. 예를 들어, 도 1 내지 도 7을 참조하면, n-type 탄화규소 웨이퍼를 1300℃에서 30분 동안 어닐링(annealing)하여 탄화규소 웨이퍼(110)를 제작할 수 있지만, 이에 한정되지 않는다.
단계(S820)에서, 탄화규소 기판 상에 도펀트를 포함하는 물질로 박막이 증착된다. 예를 들어, 도 1 내지 도 7을 참조하면, 단계 S810에서 준비된 탄화규소 웨이퍼(110) 상에 질화알루미늄 막(120)을 증착할 수 있다. 일 실시예에 따르면, RF 스퍼터링 방식에 의해서 탄화규소 웨이퍼(110) 상에 질화알루미늄 막(120)을 박막 형태로 증착할 수 있다. 예를 들어, 도펀트(dopant)는, 질화알루미늄(AlN), n형 도펀트 및　p형 도펀트 중 적어도 하나를 포함할 수 있지만, 이에 한정되지 않는다.
단계(S830)에서, 박막이 증착된 탄화규소 기판에 열처리가 수행된다. 예를 들어, 도 1 내지 도 7을 참조하면, 질화알루미늄 막(120)이 증착된 탄화규소 웨이퍼(110)를 1200~1400℃에서 바람직하게는 1300℃에서 25~30분 동안 바람직하게는 30분 동안 어닐링(annealing)할 수 있다.
단계(S840)에서, 박막이 제거된다. 예를 들어, 도 1 내지 도 7을 참조하면, 탄화규소 웨이퍼(110) 상에 증착된 질화알루미늄 막(120)을 10 : 1 버퍼드 옥사이드 에칭(BOE: Buffered Oxide Etching) 용액에 침지하여 질화알루미늄 막(120)을 제거할 수 있지만, 이에 한정되지 않는다.
단계(S850)에서, 상부 및 하부 전극이 증착된다. 예를 들어, 도 1 내지 도 7을 참조하면, 질화알루미늄 막(120)을 제거한 후, 탄화규소 웨이퍼(110) 상부에 직경 1000um의 니켈(Ni) 전극(양극(130))을 증착시키고, 탄화규소 웨이퍼(110) 하부에는 음극(140)을 형성할 수 있지만, 이에 한정되지 않는다.
본 발명에 따르면, 질화알루미늄 도펀트에 의해서 탄화규소 웨이퍼(110)에서 알루미늄(Al)은 p-type 도펀트의 역할을 하게 되고, 질소(N)는 n-type 도펀트의 역할을 하게 되며, 이들 도펀트가 탄소(C)가 있어야 할 자리에 탄소가 없는 점결함을 메워주는 역할을 하여 탄화규소 웨이퍼(110)에서의 점결함 농도를 감소시킬 수 있다. 아울러, 기존의 반도체 공정에 사용되어온 박막 증착 장비와 고온 가열기를 사용함으로써 공간과 비용이 적게 사용하면서 반도체 기판에 대한 처리를 수행할 수 있다.
이상 다양한 실시예들에 의해 본 발명의 기술적 사상이 설명되었지만, 본 발명의 기술적 사상은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 이해할 수 있는 범위에서 이루어질 수 있는 다양한 치환, 변형 및 변경을 포함한다. 또한, 그러한 치환, 변형 및 변경은 첨부된 청구범위 내에 포함될 수 있는 것으로 생각되어야 한다.
100: 반도체 기판 110: 탄화규소 웨이퍼
120: 질화알루미늄 막 130: 양극
140: 음극

Claims (13)

  1. 반도체 기판의 처리 방법으로서,
    탄화규소 기판을 준비하는 단계;
    상기 탄화규소 기판 상에 도펀트(dopant)를 포함하는 물질로 박막을 증착하는 단계;
    상기 박막이 증착된 상기 탄화규소 기판에 열처리를 수행하는 단계;　및
    상기 박막을 제거하는 단계를 포함하는,
    반도체 기판의 처리 방법.
  2. 제 1 항에 있어서,
    상기 도펀트는,
    n형 도펀트 및　p형 도펀트 중 적어도 하나를 포함하는,
    반도체 기판의 처리 방법.
  3. 제 1 항에 있어서,
    상기 도펀트는,
    질화알루미늄(AlN)을 포함하는,
    반도체 기판의 처리 방법.
  4. 제 1 항에 있어서,
    상기 박막을 증착하는 단계는,
    상기 도펀트를 포함하는 물질을　RF(Radio Frequency)　스퍼터링(Sputtering)　방식을 이용하여 상기 박막을 증착하는 단계를 포함하는,
    반도체 기판의 처리 방법.
  5. 제 1 항에 있어서,
    상기 열처리를 수행하는 단계는,
    1200℃ ~ 1400℃에서 25 ~ 30분간 열처리를 수행하는 단계를 포함하는,
    반도체 기판의 처리 방법.
  6. 제 1 항에 있어서,
    상기 열처리를 수행하는 단계는,
    1300℃에서 30분간 열처리를 수행하는 단계를 포함하는,
    반도체 기판의 처리 방법.
  7. 제 1 항에 있어서,
    상기 박막을 제거하는 단계는,
    버퍼드 옥사이드 에칭(BOE: buffered oxide etching) 용액을 사용하여 상기 박막을 제거하는 단계를 포함하는,
    반도체 기판의 처리 방법.
  8. 제 7 항에 있어서,
    상기 박막을 제거하는 단계는,
    상기 박막이 증착된 상기 탄화규소 기판에 아세톤 및 메탄올 각각을 15분동안 110℃에서 RCA 세정 방식을 수행하는 단계를 더 포함하는,
    반도체 기판의 처리 방법.
  9. 제 1 항에 있어서,
    상기 탄화규소 기판은,
    6방정계 탄화규소 기판(4H-SiC)을 포함하는,
    반도체 기판의 처리 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항의 반도체 기판의 처리 방법에 의해서 점결함이 제거된 탄화규소 층을 포함하는,　반도체 기판.
  11. 제 10 항에 있어서,
    상기 탄화규소 층의 상부 및 하부 전극을 더 포함하는,
    반도체 기판.
  12. 제 11 항에 있어서,
    상기 상부 및 하부 전극은,
    니켈(Ni)을 포함하는,
    반도체 기판.
  13. 제 10 항에 따른 반도체 기판에 대하여　딥 레벨 천이 분광법(DLTS: Deep Level Transient Spectroscopy)을 이용하여 점결함을 평가하는 방법.
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