CN105448672A - 碳化硅外延衬底及其制造方法以及碳化硅半导体器件 - Google Patents

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Abstract

本发明涉及碳化硅外延衬底及其制造方法以及碳化硅半导体器件。所述制造碳化硅外延衬底的方法包括以下步骤：准备碳化硅衬底；和在碳化硅衬底上形成碳化硅层。在该制造方法中，在形成碳化硅层的步骤中，重复生长外延层的步骤和抛光外延层的表面的步骤两次或更多次。

Description

碳化硅外延衬底及其制造方法以及碳化硅半导体器件
技术领域
本发明涉及一种制造碳化硅外延衬底的方法、碳化硅外延衬底和碳化硅半导体器件。
背景技术
碳化硅(SiC)，具有高介电击穿电场强度，是引起关注的代替硅(Si)作为下一代功率半导体器件(也称为“功率器件”)的材料。特别是，由于SiC是一种间接带隙半导体且本质上具有长的载流子寿命，所以很大程度上期望将SiC用作为其中电导调制效应决定半导体器件的性能的高击穿电压双极半导体器件(例如，参见日本专利公开No.2008-53667和Hiyoshi等人(T.Hiyoshi等人，"ReductionofDeepLevelsandImprovementofCarrierLifetimeinn-Type4H-SiCbyThermalOxidation"，应用物理期刊2041101(2009))。
发明内容
采用SiC的双极半导体器件期望会呈现出不低于10kV的击穿电压，这是Si不能达到的。为了实现具有不低于10kV的这种极高击穿电压的双极半导体器件，将需要厚的和高质量的外延层(例如，不小于100μm)。然而，对于生长厚的SiC外延层，由于下面的问题(i)至(iii)，还尚未建立实际使用的制造方法。
(i)较厚的外延层意味着更长的生长时间。外延层在放入例如CVD(化学气相沉积)炉中的衬底上生长。然而，当生长时间变长时，晶体的源材料也会沉积在CVD炉的内壁上，且沉积物会落在生长的外延层上，因此外来物质会嵌入在外延层中或者其部分会与生长晶体一起脱落，引起孔状的表面缺陷(也称为“塌陷”)。塌陷是半导体器件的致命缺陷，并大大影响碳化硅外延衬底的产量。
(ii)对于SiC，有各种类型的多型体，但4H型SiC晶体(4H-SiC)被认为是最适于半导体器件。通常，对于SiC外延层的生长，执行台阶流动生长，其为在略有偏离角的衬底上的原子级阶段的横向生长，以抑制包含不同类型的多型体(不同于指定多型体的多型体)。然而，当通过台阶流动生长来生长厚的外延层时，快速生长台阶会碰到缓慢生长台阶并与之结合形成大的聚集，即台阶聚集是不可避免地发生的。台阶聚集是半导体器件中降低氧化膜的可靠性的因素。
图27是示出在例如MOSFET(金属氧化物半导体场效应晶体管)中，在其中具有台阶聚集的外延层111上形成栅氧化膜126和栅电极132的示意图。图27中的方向D表示台阶流动生长的方向。在图27中，大台阶ST由台阶聚集产生。在这种台阶ST中，可能会发生电场集中使栅氧化膜126的可靠性降低。而且，由于结果产生的晶面在台阶ST的平台TE和侧壁SW之间会有不同，所以之上形成的栅氧化膜126的膜厚度也变得不同，从而促进介电击穿。通常，栅氧化膜126具有例如约50至60nm厚度，当由台阶聚集引起的台阶(图27中的台阶高度H)大于10nm时，使得制造实际使用的半导体器件变得困难。
(iii)而且，在厚的外延层中，由存在称为“Z1/2中心”的并与碳空缺相关的点缺陷，还产生了问题。Z1/2中心是所谓的“寿命杀手”；当其密度变高时，载流子寿命会变短，导致出现充分电导率调制的故障，其结果是不会获得具有低导通电阻的双极半导体器件。认为即使SiC是间接带隙半导体，由于Z1/2中心的影响，载流子寿命也会变短。
在日本专利公开No.2008-53667中，填隙碳原子通过离子注入的方式被引入到外延层的表面层，然后通过加热使填隙碳原子扩散以与Z1/2中心结合，从而减少Z1/2中心。然而，注入到SiC中的离子注入深度和注入量是有限制的，很难使填隙碳原子扩散到厚度大于100μm的厚外延层的深层。
另一方面，Hiyoshi等人指出，当热氧化外延层(SiC)的表面以形成SiO2膜时，会释放碳原子(C)并使碳原子(C)的部分扩散在SiC中，并指出，能使Z1/2中心相应地减少。然而，例如，当将该技术应用于不小于100μm的外延层时，热处理需要进行48小时以上，从而导致生产力下降。
鉴于上述问题，本发明的目的是提供一种具有高质量和厚的外延层的碳化硅外延衬底。
根据本发明的一个实施例的制造碳化硅外延衬底的方法包括以下步骤：准备碳化硅衬底；和在碳化硅衬底上形成碳化硅层。在该制造方法中，在形成碳化硅层的步骤中，将生长外延层的步骤和抛光外延层的表面的步骤重复两次或更多次。
根据本发明另一实施例的制造碳化硅外延衬底的方法包括以下步骤：准备碳化硅衬底；和在碳化硅衬底上形成碳化硅层。在该制造方法中，在形成碳化硅层的步骤中，将生长外延层的步骤和将碳引入到外延层中的步骤重复两次或更多次，使碳扩散的退火步骤被执行一次或更多次。
根据本发明一个实施例的碳化硅外延衬底包括碳化硅衬底，和在碳化硅衬底上外延生长的碳化硅层。碳化硅层包括Z1/2中心。在碳化硅层的深度方向上，Z1/2中心的密度的最大值在与碳化硅衬底和碳化硅层之间的界面相隔开的位置处。
当结合附图时，从本发明的下面的详细描述，本发明的上述和其他目的、特征、方面以及优势将变得更加明显。
附图说明
图1是示意性示出根据本发明一个实施例的包括在制造碳化硅外延衬底的方法中的第一制造方法的流程图。
图2是示意性示出根据本发明实施例的包括在制造碳化硅外延衬底的方法中的第二制造方法的流程图。
图3是示意性示出根据本发明实施例的包括在制造碳化硅外延衬底的方法中的第三制造方法的流程图。
图4是示出准备步骤的示意横截面图。
图5是示出第一制造方法的一部分的示意横截面图。
图6是示出第一制造方法的一部分的示意横截面图。
图7是示出第一制造方法的一部分的示意横截面图。
图8是示出第一制造方法的一部分的示意横截面图。
图9是示出根据第一制造方法的碳化硅外延衬底的配置示例的示意横截面图。
图10是示出第二制造方法的一部分的示意横截面图。
图11是示出第二制造方法的一部分的示意横截面图。
图12是示出第二制造方法的一部分的示意横截面图。
图13是示出第二制造方法的一部分的示意横截面图。
图14是示出第二制造方法的一部分的示意横截面图。
图15是示出第二制造方法的一部分的示意横截面图。
图16是示出根据第二制造方法的碳化硅外延衬底的配置示例的示意横截面图。
图17是示出第三制造方法的一部分的示意横截面图。
图18是示出第三制造方法的一部分的示意横截面图。
图19是示出第三制造方法的一部分的示意横截面图。
图20是示出第三制造方法的一部分的示意横截面图。
图21是示出根据第三制造方法的碳化硅外延衬底的配置示例的示意横截面图。
图22是示出根据本发明一个实施例的碳化硅外延衬底的配置示例的示意图。
图23是示出根据本发明实施例的在碳化硅外延衬底的碳化硅层的厚度方向上的、Z1/2中心的密度变化示例的图。
图24是示出根据本发明实施例的在碳化硅外延衬底的碳化硅层的厚度方向上的杂质的浓度变化示例的图。
图25是示出根据本发明一个实施例的碳化硅半导体器件的配置示例的示意横截面图。
图26是示出根据本发明实施例的碳化硅半导体器件的电导率调制的示意图。
图27是示出台阶流动聚集的示意图。
具体实施方式
[本发明的实施例的描述]
首先，列出并描述本发明的实施例。
[1]根据本发明的一个实施例的制造碳化硅外延衬底的方法包括以下步骤：准备碳化硅衬底(S100)；在碳化硅衬底上形成碳化硅层(S201、S203)。在形成碳化硅层的步骤(S201，S203)中，重复生长外延层的步骤(S1)和抛光外延层的表面的步骤(S4)两次或更多次。
在该制造方法中，在某些步骤中间歇地生长SiC外延层，而不是连续地生长SiC外延层。即，厚SiC层11是通过重复如下的一系列步骤(S21)来生长，系列步骤(S21)如下：生长具有预定厚度的第一外延层11A(参照图5)；然后暂时中断生长；抛光第一外延层11A的表面；移除粘附到表面的外来物质和表面缺陷4诸如塌陷(参照图6)；和在其上生长第二外延层11B(参照图7)。根据该方法，在保持实际使用的质量的同时，甚至能够生长厚度不小于100μm的外延层。
[2]在上述[1]中，优选地，在抛光步骤中，用化学机械抛光或机械抛光对外延层的表面进行抛光。这是因为化学机械抛光(CMP)或机械抛光(MP)能够移除大的表面缺陷，诸如塌陷。
[3]在上述[1]中，优选地，在抛光步骤中，外延层被抛光不少于1μm。通过抛光各外延层的表面不小于1μm，能够减少各外延层的表面中的台阶聚集，从而抑制台阶聚集越来越大。结果，在SiC层11的最外表面，能够将由台阶聚集引起的台阶抑制到小于10nm。
[4]在上述[1]中，优选地，在形成碳化硅层的步骤(S203)中，执行引入碳到外延层的步骤(S2)和使碳扩散的退火步骤(S3)的每一个一次或更多次。
在上述[1]的制造方法中，通过将碳6引入到包括在SiC层中的外延层的至少一层中并通过退火使碳扩散，能够减少包括在SiC层中的Z1/2中心2。在这里，可对每个外延层执行引入碳的步骤(S2)，或者可只对最上层(图21中的第三外延层13C)执行引入碳的步骤(S2)。而且，可在每当引入碳时执行退火步骤(S3)，或者可在最后共同地执行退火步骤(S3)一次。
[5]根据本发明另一个实施例的制造碳化硅外延衬底的方法包括以下步骤：准备碳化硅衬底(S100)；在碳化硅衬底上形成碳化硅层(S202)。在形成碳化硅层的步骤(S202)中，重复生长外延层的步骤(S1)和将碳引入到外延层的步骤(S2)两次或更多次，执行使碳扩散的退火步骤(S3)一次或更多次。
同样在该制造方法中，在某些步骤中间歇地生长SiC外延层，而不是连续地生长SiC外延层。而且，将碳6引入到外延层的至少两层中，优选引入到所有外延层中，并通过退火使碳扩散。根据该方法，能够减少从SiC层的表层到深层的范围中的Z1/2中心2。因此，根据该方法获得的SiC外延衬底满足超高击穿电压双极半导体器件所需的特性。
[6]在上述[4]或[5]中，优选地，对将成为最上层的外延层至少执行引入碳的步骤(S2)。这是因为将碳引入到至少最上层会使Z1/2中心2减少。而且，更优选地，对所有外延层执行引入碳的步骤(S2)。这是因为能够进一步减少Z1/2中心2。
[7]在上述[4]至[6]中，优选地，在引入碳的步骤(S2)中，碳6通过离子注入引入或通过热氧化外延层的一部分被引入。根据离子注入，能够很容易地将碳引入到外延层中。可选择地，通过热氧化外延层的部分(例如，表面)以产生SiO2，如上所述，能将碳从SiC中释放出来，其结果是能将碳引入到外延层。
[8]在上述[4]至[7]中，优选地，退火步骤(S3)中的退火温度为不低于1700℃且不超过1800℃。这因为能更确保使碳6扩散。
[9]在上述[1]至[8]中，优选地，外延层具有不小于50μm且不大于100μm的厚度。通过按照这样的间隔中断外延生长并执行抛光或引入碳，能够提高厚外延层的生产率。
[10]在上述[1]至[8]中，优选地，碳化硅层具有不小于100μm的厚度。这是因为具有减少表面缺陷和点缺陷的不小于100μm的SiC层满足超高击穿电压双极半导体器件所需的特性。
[11]根据本发明一个实施例的碳化硅外延衬底包括碳化硅衬底10，和在碳化硅衬底10上外延生长的碳化硅层。碳化硅层包括Z1/2中心2。Z1/2中心2的密度的最大值Pz在碳化硅层的深度方向上的、与碳化硅衬底10和碳化硅层之间的界面相隔开的位置处。
例如，通过上述[4]或[5]的制造方法获得了该SiC外延衬底。因此，SiC层包括由逐步外延生长并引入碳所产生的配置。
图23是示出在SiC层(第三SiC层13)深度方向上的Z1/2中心2的密度的变化的图。在图23中，横轴表示SiC层的深度方向(图21中，从第三SiC层13的表面向着SiC衬底10的方向)，而纵轴表示Z1/2中心2的密度。图23中的曲线CL1指示上述[11]中的Z1/2中心2的密度的变化，而曲线CL2指示通过例如日本专利公开No.2008-53667中的方法所获得的SiC层中的Z1/2中心2的密度的变化。
在曲线CL2中，Z1/2中心在SiC层的表面层附近减少了，但深度位置越深其密度就越大，且在SiC衬底和SiC层之间的界面处密度最大。对于这种外延层，不能期望充分的电导率调制。相反，在曲线CL1中，Z1/2中心2的密度的最大值Pz在与SiC衬底10和SiC层(第三SiC层13)之间的界面相隔开的位置处。这是因为在层(第一外延层13A和第二外延层13B中的至少一层)中引入并通过退火扩散的碳6与在最上层(第三外延层13C)中引入并通过退火扩散的碳6是不同的。在该SiC层中，Z1/2中心2的密度在从中间层到深层附近的范围中也是低的，使得能够期望满足超高击穿电压双极半导体器件的电导调制效应。
[12]在上述[11]中，优选地，最大值Pz为不大于5×1011cm-3。这是因为能够进一步增加电导调制效应。
[13]在上述[11]或[12]中，优选地，碳化硅层进一步包括p型或n型杂质，杂质浓度的峰Pd在碳化硅层的深度方向上、与碳化硅衬底10和碳化硅层之间的界面相隔开的位置处。
在涉及引入杂质(掺杂剂)的外延生长中，在从生长初期直到生长变得稳定的一段时间期间，需要的杂质浓度稍高。因此，当以逐步的方式执行外延生长时，所产生的杂质峰对应于在外延层的深度方向上的生长中断。因此，当以逐步的方式执行外延生长时，至少一个杂质峰存在于与SiC衬底10和SiC层(第三SiC层13)之间的界面相隔开的位置处(参照图24)。在这里，p型杂质的示例包括铝(Al)等，而n型杂质的示例包括氮(N)等。
[14]在上述[13]中，优选地，在深度方向上存在杂质浓度的多个峰。
杂质浓度的峰的数量对应于已经执行外延生长的多个步骤。因此，存在多个峰表明，已经重复如下的一系列步骤：在外延生长期间生长具有预定厚度的外延层；然后暂时中断生长；以及在之上生长外延层。针对这种逐步方式的外延生长，能够移除表面缺陷诸如塌陷，或者在每当执行外延生长时可以执行用于减少台阶聚集的抛光过程。
[15]在上述[13]或[14]中，优选地，在深度方向上杂质浓度的峰间隔为不小于50μm且不大于100μm。
事实上，杂质浓度的峰间隔为不小于50μm且不大于100μm表明，例如，第三SiC层13包括不小于50μm且不大于100μm的多个外延层。这种SiC层生产率高，并如上所述降低了从表层向深层的范围中的Z1/2中心。
[16]在上述[11]至[14]中，优选地，碳化硅层具有不小于100μm的厚度。这是因为能够实现适用于超高击穿电压双极半导体器件的厚漂移层。
[17]根据本发明一个实施例的碳化硅半导体器件，是使用上述[11]至[16]的碳化硅外延衬底获得的碳化硅半导体器件。由于已经减少了外延层(第三SiC层13)的点缺陷，这种碳化硅半导体器件表现出优越的性能。特别是，在双极半导体器件的情况下，由于充分的电导率调制在表现出低导通电阻的同时，还表现出了取决于漂移层(第三SiC层13)的厚度的高击穿电压。
[本发明的实施例的细节]
下面详细描述本发明的一个实施例(下文中也称为“本实施例”)，但本实施例不限于此。在下面的描述中，相同或相应的元件被赋予相同的参考字符，并且不再重复描述。关于本说明书中的晶体学标示，单个取向用[]表示，集合取向用<>表示，单个面用()表示，集合面用{}表示。此外，在本说明书中，假定晶体学的负指数用上方加有“-”(条)的数字指示，而不用前方加负号的数字指示。
[第一实施例：制造碳化硅外延衬底的方法]
第一实施例提出了制造包括SiC单晶衬底和之上外延生长的SiC层的碳化硅外延衬底的方法。该制造方法包括如下的第一制造方法、第二制造方法和第三制造方法。
[1.第一制造方法]
图1是示意性示出第一制造方法的流程图。参考图1，第一制造方法包括准备步骤(S100)和第一SiC层形成步骤(S201)。在第一制造方法中，在第一SiC层形成步骤(S201)中重复包括外延生长步骤(S1)和抛光步骤(S4)的系列步骤(S21)两次或更多次。在这里，图1示出了重复系列步骤(S21)3次，但重复次数没有特别的限制，只要是两次或更多次。然而，考虑到生产率(生产量)，重复次数优选为约不超过10次，且更优选为约不超过5次。关于重复次数，同样适用于以下的第二和第三制造方法。
在第一制造方法中，生长具有预定厚度的外延层，然后抛光其表面以去除附着到表面的外来物质或表面缺陷诸如塌陷，并减少由台阶聚集引起的台阶。重复这样做以制造高质量的厚外延层(第一SiC层11)(无表面缺陷和台阶聚集)。如此获得的第一SiC层11，几乎不包括外来物质和表面缺陷，具有由台阶聚集产生的小的表面粗糙度，因此可用于包括双极和单极半导体器件的任何类型的半导体器件。在下文中将描述每一步骤。
[准备步骤(S100)]
参考图4，在准备步骤(S100)中准备具有主表面MS的SiC衬底10(晶片)。例如，可通过将单晶锭切片来准备SiC衬底10。例如，可使用线锯切割。希望SiC具有4H-SiC多型体，因为其介电击穿电场强度高。碳化硅衬底10的面取向(主表面MS的面取向)例如对应于{0001}面。此外，希望SiC衬底10相对于{0001}面具有几度的偏离角，即，希望主表面MS相对于{0001}面倾斜几度。这是为了借助于台阶流动生长控制多型体。SiC衬底10优选具有不小于1°且不大于8°的偏离角，更优选为不小于2°且不大于7°，尤其优选为不小于3°且不大于5°。其偏离方向例如是<11-20>方向。
[第一SiC层形成步骤(S201)]
参考图1，在第一SiC层形成步骤(S201)中重复包括外延生长步骤(S1)和抛光步骤(S4)的系列步骤(S21)两次或更多次。在下文中，将参考附图描述步骤中的每一步骤。
[外延生长步骤(S1)]
首先，参考图5，在SiC衬底10上生长第一外延层11A。例如，通过CVD方法生长第一外延层11A。例如，使用硅烷(SiH4)和丙烷(C3H8)作为源材料气体并使用氢气(H2)作为载气体，在约1400℃到1700℃的温度下执行台阶流动生长。而且，在这种情况下，可引入杂质(掺杂剂)，诸如氮(N)或磷(P)。
虽然取决于第一SiC层11的目标厚度，但第一外延层11A优选具有例如不小于50μm且不大于100μm厚度。这是因为当厚度小于50μm时生产率低，而当厚度大于100μm时不能充分抑制外来物质的包含。第一外延层11A的厚度更优选为不小于60μm和不大于90μm，尤其优选为不小于70μm和不大于80μm。
[抛光步骤(S4)]
参考图5，已经生长的第一外延层11A包括表面缺陷4诸如塌陷、Z1/2中心2(点缺陷)，等。而且，大的台阶聚集会引起表面中的粗糙度。为了解决这个问题，抛光第一外延层11A的表面，从而去除表面缺陷4如图6所示，以减少由台阶聚集引起的台阶。对于点缺陷的去除将在后面关于第二制造方法进行详细描述。
作为抛光方法，例如，可使用CMP或MP。例如，可将硅胶浆体用于CMP。抛光量优选不小于1μm。这是因为在第一SiC层11的最外层表面中能将台阶聚集产生的台阶相应地抑制为小于10nm。抛光量更优选为不小于2μm，尤其优选为不小于3μm。抛光量的上限没有特别的限制，但考虑到生产量，抛光量为例如不大于10μm。
接下来，参考图7，在第一外延层11A的抛光表面上生长第二外延层11B(S1)。由于在第一外延层11A的抛光表面中已去除表面缺陷4并已减少由台阶聚集产生的台阶，所以通过台阶流动生长能稳定地生长第二外延层11B。然后，如图8所示，抛光第二外延层11B的表面。因此，去除第二外延层11B的表面缺陷4，从而减小由台阶聚集产生的台阶。
在第一制造方法中，再重复一次包括外延生长步骤(S1)和抛光步骤(S4)的系列步骤(S21)。也就是，在第一制造方法中，系列步骤(S21)总共重复3次。因此，形成包括第一外延层11A、第二外延层11B和第三外延层11C的第一SiC层11，如图9所示。
第一SiC层11的厚度(各外延层的总厚度)优选为不小于100μm，因为这有助于半导体器件的阻断电压性能。而且，考虑到生产量，第一SiC层11的厚度为例如不超过400μm。当打算将超高击穿电压双极半导体器件作为目标时，第一SiC层11的厚度优选为不小于200μm且不大于300μm。应该注意的是，第一SiC层11的层(第一外延层11A等)可具有相同的厚度或者不同的厚度。
[2.第二制造方法]
图2是示意性示出第二制造方法的流程图。参考图2，第二制造方法包括准备步骤(S100)和第二SiC层形成步骤(S202)。在第二制造方法中，在第二SiC层形成步骤(S202)中，重复包括外延生长步骤(S1)和碳引入步骤(S2)的系列步骤(S22)两次或更多次。而且，执行使碳扩散的退火步骤(S3)至少一次。
在第二制造方法中，以与第一制造方法相同的方式以两步或更多步的步骤生长外延层，将碳6引入到形成在最上层下面的至少一层外延层中，并执行退火以使引入的碳6在第二SiC层12中扩散。因此，扩散的碳6与Z1/2中心2(点缺陷)相结合并消除Z1/2中心2(点缺陷)。
根据第二制造方法，即使当第二SiC层12是大于100μm的厚外延层时，不仅表面层能减少作为寿命杀手的Z1/2中心2，而且还能在从中间层向深层的范围中减少作为寿命杀手的Z1/2中心2(参照图16)。因此，通过第二制造方法获得的第二SiC层12适用于双极半导体器件，其中载流子寿命是重要的。虽然下面描述了每个步骤，但是第二制造方法中的准备步骤(S100)和外延生长步骤(S1)与上述的第一制造方法中的那些步骤是相同的，因此不再重复描述。
[第二SiC层形成步骤(S202)]
参考图2，在第二SiC层形成步骤(S202)中，重复包括外延生长步骤(S1)、碳引入步骤(S2)和退火步骤(S3)的系列步骤(S22)两次或更多次。
在这里，可在每当引入碳时执行退火步骤(S3)，或者可在形成最上层之后共同地执行退火步骤(S3)一次。这是由于以下原因：通过在外延层生长(S1)期间加热，可使引入到先前的外延层中的碳6扩散到一定程度。然而，更优选的是每当引入碳6时执行退火步骤(S3)。这更加确保碳6扩散。
而且，在本实施例中，重复引入碳的步骤(S2)两次或更多次，但希望对至少最上层执行引入碳的步骤。这是因为通过减少最上层和形成在最上层下面的至少一层的点缺陷，可以形成在深度方向上的宽范围内具有减少的点缺陷的SiC层。
[引入碳的步骤(S2)]
参考图10，将碳6引入到已生长的第一外延层12A中。对于引入碳的方法，例如，可使用热氧化或离子注入。热氧化可在以下条件下执行，例如，在1100℃至1300℃(优选为不低于1200℃和不高于1300℃)的氧气氛中，氧化时间为大约5分钟至24小时(优选为1小时至10小时)。通过氧化SiC生成的氧化膜(SiO2)可以通过蚀刻来移除。
例如，以注入能量为大约10keV到1MeV(优选为不小于10keV且不大于300keV)、剂量为大约1×1012至1×1015cm-2(优选为5×1012至5×1014cm-2)的方式，执行离子注入。
[退火步骤(S3)]
在退火步骤(S3)中，使第一外延层12A退火。因此，使碳6扩散在第一外延层12A中(参照图11)，且使其与Z1/2中心结合并减少Z1/2中心(参照图12)。例如，在大约不低于1400℃且不高于1900℃的温度下，优选在大约不低于1500℃且不高于1800℃的温度下，更优选在大约不低于1600℃且不高于1800℃的温度下，尤其优选在大约不低于1700℃且不高于1800℃的温度下执行退火。执行退火的时间为例如约1小时至5小时，优选为约10分钟至3小时。
然后，以相同的方式重复包括外延生长步骤(S1)、碳引入步骤(S2)和退火步骤(S3)的系列步骤(S22)(参照图13至图15)，从而形成经由减少的Z1/2中心的第二外延层12B。
在第二制造方法中，再一次重复包括外延生长步骤(S1)、碳引入步骤(S2)和退火步骤(S3)的系列步骤(S22)。也就是，在第二制造方法中，重复系列步骤(S22)总共3次。因此，形成包括第一外延层12A、第二外延层12B和第三外延层12C的第二SiC层12，如图16所示。第二SiC层12的厚度和每个外延层的厚度与上述第一SiC层11中的那些是相同的。
[3.第三制造方法]
第三制造方法包括上述第一和第二制造方法两者的配置。图3是示意性示出了第三制造方法的流程图。参考图3，第三制造方法包括准备步骤(S100)和第三SiC层形成步骤(S203)。在第三制造方法中，在第三SiC层形成步骤(S203)中，重复包括外延生长步骤(S1)、碳引入步骤(S2)、退火步骤(S3)和抛光步骤(S4)的系列步骤(S23)两次或更多次。然而，可执行碳引入步骤(S2)和退火步骤(S3)的每一个一次或更多次。这是因为通过将碳引入到至少一个外延层并通过退火使其扩散，能够减少点缺陷。
而且，与第二制造方法相同，可在每当将碳引入到各外延层时执行退火步骤(S3)，或者可在形成最上层以后共同地执行退火步骤(S3)一次。而且，鉴于在最后共同地执行退火步骤(S3)一次的方式，希望将碳引入到至少最上层。
根据第三制造方法，产生了第三SiC层13(参照图21)，其几乎不包括外来物质和表面缺陷，具有由台阶聚集引起的小的台阶，并具有降低的点缺陷。此外，根据这种方法，在引入碳期间(在热氧化或离子注入期间)产生的损坏层也可通过抛光移除，从而进一步提高晶体质量。第三制造方法中的准备步骤(S100)和外延生长步骤(S1)至抛光步骤(S4)与关于第一和第二制造方法所述的那些是相同的，因此不再重复描述。
[第三SiC层形成步骤(S203)]
参考图3，在第三SiC层形成步骤(S203)中，重复包括外延生长步骤(S1)、碳引入步骤(S2)、退火步骤(S3)和抛光步骤(S4)的系列步骤(S23)两次或更多次。
首先，参考图17，在SiC衬底10上形成第一外延层13A(S1)。然后，参考图17，将碳6引入到第一外延层13A中(S2)。参考图18和图19，通过退火使引入的碳6扩散，然后与Z1/2中心结合并消除Z1/2中心(S3)。此外，在第三制造方法中，参考图20，抛光第一外延层13A的退火后的表面(S4)。因此，在第一外延层13A中，能够移除通过引入碳产生的损坏层和粘附到表面的外来物质，并能够减少通过台阶聚集产生的台阶。
然后，通过以相同的方式重复系列步骤(S23)两次，形成包括第一外延层13A、第二外延层13B和第三外延层13C的第三SiC层13，如图21所示。第三SiC层13的厚度和每层外延层的厚度与第一层SiC层11等的厚度是相同的。
[第二实施例：碳化硅外延衬底]
第二实施例提出了碳化硅外延衬底。图22是示出根据第二实施例的SiC外延衬底(晶片)的配置的示例的示意图。参考图22，SiC外延衬底100包括SiC衬底10和在SiC衬底10上外延生长的第三SiC层13。SiC外延衬底100优选具有不小于100mm(例如，不小于4英寸)的直径，更优选具有不小于150mm(例如，不小于6英寸)的直径。
SiC外延衬底100通常通过上述第三方法获得。因此，第三SiC层13几乎没有由包含外来物质产生的缺陷，并具有较高的晶体质量。此外，因为第三SiC层13的表面无台阶聚集，当在其上形成氧化膜时，在氧化膜中能够期望高可靠性。因此，SiC外延衬底100可用于包括单极和双极半导体器件的任何类型的半导体器件。
而且，虽然第三SiC层13包括Z1/2中心2，但在从表层到深层的范围内减少了Z1/2中心2的量。因此，它特别适用于具有高击穿电压的双极半导体器件。第三SiC层13的厚度优选为不小于100μm且不大于400μm，更优选为不小于200μm且不大于300μm。
第三SiC层13深度方向上的Z1/2中心2的分布可用例如DLTS(深能级瞬态光谱学)方法来测量。图23是示出在第三SiC层13的深度方向上的Z1/2中心2的密度变化的图(曲线CL1)。图23的横轴表示第三SiC层13的深度方向的位置，而纵轴表示在各深度位置的Z1/2中心2的密度。
参考图23的曲线CL1，在第三SiC层13的深度方向上的Z1/2中心2的密度的最大值Pz在与SiC衬底10和第三SiC层13之间的界面相隔开的位置处。这是因为在形成第三SiC层13期间，已经对第一外延层13A和第二外延层13B执行了碳引入步骤(S2)。相反，如果只在厚SiC层的表面层中引入碳，则Z1/2中心2的密度的最大值会出现在SiC衬底与SiC层之间的界面处，如曲线CL2所示，并变得大于最大值Pz。
最大值Pz优选为不大于5×1011cm-3，因为这能使载流子寿命更长。最大值Pz更优选为不大于4×1011cm-3且尤其优选为不大于3×1011cm-3。鉴于载流子寿命，最大值Pz越小越好，但当同时考虑半导体器件的开关特性时，最大值Pz优选不低于1×1010cm-3。
而且，第三SiC层13由逐步外延生长形成，因此具有由此产生的配置。图24是示出在第三SiC层13的深度方向上的p型或n型杂质(掺杂剂)的浓度变化的图。参考图24，在第三SiC层13的深度方向上有p型或n型杂质(掺杂剂)浓度的多个峰，其中至少一个在与SiC衬底10和第三SiC层13之间的界面相隔开的位置处，这是因为在外延生长的早期阶段掺杂浓度变得稍高。相反，如果执行连续外延生长，那么在深度方向上通常有一个杂质的峰，且杂质峰的位置在SiC衬底和SiC层之间的界面附近。
在这里，p型杂质的示例包括铝(Al)、硼(B)等，而n型杂质的示例包括氮(N)、磷(P)、等。在深度方向上的杂质浓度的变化可通过例如SIMS(二次离子质谱分析)方法来测量。
而且，杂质的峰间隔对应于在逐步执行外延生长时的各外延层的厚度。因此，与关于外延生长步骤(S1)所描述的各外延层的厚度相同，峰间隔优选为不小于50μm和不大于100μm，更优选为不小于60μm且不大于90μm，尤其优选为不小于70μm且不大于80μm。
[第三实施例：碳化硅半导体器件]
第三实施例提出了使用第二实施例的SiC外延衬底获得的SiC半导体器件。图25是示出根据第三实施例的SiC半导体器件的配置的示例的示意性横截面图。图25所示的SiC半导体器件1000是平面型PiN二极管。SiC半导体器件1000包括SiC衬底10和在之上外延生长的第三SiC层13。第三SiC层13包括已逐步生长的第一外延层13A、第二外延层13B和第三外延层13C。
第三SiC层13用作漂移层。在第三SiC层13中，p+区22和JTE区24通过例如离子注入形成。JTE区24是p型区，并用于缓和在pn结末端处的电场集中。而且，氧化膜26和阳极电极32提供在第三SiC层13上，而阴极电极34被提供至SiC衬底10的相反侧处与第三SiC层13相接触的侧。
图26是示出SiC半导体器件1000(PiN二极管)的电导率调制的示意图。为了提高器件的击穿电压，第三SiC层13(n-区)的厚度要大且其掺杂浓度Nd1要低。Nd1为例如大约1×1014cm-3。在这时，p+区22具有Na的掺杂浓度为例如大约1×1019cm-3，SiC衬底10(n+区)具有例如约为1×1018cm-3的掺杂浓度Nd2。
当给该器件提供电流时，空穴(h)被从P+区22注入到第三SiC层13(n-区)，电子(e)被从SiC衬底10(n+区)注入到第三SiC层13(n-区)。当在这时注入的载流子(空穴和电子)的扩散长度足够长时，载流子密度会大大超过遍及第三SiC层13的初始掺杂浓度Nd2，从而明显提高第三SiC层13的电导率。也就是说，在导通状态时的电阻(导通电阻)会变低。
然而，在这里，如果在第三SiC层13中存在Z1/2中心，则在受主能级和施主能级之间形成由Z1/2中心产生的缺陷能级。在缺陷能级中，空穴和电子彼此再次结合，从而降低了载流子寿命和扩散长度。因此，当第三SiC层13的Z1/2中心的密度高时，不能得到充分的电导调制效应，从而使导通电阻高。
如上所述，第三SiC层13由第二实施例的SiC外延衬底获得。因此，在第三SiC层13中，在遍及深度方向的整个区域，Z1/2中心的密度低，且最大密度被抑制为例如不大于5×1011cm-3。因此，在SiC半导体器件1000中，会发生充分的电导率调制，并得到低导通电阻。此外，第三SiC层13可以是厚度不小于100μm的厚外延层，因此可以表现出非常高的击穿电压。
如上所述，已经描述了关于PiN二极管的本发明实施例，但本发明实施例不限制于此，并可广泛地应用于双极半导体器件，诸如BJT(双极型晶体管)、IGBT(绝缘栅双极型晶体管)、JBS(结势垒肖特基二极管)和晶闸管。而且，本发明实施例还可广泛地应用于单极型半导体器件，诸如MOSFET、JFET(结型场效应晶体管)和SBD(肖特基势垒二极管)。
虽然已经详细描述和说明本发明，但是应该清楚地了解，本发明仅是说明和示例的方式，不采取限制的方式，本发明的范围由所附权利要求的项来解释。

Claims (17)

1.一种制造碳化硅外延衬底的方法，包括以下步骤：
准备碳化硅衬底；以及
在所述碳化硅衬底上形成碳化硅层，
在形成所述碳化硅层的所述步骤中，将生长外延层的步骤和抛光所述外延层的表面的步骤重复两次或更多次。
2.根据权利要求1所述的制造碳化硅外延衬底的方法，其中，
在所述抛光的步骤中，通过化学机械抛光或机械抛光来抛光所述表面。
3.根据权利要求1所述的制造碳化硅外延衬底的方法，其中，
在所述抛光的步骤中，所述外延层被抛光不小于1μm。
4.根据权利要求1至3中的任一项所述的制造碳化硅外延衬底的方法，其中，
在形成所述碳化硅层的所述步骤中，将碳引入到所述外延层中的步骤和使所述碳扩散的退火步骤中的每一个步骤被执行一次或更多次。
5.一种制造碳化硅外延衬底的方法，包括以下步骤：
准备碳化硅衬底；以及
在所述碳化硅衬底上形成碳化硅层，
在形成所述碳化硅层的所述步骤中，
生长外延层的步骤和将碳引入到所述外延层中的步骤被重复执行两次或更多次，以及
使所述碳扩散的退火步骤被执行一次或更多次。
6.根据权利要求5所述的制造碳化硅外延衬底的方法，其中，
至少对要成为最上层的所述外延层执行引入所述碳的所述步骤。
7.根据权利要求5所述的制造碳化硅外延衬底的方法，其中，
在引入所述碳的所述步骤中，所述碳通过离子注入被引入或者通过热氧化所述外延层的一部分被引入。
8.根据权利要求5所述的制造碳化硅外延衬底的方法，其中，
所述退火步骤中的退火温度为不小于1700℃且不大于1800℃。
9.根据权利要求1或5所述的制造碳化硅外延衬底的方法，其中，
所述外延层具有不小于50μm且不大于100μm的厚度。
10.根据权利要求1或5所述的制造碳化硅外延衬底的方法，其中，
所述碳化硅层具有不小于100μm的厚度。
11.一种碳化硅外延衬底，所述碳化硅外延衬底包括碳化硅衬底和在所述碳化硅衬底上外延生长的碳化硅层，
所述碳化硅层包括Z1/2中心，
在所述碳化硅层的深度方向上，Z1/2中心的密度的最大值在与所述碳化硅衬底和所述碳化硅层之间的界面相隔开的位置处。
12.根据权利要求11所述的碳化硅外延衬底，其中，
所述最大值为不大于5×1011cm-3。
13.根据权利要求11所述的碳化硅外延衬底，其中，
所述碳化硅层进一步包括p型或n型杂质，以及
在所述深度方向上，所述杂质的浓度的峰在与所述界面相隔开的位置处。
14.根据权利要求13所述的碳化硅外延衬底，其中，
在所述深度方向上存在所述杂质的浓度的多个峰。
15.根据权利要求13所述的碳化硅外延衬底，其中，
在所述深度方向上，所述杂质的浓度的峰间隔为不小于50μm且不大于100μm。
16.根据权利要求11所述的碳化硅外延衬底，其中，
所述碳化硅层具有不小于100μm的厚度。
17.一种碳化硅半导体器件，其是使用根据权利要求11至16中的任一项所述的碳化硅外延衬底来获得的。
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