JP7113882B2 - ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000005259 measurement Methods 0.000 claims description 65
- 238000010438 heat treatment Methods 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 50
- 230000015572 biosynthetic process Effects 0.000 claims description 35
- 230000007547 defect Effects 0.000 claims description 35
- 238000012360 testing method Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 20
- 230000001066 destructive effect Effects 0.000 claims description 14
- 238000007689 inspection Methods 0.000 claims description 14
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 13
- 229910052799 carbon Inorganic materials 0.000 claims description 13
- 238000001816 cooling Methods 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims 2
- 230000008021 deposition Effects 0.000 claims 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 158
- 229910010271 silicon carbide Inorganic materials 0.000 description 156
- 235000012431 wafers Nutrition 0.000 description 74
- 238000009826 distribution Methods 0.000 description 19
- 238000001773 deep-level transient spectroscopy Methods 0.000 description 6
- 239000000523 sample Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000005314 correlation function Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 2
- 229910052753 mercury Inorganic materials 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- 238000009529 body temperature measurement Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000005092 sublimation method Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/32—Carbides
- C23C16/325—Silicon carbide
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/10—Inorganic compounds or compositions
- C30B29/36—Carbides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02529—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02634—Homoepitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02378—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
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- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Mechanical Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Chemical Vapour Deposition (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
特許法第３０条第２項適用 令和１年１２月３日応用物理学会先進パワー半導体分科会発行の先進パワー半導体分科会誌第６回講演会の予稿集に掲載
特許法第３０条第２項適用 令和１年１２月３日～１２月４日に開催された先進パワー半導体分科会第６回講演会で発表
本発明は、ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界が１桁大きく、バンドギャップが３倍大きい。また、炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて熱伝導率が３倍程度高い等の特性を有する。そのため炭化珪素（ＳｉＣ）は、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。このため、近年、上記のような半導体デバイスにＳｉＣエピタキシャルウェハが用いられるようになっている。
ＳｉＣエピタキシャルウェハは、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によって、ＳｉＣ基板上にＳｉＣエピタキシャル層を成膜して得られる。ＳｉＣエピタキシャル層は、ＳｉＣデバイスの活性領域となる。
ＳｉＣエピタキシャル層内の欠陥は、ＳｉＣデバイス層の特性に影響を及ぼす。例えば、特許文献１には、ＳｉＣエピタキシャル層内のＺ１／２センターが、ＳｉＣエピタキシャル層内におけるキャリア寿命に影響することが記載されている。
上述のように、Ｚ１／２センターはＳｉＣデバイスの特性に影響を及ぼすため、ＳｉＣエピタキシャル層内におけるＺ１／２センターの密度、分布を制御できることが好ましい。しかしながら、製造時点においてＺ１／２センターの密度、分布に影響を及ぼすパラメータは複数あり、かつ、そのパラメータそれぞれの制御も難しい。
本発明は上記問題に鑑みてなされたものであり、Ｚ１／２センターの密度分布が制御され、デバイス化した際に、デバイスの特性劣化を防ぐことができる、ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法を提供することを目的とする。
本発明は、上記課題を解決するため、以下の手段を提供する。
（１）第１の態様にかかるＳｉＣエピタキシャルウェハは、ＳｉＣ基板と、前記ＳｉＣ基板の第１面に形成されたＳｉＣエピタキシャル層と、を備え、前記ＳｉＣエピタキシャル層のＺ１／２センター密度の面内均一性が５％以下である。
（２）上記態様にかかるＳｉＣエピタキシャルウェハは、直径が１５０ｍｍ以上であってもよい。
（３）上記態様にかかるＳｉＣエピタキシャルウェハは、直径が２００ｍｍ以上であってもよい。
（４）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣエピタキシャル層に含まれる格子間炭素起因の点欠陥密度が１×１０１１ｃｍ－３以下であってもよい。
（５）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣエピタキシャル層に含まれるＥＨ１センター、ＥＨ３センター、ＲＤ３センターのそれぞれの密度が１×１０１１ｃｍ－３以下であってもよい。
（６）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣエピタキシャル層に含まれるＯＮ１センター、ＯＮ２センターのそれぞれの密度が１×１０１１ｃｍ－３以下であってもよい。
（７）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣエピタキシャル層の中心におけるＺ１／２センター密度と、前記ＳｉＣエピタキシャル層の中心から５０ｍｍ以上離れた位置におけるＺ１／２センター密度との差が、前記ＳｉＣエピタキシャル層の中心におけるＺ１／２センター密度の値の２０％以下であってもよい。
（８）第２の態様にかかるＳｉＣエピタキシャルウェハの製造方法は、試験工程と、本工程と、を有し、前記試験工程は、試験用のＳｉＣ基板の第１面にＳｉＣエピタキシャル層を積層する第１成膜工程と、前記ＳｉＣエピタキシャル層のＺ１／２センター密度の面内均一性を測定する第１測定工程と、前記第１測定工程で測定された結果に基づき、前記第１成膜工程における加熱条件と、前記第１成膜工程における降温条件とのうちの少なくとも一方を変更する第１フィードバックを行うフィードバック工程と、を有し、前記試験工程は、前記第１成膜工程、前記第１測定工程、前記フィードバック工程を複数回繰り返し、前記本工程は、前記試験工程の結果に基づいて、ＳｉＣ基板の第１面にＳｉＣエピタキシャル層を積層する第２成膜工程を有する。
（９）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法において、前記試験工程は、前記第１成膜工程と前記第１測定工程との間に、前記第１成膜工程で成膜された前記ＳｉＣエピタキシャル層を熱処理する第１熱処理工程をさらに有し、前記フィードバック工程は、前記第１測定工程で測定された結果に基づき、前記第１熱処理工程における加熱条件と、前記第１熱処理工程における降温条件とのうちの少なくとも一方を変更する第２フィードバックをさらに行ってもよい。
（１０）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法において、前記本工程は、前記試験工程の結果に基づいて、前記第２成膜工程で成膜された前記ＳｉＣエピタキシャル層を熱処理する第２熱処理工程をさらに備えてもよい。
（１１）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法において、前記第１測定工程を非破壊検査方法で行ってもよい。
（１２）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法において、前記本工程は、前記第２成膜工程で成膜された前記ＳｉＣエピタキシャル層のＺ１／２センター密度の面内均一性を測定する第２測定工程をさらに備えてもよい。
（１３）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法において、前記第２測定工程を非破壊検査方法で行ってもよい。
上記態様にかかるＳｉＣエピタキシャルウェハ及びＳｉＣエピタキシャルウェハの製造方法は、デバイス化した際に、ウェハ全面にわたって期待するデバイスの特性を得ることができる。
以下、本実施形態について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材質、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
図１は、本実施形態に係るＳｉＣエピタキシャルウェハ１０の断面図である。ＳｉＣエピタキシャルウェハ１０は、ＳｉＣ基板１とＳｉＣエピタキシャル層２とを有する。
ＳｉＣ基板１は、例えば、ＳｉＣインゴットから切り出されたものである。ＳｉＣインゴットは、例えば、昇華法を用いてＳｉＣ種結晶上に成長する。
ＳｉＣエピタキシャル層２は、ＳｉＣ基板１の第１面１Ａに形成されている。ＳｉＣエピタキシャル層２は、例えば、ＣＶＤ法を用いてＳｉＣ基板１上に成膜される。ＳｉＣエピタキシャル層２は、内部に欠陥を有する場合がある。欠陥は、積層欠陥、点欠陥等がある。ＳｉＣエピタキシャル層２は、例えば、Ｚ１／２センター３を内部に有する。Ｚ１／２センター３は、炭素空孔に伴う点欠陥である。Ｚ１／２センター３は、深い準位（Ｅｃ－０．６５ｅＶ）を有し、ＳＲＨ（Ｓｈｏｃｋｌｅｙ－Ｒｅａｄ－Ｈａｌｌ）再結合中心となる。すなわち、Ｚ１／２センター３は、キャリアライフタイムキラー欠陥の一つであり、キャリア寿命に影響を及ぼす。
ＳｉＣエピタキシャル層２におけるＺ１／２センター３の密度の面内均一性は、制御されている。ＳｉＣエピタキシャル層２におけるＺ１／２センター３の密度の面内均一性は、５％以下である。面内均一性は、標準偏差（σ）を平均値（μ：mean value）で割って求められる（σ／ｍｅａｎ）。
図２は、本実施形態に係るＳｉＣエピタキシャルウェハ１０の平面図である。Ｚ１／２センター３の密度の面内均一性は、例えば、ＳｉＣエピタキシャルウェハ１０の中心を通る径方向の１０点以上の測定点ｓｐの結果から求める。図２では、オリエンテーションフラットＯＦと平行な方向に測定点ｓｐを配置する例を示したが、オリエンテーションフラットＯＦと垂直な方向に測定点ｓｐを配置してもよいし、オリエンテーションフラットＯＦと平行及び垂直な方向のそれぞれに測定点ｓｐを配置してもよい。
各測定点ｓｐにおけるＳｉＣエピタキシャル層２におけるＺ１／２センター３の密度は、例えば、１×１０１３ｃｍ－３以下であり、１×１０１２ｃｍ－３以下であることがより好ましい。またＺ１／２センター３の密度をゼロとすることは難しく、Ｚ１／２センター３の密度は、例えば、１×１０１０ｃｍ－３以上である。
またＳｉＣエピタキシャル層２のドーピング濃度は、例えば、１×１０１３ｃｍ－３以上１×１０１７以下ｃｍ－３である。ただし、ドーピング濃度が低いほど後述するＤＬＴＳ法による点欠陥の検出下限は低くなる。そのためＺ１／２センター３の密度が１×１０１３ｃｍ－３以下のエピタキシャル層２においては、ドーピング濃度が１×１０１５ｃｍ－３以下であることが好ましい。ドーピング濃度は、ｎ型の場合はドナー濃度からアクセプタ濃度を引いた実効的なドーピング濃度であり、ｐ型の場合はアクセプタ濃度からドナー濃度を引いた実効的なドーピング濃度である。ｎ型の場合は、アクセプタ濃度は低いほど好ましく、ｐ型の場合はドナー濃度が低いほど好ましい。ｎ型の場合のアクセプタ濃度は、例えば、１×１０１３ｃｍ－３以下であり、好ましくは１×１０１２ｃｍ－３以下である。ｐ型の場合のドナー濃度は、例えば、１×１０１３ｃｍ－３以下であり、好ましくは１×１０１２ｃｍ－３以下である。
またＳｉＣエピタキシャル層２における格子間炭素起因の点欠陥は、例えば、１×１０１２ｃｍ－３以下であり、１×１０１１ｃｍ－３以下であることが好ましい。また格子間炭素起因の点欠陥は、例えば、ＳｉＣエピタキシャル層２内に含まれなくてもよい。格子間炭素起因の点欠陥とは、格子の隙間に存在する炭素に起因した欠陥である。格子間炭素起因の点欠陥は、例えば、ＥＨ１センター、ＥＨ３センター、ＲＤ３センター、ＯＮ１センター、ＯＮ２センターである。ＥＨ１センター、ＥＨ３センター、ＲＤ３センターのそれぞれの密度が１×１０１１ｃｍ－３以下であることが好ましく、ＯＮ１センター、ＯＮ２センターのそれぞれの密度は１×１０１１ｃｍ－３以下であることが好ましい。
格子間炭素起因の点欠陥となる炭素元素は、熱処理によりＺ１／２センター３を消滅させる。一方で、当該点欠陥自体は、ＳｉＣデバイスの特性に影響を及ぼす。Ｚ１／２センター３は、ＳｉＣエピタキシャル層２に電子線を照射することで数を制御することができるが、ＳｉＣエピタキシャル層２に電子線を照射すると格子間炭素起因の点欠陥（例えば、ＥＨ１センター、ＥＨ３センター、ＲＤ３センター）が同時に生成されてしまう。なおＯＮ１センター、ＯＮ２センターは、炭素イオン注入や熱酸化などのＺ１／２センターを消滅させる処理において同時生成してしまう欠陥であり、熱処理により完全に低減させることが難しい。ただし、ＯＮ１センター、ＯＮ２センターは、エピタキシャル成長したままのエピタキシャル層には存在しない、又は、存在してもその濃度は十分に低い。
またＳｉＣエピタキシャル層２の膜厚は、例えば、３μｍ以上５００μｍ以下である。膜厚が厚いほど、成膜時間が長くなるため、Ｚ１／２センター３の密度の面内均一性の制御は難しくなる傾向にある。
ＳｉＣエピタキシャルウェハ１０の直径は、例えば、１５０ｍｍ以上であり、２００ｍｍ以上であってもよい。ＳｉＣエピタキシャルウェハ１０の大きさが大きいほど、Ｚ１／２センター３の密度の面内均一性は悪くなる傾向にある。後述するＳｉＣエピタキシャルウェハの製造方法を用いると、直径が１５０ｍｍ以上の大きなＳｉＣエピタキシャルウェハ１０においても、Ｚ１／２センター３の密度の面内均一性を所定の範囲内に収めることができる。なお、ここでいう直径は厳密に上記の数値である必要はなく、常識の範囲内のブレを許容する。例えば、直径１５０ｍｍのウェハであれば、１４９ｍｍ以上１５１ｍｍ以下のウェハであればよく、直径２００ｍｍのウェハであれば、１９９ｍｍ以上２０１ｍｍ以下のウェハであればよい。
またＳｉＣエピタキシャル層２の中心におけるＺ１／２センター密度と、ＳｉＣエピタキシャル層２の中心から５０ｍｍ以上離れた位置におけるＺ１／２センター密度との差は、ＳｉＣエピタキシャル層２の中心におけるＺ１／２センター密度の値の２０％以下であることが好ましい。ＳｉＣエピタキシャルウェハ１０の面内温度分布は、特に外周でのコントロールが難しい。後述するＳｉＣエピタキシャルウェハの製造方法を用いると、外周部の温度分布の高精度な調整も可能である。その結果として中心から５０ｍｍ以上離れた外周部のＺ１／２センター密度の均一性も向上する。
次いで、本実施形態に係るＳｉＣエピタキシャルウェハの製造方法について説明する。図３は、本実施形態に係るＳｉＣエピタキシャルウェハの製造方法のフロー図である。本実施形態に係るＳｉＣエピタキシャルウェハの製造方法は、試験工程Ｓ１と本工程Ｓ２とを有する。
試験工程Ｓ１は、例えば、第１成膜工程Ｓ１１と第１熱処理工程Ｓ１２と第１測定工程Ｓ１３とフィードバック工程Ｓ１４とを有する。試験工程Ｓ１において第１熱処理工程Ｓ１２は省略可能であり、第１成膜工程Ｓ１１の後に第１測定工程Ｓ１３を行ってもよい。試験工程Ｓ１は、第１成膜工程Ｓ１１、第１測定工程Ｓ１３、フィードバック工程Ｓ１４を複数回繰り返し、最適条件を決定する。また試験工程Ｓ１は、必要に応じて、第１成膜工程Ｓ１１、第１熱処理工程Ｓ１２、第１測定工程Ｓ１３、フィードバック工程Ｓ１４を複数回繰り返し、最適条件を決定する。
第１成膜工程Ｓ１１では、ＳｉＣ基板１上にＳｉＣエピタキシャル層２を成膜する。第１成膜工程Ｓ１１においてＳｉＣエピタキシャル層２の性能を決定づけるパラメータは多数ある。これらの中でも成膜時の温度条件及び成膜後の降温条件は、Ｚ１／２センター３の密度の面内均一性に大きな影響を及ぼすパラメータである。成膜時の温度及び成膜後の降温スピードが、ＳｉＣエピタキシャル層２の面内で均一なほど、Ｚ１／２センター３の密度の面内均一性は向上する。
次いで、必要に応じて第１熱処理工程Ｓ１２を行う。第１熱処理工程Ｓ１２では、ＳｉＣエピタキシャルウェハ１０を熱処理する。熱処理は加熱処理であり、例えば、ＳｉＣエピタキシャル層２の成膜後に行うアニール、ＳｉＣエピタキシャル層２に炭素イオン注入後に行うアニール、ＳｉＣエピタキシャル層２の一部を熱酸化処理した後に行うアニール、等である。熱処理により成膜直後のＳｉＣエピタキシャル層２内に含まれる欠陥を減らすことができる。熱処理の温度は、例えば、１５００℃以上である。第１熱処理工程Ｓ１２においてＳｉＣエピタキシャル層２の性能を決定づけるパラメータは多数ある。これらの中でも熱処理時の温度条件及び熱処理後の降温条件は、Ｚ１／２センター３の密度の面内均一性に大きな影響を及ぼすパラメータである。熱処理時の温度及び熱処理後の降温スピードが、ＳｉＣエピタキシャル層２の面内で均一なほど、Ｚ１／２センター３の密度の面内均一性は向上する。
次いで、第１測定工程Ｓ１３では、ＳｉＣエピタキシャル層２のＺ１／２センター３の密度の面内均一性を測定する。第１測定工程Ｓ１３では、ＳｉＣエピタキシャルウェハ１０の中心を通る径方向の１０点以上の測定点ｓｐのそれぞれにおけるＺ１／２センター３の密度を測定する。そして、それぞれの測定点ｓｐにおけるＺ１／２センター３の密度からＳｉＣエピタキシャルウェハ１０の面内におけるＺ１／２センター３の密度の面内均一性を求める。
第１測定工程Ｓ１３は、破壊検査でも非破壊検査でもよいが、試験工程Ｓ１を複数回繰り返すことを考慮すると、非破壊検査で行うことが現実的である。ＤＬＴＳ（Deep Level Transient Spectroscopy）法は、破壊検査の一例である。ＤＬＴＳ法は、ＳｉＣエピタキシャルウェハ１０の一部を切り出し、ショットキー電極をＳｉＣエピタキシャル層２上に堆積して測定を行う。ＤＬＴＳ法を試験工程Ｓ１毎に複数の測定点ｓｐのそれぞれで行うと、膨大な時間を要する。
次いで、第１測定工程Ｓ１３に用いることができる非破壊検査方法について説明する。図４は、Ｚ１／２センター３の密度を非破壊で測定するための測定装置２０の模式図である。測定装置２０は、ステージ２１と接触子２２とプローブ２３とパルス電源２４と容量計２５と評価部２６とを有する。
ＳｉＣエピタキシャルウェハ１０は、ステージ２１上に載置される。ステージ２１又はプローブ２３は移動可能であり、プローブ２３とＳｉＣエピタキシャルウェハ１０との相対位置を変えることができる。
接触子２２は、プローブ２３の先端にある。接触子２２は、測定時にＳｉＣエピタキシャル層２と接する。接触子２２は、ＳｉＣエピタキシャルウェハ１０に電圧を印加するための端子であり、ショットキー電極として機能する。接触子２２は、例えば、水銀である。水銀は室温で液体であり、室温で固体の金属をショットキー電極として活用する場合のように、金属電極を堆積する必要がない。そのため、ＳｉＣエピタキシャルウェハ１０の切り出し等が不要であり、非破壊検査を行うことができる。
パルス電源２４は、接触子２２に対して間欠的に電圧を印加する。接触子２２がＳｉＣエピタキシャルウェハ１０と接している場合は、パルス電源２４から印加された電圧が、ＳｉＣエピタキシャル層２に間欠的に印加される。
図５は、ＳｉＣエピタキシャルウェハ１０の静電容量の経時変化を示す図である。図５における縦軸はＳｉＣエピタキシャルウェハ１０の静電容量であり、横軸は時間である。ＳｉＣエピタキシャルウェハ１０の静電容量は、容量計２５で測定される。
電圧が印加されていない状態におけるＳｉＣエピタキシャルウェハ１０の静電容量はＣ１である。パルス電源２４からＳｉＣエピタキシャルウェハ１０に電圧が印加されると、ＳｉＣエピタキシャルウェハ１０の静電容量はＣ１からＣ２へ変化する。点欠陥のトラップ準位にｎ型半導体では電子が捕捉され、ｐ型半導体では正孔が捕捉されるためである。
電圧の印加がストップされると、捕捉された電子及び正孔が放出される。その結果、時間の経過とともに、ＳｉＣエピタキシャルウェハ１０の静電容量はＣ２からＣ１へ戻る。捕捉された電子又は正孔の密度は、点欠陥の密度に相当する。静電容量は、近似的に点欠陥の密度に比例する。例えば、点欠陥が多い場合は、少ない場合と比較して静電容量Ｃ２の絶対値が大きくなる。
評価部２６は、容量計２５で計測されたＳｉＣエピタキシャルウェハ１０の静電容量に基づいて、ＳｉＣエピタキシャル層２内の点欠陥の状態（種類、密度）を評価する。例えば、図５に示す減衰曲線を指数関数で近似し、信号強度の変化量を求める。そして、予め決定しておいたドーピング濃度の値を用いて欠陥密度を算出する。例えば、ドーピング濃度をＮ、トラップ密度をＮｔとすると、Ｎｔ≒２Ｎ×｜Ｃ２－Ｃ１｜／Ｃ１で求められる。また指数関数の指数より時定数を求め、欠陥のバンドギャップ中のエネルギー深さも評価できる。トラップ密度Ｎｔは、点欠陥の密度に対応する。
ここで、点欠陥は、室温付近で信号がピークとなる欠陥である。相関関数（コリレータ）法を用いると室温近傍で電気的な信号のピークが得られるように調整できる。相関関数の周期を変化させながら、信号強度を評価すると、信号強度の最大値が得られる相関関数の周期を決定できる。相関関数の周期の最適値は、欠陥の種類（欠陥のエネルギー深さ）に依存する。したがって、複数の点欠陥からＺ１／２センター３を分離して評価できる。
上述のように、当該非破壊検査方法を用いることで、ＳｉＣエピタキシャル層２の各測定点におけるＺ１／２センター３の密度を測定できる。換言すると、ＳｉＣエピタキシャル層２におけるＺ１／２センター３の密度が特定されたＳｉＣエピタキシャルウェハ１０を得ることができる。また上記非破壊検査方法は、ＳｉＣエピタキシャル層２が成膜される前のＳｉＣ基板１単体にも適用できるため、Ｚ１／２センター３の密度が特定されたＳｉＣ基板１を得ることもできる。
そして、第１測定工程Ｓ１３では、ＳｉＣエピタキシャル層２の各測定点におけるＺ１／２センター３の密度の結果から、ＳｉＣエピタキシャル層２のＺ１／２センター３の密度の面内均一性が算出される。具体的には、各測定点の標準偏差（σ）を平均値（μ：mean value）で割ることで、ＳｉＣエピタキシャル層２のＺ１／２センター３の密度の面内分布が得られる。
次いで、フィードバック工程Ｓ１４を行う。フィードバック工程Ｓ１４は、第１測定工程Ｓ１３で求められたＺ１／２センター３の密度の面内均一性の値に基づいて行う。フィードバック工程Ｓ１４は、第１フィードバックＦ１と第２フィードバックＦ２とのうちの少なくともいずれかを行う。フィードバック工程Ｓ１４では、例えば、第１フィードバックＦ１を行った後に、第２フィードバックＦ２を行う。
まず、第１熱処理工程Ｓ１２を行わずに、試験工程Ｓ１を行う。この場合、第１熱処理工程Ｓ１２を行わないため、Ｚ１／２センター３の密度の面内均一性に影響を及ぼすのは第１成膜工程Ｓ１１である。第１フィードバックＦ１では、第１測定工程Ｓ１３で求められたＺ１／２センター３の密度の面内均一性の値が５％以上の場合に行う。
第１フィードバックＦ１では、成膜時の加熱条件と成膜後の降温条件とのうち少なくとも一方を変更する。成膜時の加熱条件は、例えば、面内方向における温度分布である。成膜後の降温条件は、例えば、降温速度の面内方向における分布である。例えば、成膜時又は降温時におけるヒータの出力分布（内側ヒータと外側ヒータの出力調整）、配置等を変えることで、成膜時における面内方向の温度分布、降温時における降温スピードの面内分布を均一化することができる。
本工程Ｓ２で第２熱処理工程Ｓ２２を行わない場合は、Ｚ１／２センター３の密度の面内均一性の値が５％以下となる条件が確定した時点で、フィードバック工程Ｓ１４を止めて、試験工程Ｓ１を終了させる。
これに対し、本工程Ｓ２で第２熱処理工程Ｓ２２を行う場合は、試験工程Ｓ１をさらに繰り返す。まず第１フィードバックＦ１により決定した条件に基づいて、第１成膜工程Ｓ１１を行う。次いで、第１熱処理工程Ｓ１２、第１測定工程Ｓ１３を行う。第１成膜工程Ｓ１１は第１フィードバックＦ１で最適化されているが、第１熱処理工程Ｓ１２を追加したことで、第１測定工程Ｓ１３で測定されるＺ１／２センター３の密度の面内均一性の値が５％以上となる場合がある。第１測定工程Ｓ１３で求められたＺ１／２センター３の密度の面内均一性の値が５％以上の場合は、第２フィードバックＦ２を行う。
第２フィードバックＦ２では、熱処理時の加熱条件と熱処理後の降温条件とのうち少なくとも一方を変更する。熱処理時の加熱条件は、例えば、面内方向における温度分布である。熱処理後の降温条件は、例えば、降温速度の面内方向における分布である。例えば、成膜時又は降温時におけるヒータの出力分布（内側ヒータと外側ヒータの出力調整）、配置等を変えることで、熱処理時における面内方向の温度分布、降温時における降温スピードの面内分布を均一化することができる。
Ｚ１／２センター３の密度の面内均一性の値が５％以下となる条件が確定した時点で、フィードバック工程Ｓ１４を止めて、試験工程Ｓ１を終了させる。この時点で第１フィードバックＦ１及び第２フィードバックＦ２により第１成膜工程Ｓ１１及び第１熱処理工程Ｓ１２の条件が最適化されている。したがって、当該条件を本工程Ｓ２用の条件とする。
本工程Ｓ２は、例えば、第２成膜工程Ｓ２１と第２熱処理工程Ｓ２２と第２測定工程Ｓ２３とを有する。本工程Ｓ２は、試験工程Ｓ１の結果に基づいて行う。
第２成膜工程Ｓ２１では、本番用のＳｉＣ基板１の第１面１ＡにＳｉＣエピタキシャル層２を成膜する。第２成膜工程Ｓ２１では、試験工程Ｓ１で最適化された条件に基づいて成膜を行う。
次いで、第２熱処理工程Ｓ２２を行う。第２熱処理工程Ｓ２２は、省略してもよい。例えば、第２フィードバックＦ２により第１熱処理工程Ｓ１２が最適化されている場合に、第２熱処理工程Ｓ２２を行う。第２熱処理工程Ｓ２２は、第２成膜工程Ｓ２１で成膜されたＳｉＣエピタキシャル層２を熱処理する。第２熱処理工程Ｓ２２では、試験工程Ｓ１で最適化された条件に基づいて熱処理を行う。
次いで、第２測定工程Ｓ２３を行う。第２測定工程Ｓ２３は、省略してもよい。第２測定工程Ｓ２３は、出荷試験であってもよい。第２測定工程Ｓ２３は、第１測定工程Ｓ１３と同様の方法で行うことができ、非破壊で行われる。第２測定工程Ｓ２３を行うことで、出荷される実サンプルにおいて、Ｚ１／２センター３の密度の面内均一性を確認できる。
本工程Ｓ２で作製されたＳｉＣエピタキシャルウェハのＺ１／２センター３の密度の面内均一性は、原則、試験工程Ｓ１におけるそれと同等である。したがって、本工程Ｓ２を行うことで、ＳｉＣエピタキシャル層２におけるＺ１／２センター３の密度の面内均一性が５％以下であるＳｉＣエピタキシャルウェハ１０を得ることができる。
ＳｉＣエピタキシャル層２を成膜又は熱処理する際の温度は１６００℃を超える場合もあり、非常に高温である。そのため、これらの温度条件は精密に測定すること自体が困難であり、温度条件を精密に制御することは難しい。
例えば、ＳｉＣエピタキシャルウェハ１０の温度を測定する一つの方法として放射温度計（パイロメータ）が知られている。パイロメータは物体からの熱放射を温度に変換することで、物体の温度を測定する。そのため、温度を正確に測定するためには、物体の放射率が精密に分かっている必要がある。しかしながら、１６００℃近い高温の物体の放射率を精密に測定することは難しく、１６００℃よりも低い温度、例えば室温における放射率から換算することしかできない。この場合、精密な温度換算は難しい。
またウェハ面内の温度分布を測定するためには、ウェハ面内の温度を複数点で精密に測定する必要がある。上記のように、温度の精密測定自体が難しいのに加え、ウェハ面内の測定点の位置精度を保つことも難しい。例えば、パイロメータは光学的な手法で測定を行うため、測定点の位置精度を高く保つことは難しい。また成膜中のウェハは回転等の動作をしている場合が多く、測定点の位置精度を保つことはより難しい。
これに対し、本実施形態に係るＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣエピタキシャル層２におけるＺ１／２センター３の密度分布をフィードバックすることで、間接的に成膜又は熱処理時の加熱条件を変更している。したがって、本実施形態に係るＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣエピタキシャルウェハ１０の温度を直接測定する必要がない。
また上記のフィードバックを繰り返すことで、成膜又は熱処理時の最適な加熱条件を見出すことができる。当該フィードバック工程は、測定点ｓｐが増えるほど精密になるが、測定点ｓｐが増えるほど測定に時間を要する。それぞれの測定点ｓｐにおける測定を破壊検査で行うと、その時間は膨大になる。これに対し、非破壊でＺ１／２センター３の密度分布を測定することで、フィードバックの回数を増やすことができる。また測定点ｓｐが増えた場合でも、測定に要する時間が発散的に増えることがなく、測定点ｓｐを増やすこともできる。その結果、ＳｉＣエピタキシャル層２におけるＺ１／２センター３の密度の面内均一性が５％以下となる条件を、現実的な時間の中で見出すことができる。当該条件は装置依存性もあり、ＳｉＣエピタキシャル層２におけるＺ１／２センター３の密度の面内均一性が５％以下となる条件を現実的な時間の中で見つけることは、量産化に大きく寄与する。
最後に上述の手順で作製されたＳｉＣエピタキシャルウェハをチップ化し、それぞれのチップに、活性領域、電極等を形成することでＳｉＣデバイスが得られる。それぞれのＳｉＣデバイスは、Ｚ１／２センター３の密度が均質であり、高い特性を示す。
以上、本実施形態の一例を図示したが、本発明はこれらの実施形態に限定されるものではない。例えば、それぞれの実施形態の特徴的な構成の組み合わせ、その他の構成の付加等を行ってよい。
（実施例１）
上記の試験工程Ｓ１を複数回繰り返し、成膜及び熱処理の最適条件を決定した。そして本工程Ｓ２として、直径１５０ｍｍの４Ｈ－ＳｉＣ基板上に、厚さ１６μｍのＳｉＣエピタキシャル層を積層した。図４に示す非破壊の方式で、ＳｉＣエピタキシャル層のドーピング濃度及びＺ１／２センター密度を求めた。測定点は、ＳｉＣ基板の中心から半径５０ｍｍの範囲とし、１０ｍｍピッチで十字状に測定した。Ｚ１／２センター密度は、各測定点におけるドーピング濃度の測定値から求めた。図６は、実施例１の各測定点におけるＺ１／２センター密度及びドーピング濃度を示す。図６において、Ｎｄはドナー濃度であり、Ｎａはアクセプタ濃度である。
上記の試験工程Ｓ１を複数回繰り返し、成膜及び熱処理の最適条件を決定した。そして本工程Ｓ２として、直径１５０ｍｍの４Ｈ－ＳｉＣ基板上に、厚さ１６μｍのＳｉＣエピタキシャル層を積層した。図４に示す非破壊の方式で、ＳｉＣエピタキシャル層のドーピング濃度及びＺ１／２センター密度を求めた。測定点は、ＳｉＣ基板の中心から半径５０ｍｍの範囲とし、１０ｍｍピッチで十字状に測定した。Ｚ１／２センター密度は、各測定点におけるドーピング濃度の測定値から求めた。図６は、実施例１の各測定点におけるＺ１／２センター密度及びドーピング濃度を示す。図６において、Ｎｄはドナー濃度であり、Ｎａはアクセプタ濃度である。
図６に示すように、Ｚ１／２センター密度及びドーピング濃度は面内方向に一様であった。ドーピング濃度の平均値は（３．８±０．１）×１０１３ｃｍ－３であり、Ｚ１／２センター密度の平均値は（１．２±０．１）×１０１２ｃｍ－３であった。また面内均一性は、ドーピング濃度が２％であり、Ｚ１／２センター密度が４％であった。すなわち、ｎ型エピタキシャル膜のキャリア寿命を決定づけるＺ１／２センター密度の均一性が高いＳｉＣエピタキシャルウェハが作製されている。
また破壊検査のＤＬＴＳ法により、同条件で作製したエピタキシャル層には、Ｚ１／２センターおよびＥＨ６／７センター以外の点欠陥ピークは確認されなかった。格子間炭素起因の点欠陥（ＥＨ１センター、ＥＨ３センター、ＲＤ３センター、ＯＮ１センター、ＯＮ２センター）密度も検出下限（１×１０１１ｃｍ－３）以下であることを確認した。すなわち、これらの点欠陥は、存在しないまたは十分に低いことが確認された。
また十字に測定した中心点と十字の端部にあたる４つの測定点における測定値を以下の表１にまとめた。
表１に示すように、中心点におけるＺ１／２センター密度と、４つの端部それぞれにおけるＺ１／２センター密度との差は、中心点におけるＺ１／２センター密度の値の２０％以下であった。なお、小数点以下は四捨五入している。
１…ＳｉＣ基板、２…ＳｉＣエピタキシャル層、３…Ｚ１／２センター、１０…ＳｉＣエピタキシャルウェハ、２０…測定装置、２１…ステージ、２２…接触子、２３…プローブ、２４…パルス電源、２５…容量計、２６…評価部、Ｆ１…第１フィードバック、Ｆ２…第２フィードバック、ｓｐ…測定点、Ｓ１…試験工程、Ｓ２…本工程、Ｓ１１…第１成膜工程、Ｓ１２…第１熱処理工程、Ｓ１３…第１測定工程、Ｓ１４…フィードバック工程、Ｓ２１…第２成膜工程、Ｓ２２…第２熱処理工程、Ｓ２３…第２測定工程
Claims (12)
- ＳｉＣ基板と、前記ＳｉＣ基板の第１面に形成されたＳｉＣエピタキシャル層と、を備えたＳｉＣエピタキシャルウェハであって、
前記ＳｉＣエピタキシャル層のＺ１／２センター密度の面内均一性が５％以下であり、
前記ＳｉＣエピタキシャルウェハの直径は、１４９ｍｍ以上であり、
前記Ｚ １／２ センター密度の面内均一性は、１０点以上の測定点における前記Ｚ １／２ センター密度の標準偏差を平均値で割って求められるものであり、
前記測定点は、前記ＳｉＣエピタキシャルウェハの中心から半径５０ｍｍの範囲内において、前記中心を通る十字状に１０ｍｍピッチで配列された点である、ＳｉＣエピタキシャルウェハ。 - 前記ＳｉＣエピタキシャルウェハの直径が１９９ｍｍ以上である、請求項１に記載のＳｉＣエピタキシャルウェハ。
- 前記ＳｉＣエピタキシャル層に含まれる格子間炭素起因の点欠陥密度が１×１０１１ｃｍ－３以下である、請求項１又は２に記載のＳｉＣエピタキシャルウェハ。
- 前記ＳｉＣエピタキシャル層に含まれるＥＨ１センター、ＥＨ３センター、ＲＤ３センターのそれぞれの密度が１×１０１１ｃｍ－３以下である、請求項１～３のいずれか一項に記載のＳｉＣエピタキシャルウェハ。
- 前記ＳｉＣエピタキシャル層に含まれるＯＮ１センター、ＯＮ２センターのそれぞれの密度が１×１０１１ｃｍ－３以下である、請求項１～４のいずれか一項に記載のＳｉＣエピタキシャルウェハ。
- 前記ＳｉＣエピタキシャル層の中心におけるＺ１／２センター密度と、前記ＳｉＣエピタキシャル層の中心から５０ｍｍ以上離れた位置におけるＺ１／２センター密度との差が、前記ＳｉＣエピタキシャル層の中心におけるＺ１／２センター密度の値の２０％以下である、請求項１～５のいずれか一項に記載のＳｉＣエピタキシャルウェハ。
- ＳｉＣエピタキシャルウェハの製造方法であって、
前記ＳｉＣエピタキシャルウェハの製造方法は、試験工程と、本工程と、を有し、
前記試験工程は、
試験用のＳｉＣ基板の第１面にＳｉＣエピタキシャル層を積層する第１成膜工程と、
前記ＳｉＣエピタキシャル層のＺ１／２センター密度の面内均一性を測定する第１測定工程と、
前記第１測定工程で測定された結果に基づき、前記第１成膜工程における加熱条件と、前記第１成膜工程における降温条件とのうちの少なくとも一方を変更する第１フィードバックを行うフィードバック工程と、を有し、
前記試験工程は、前記第１成膜工程、前記第１測定工程、前記フィードバック工程を複数回繰り返し、
前記本工程は、前記試験工程の結果に基づいて、
ＳｉＣ基板の第１面にＳｉＣエピタキシャル層を積層する第２成膜工程を有し、
前記Ｚ １／２ センター密度の面内均一性は、１０点以上の測定点のそれぞれにおける前記Ｚ １／２ センター密度の標準偏差を平均値で割って求められるものであり、
前記測定点は、前記ＳｉＣエピタキシャルウェハの中心から半径５０ｍｍの範囲内において、前記中心を通る十字状に１０ｍｍピッチで配列された点である、ＳｉＣエピタキシャルウェハの製造方法。 - 前記試験工程は、
前記第１成膜工程と前記第１測定工程との間に、前記第１成膜工程で成膜された前記ＳｉＣエピタキシャル層を熱処理する第１熱処理工程をさらに有し、
前記フィードバック工程は、前記第１測定工程で測定された結果に基づき、前記第１熱処理工程における加熱条件と、前記第１熱処理工程における降温条件とのうちの少なくとも一方を変更する第２フィードバックをさらに行う、請求項７に記載のＳｉＣエピタキシャルウェハの製造方法。 - 前記本工程は、前記試験工程の結果に基づいて、前記第２成膜工程で成膜された前記ＳｉＣエピタキシャル層を熱処理する第２熱処理工程をさらに備える、請求項８に記載のＳｉＣエピタキシャルウェハの製造方法。
- 前記第１測定工程を非破壊検査方法で行う、請求項７～９のいずれか一項に記載のＳｉＣエピタキシャルウェハの製造方法。
- 前記本工程は、前記第２成膜工程で成膜された前記ＳｉＣエピタキシャル層のＺ１／２センター密度の面内均一性を測定する第２測定工程をさらに備える、請求項７～１０のいずれか一項に記載のＳｉＣエピタキシャルウェハの製造方法。
- 前記第２測定工程を非破壊検査方法で行う、請求項１１に記載のＳｉＣエピタキシャルウェハの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020199012A JP7113882B2 (ja) | 2020-11-30 | 2020-11-30 | ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法 |
| US17/456,506 US11600538B2 (en) | 2020-11-30 | 2021-11-24 | SiC epitaxial wafer and method for producing SiC epitaxial wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020199012A JP7113882B2 (ja) | 2020-11-30 | 2020-11-30 | ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022086804A JP2022086804A (ja) | 2022-06-09 |
| JP7113882B2 true JP7113882B2 (ja) | 2022-08-05 |
Family
ID=81751743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020199012A Active JP7113882B2 (ja) | 2020-11-30 | 2020-11-30 | ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11600538B2 (ja) |
| JP (1) | JP7113882B2 (ja) |
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| JP2014099483A (ja) | 2012-11-13 | 2014-05-29 | Fuji Electric Co Ltd | 炭化珪素半導体装置の製造方法 |
| JP2016063190A (ja) | 2014-09-22 | 2016-04-25 | 住友電気工業株式会社 | 炭化珪素エピタキシャル基板の製造方法、炭化珪素エピタキシャル基板および炭化珪素半導体装置 |
| WO2016117209A1 (ja) | 2015-01-21 | 2016-07-28 | 住友電気工業株式会社 | 炭化珪素基板および炭化珪素基板の製造方法 |
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2020
- 2020-11-30 JP JP2020199012A patent/JP7113882B2/ja active Active
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2021
- 2021-11-24 US US17/456,506 patent/US11600538B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US11600538B2 (en) | 2023-03-07 |
| US20220173001A1 (en) | 2022-06-02 |
| JP2022086804A (ja) | 2022-06-09 |
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| R150 | Certificate of patent or registration of utility model |
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