WO2020012605A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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WO2020012605A1
WO2020012605A1 PCT/JP2018/026340 JP2018026340W WO2020012605A1 WO 2020012605 A1 WO2020012605 A1 WO 2020012605A1 JP 2018026340 W JP2018026340 W JP 2018026340W WO 2020012605 A1 WO2020012605 A1 WO 2020012605A1
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semiconductor device
semiconductor
layer
collector
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PCT/JP2018/026340
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憲治 濱田
和也 小西
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三菱電機株式会社
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device including silicon carbide (SiC) in which an IGBT region functioning as an IGBT (Insulated Gate Bipolar Transistor) and an FWD region functioning as an FWD (Free Wheeling Diode) are defined, and a method of manufacturing the same.
  • SiC silicon carbide
  • the IGBT uses silicon (Si) as a semiconductor material.
  • the IGBT has a structure in which a layer having a conductivity type opposite to that of a drift layer is added to a drain side of a power MOSFET (Metal-Oxide-Semiconductor ⁇ Effect ⁇ Transistor), and is turned on by using conductivity modulation of the drift layer. This is an element that can reduce the voltage.
  • MOSFET Metal-Oxide-Semiconductor ⁇ Effect ⁇ Transistor
  • SiC-IGBT silicon carbide (SiC), which is a wide band gap semiconductor material, is applied to an IGBT.
  • SiC-IGBT realization of a device that cannot be realized by the Si-IGBT, for example, a low-loss device having an ultra-high withstand voltage region capable of applying a voltage of 10 kV or more is expected (for example, Patent Document 1 and Patent Document 1). 2).
  • the IGBT is usually mounted on a power module together with a freewheel diode (FWD), which is a diode for commutating a load current.
  • FWD freewheel diode
  • a semiconductor device in which an IGBT and an FWD are formed in the same semiconductor substrate has been proposed.
  • an IGBT and an FWD are formed on the same semiconductor substrate, and a common electrode having both functions of an emitter electrode of the IGBT and an anode electrode of the FWD is formed on the front surface side of the semiconductor substrate.
  • This semiconductor device is called a reverse conducting IGBT (RC (Reverse @ Conducting) -IGBT).
  • a collector region which is an impurity region on the back surface side of a semiconductor substrate, is formed by using an ion implantation method.
  • a p-type impurity such as boron (B)
  • B boron
  • the pn junction is an interface between two types of structures having opposite conductivity types, such as an interface between a collector region and an FS (field stop) layer or an interface between a collector region and a drift layer. Point to.
  • the above-described defects hinder minority carrier injection at the time of forward bias of the IGBT, and increase the ON voltage of the IGBT.
  • the dose at the time of forming the collector region is reduced so that the minority carrier injection can be controlled, so that the influence of the injection defect is small.
  • the SiC-IGBT it is necessary to increase the dose at the time of forming the collector region in order to increase the minority carrier injection efficiency, and the influence of the injection defect becomes extremely large.
  • the reason for increasing the minority carrier injection efficiency is that the carrier lifetime (microsecond order) in the SiC substrate is extremely shorter than the carrier lifetime (millisecond order) in the Si substrate. From the above, in the SiC-IGBT, it is necessary to enhance the minority carrier injection efficiency to promote the conductivity modulation effect that compensates for a short carrier lifetime in order to reduce the on-state voltage.
  • the collector region is formed not by the ion implantation method but by the epitaxial growth method. According to such a technique, since the epitaxial growth method causes less damage to the crystal than the ion implantation method, it is possible to manufacture a SiC-IGBT having a high-quality pn junction with few implantation defects.
  • a collector region and a cathode region are formed on the back surface side of the same semiconductor substrate. That is, not only the collector region required to operate as an IGBT but also the cathode region required to operate as an FWD are formed in the same semiconductor substrate.
  • the collector region is removed from the FS layer exposed from the remaining collector region.
  • a cathode region is formed in the FWD region by performing an epitaxial growth method on the exposed FS layer or the drift layer.
  • Counter doping is performed on the collector region in a portion to be the FWD region. For example, there are two methods of forming a cathode region having the same thickness as the collector region by an ion implantation method such as ion implantation.
  • the collector region when the collector region is removed by a reactive ion etching (Reactive Ion Etching: RIE) process or the like, the difference between the etching region and the thickness of the collector region causes a difference between the cathode region and the FS layer. In the meantime, a collector region that should not originally remain may remain. Similarly, in the method (ii), when the ion implantation energy varies and the collector region varies in thickness, the collector region that should not originally remain may remain. The remaining collector region in the FWD region is directly unsuitable for device failure and increases the manufacturing cost, which is not practically preferable.
  • RIE reactive Ion Etching
  • Patent Literature 1 and Patent Literature 2 are applied to SiC-RC-IGBT as they are, there is a problem that a device defect and an increase in manufacturing cost may occur.
  • the present invention has been made in view of the above-described problems, and has as its object to provide a technique capable of realizing a semiconductor device having a low on-voltage and a low manufacturing cost.
  • the semiconductor device is a semiconductor device including SiC, in which an IGBT region functioning as an IGBT and an FWD region functioning as an FWD are defined, and a semiconductor layer including a drift layer of a first conductivity type; A semiconductor region including a collector region of a second conductivity type disposed adjacent to the semiconductor layer in the first direction in the IGBT region; and a semiconductor region disposed adjacent to the semiconductor layer in the first direction in the FWD region.
  • the direction is opposite to the first direction of the drift layer.
  • a second conductive type base region selectively disposed in a surface on a second direction side, and the IGBT region and the FWD region;
  • a second conductivity type base contact region selectively disposed in the second direction side surface; and the base contact region in the second direction side surface of the base region in the IGBT region.
  • An emitter region of a first conductivity type disposed adjacently, a gate electrode capable of forming a channel in the base region, and an emitter electrode connected to the emitter region and the base contact region;
  • the region is an epitaxial growth layer, and the thickness of the cathode region is larger than the thickness of the collector region.
  • the collector region is an epitaxial growth layer, and the thickness of the cathode region is larger than the thickness of the collector region. According to such a configuration, a semiconductor device such as a SiC-RC-IGBT having a low on-voltage and a low manufacturing cost can be realized.
  • FIG. 2 is a cross-sectional view illustrating a configuration of the semiconductor device according to the first embodiment
  • FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 13 is a cross-sectional view illustrating a configuration of a semiconductor device according to a second embodiment.
  • FIG. 14 is a sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 14 is a cross-sectional view illustrating a configuration of a semiconductor device according to a third embodiment.
  • FIG. 14 is a cross-sectional view illustrating a configuration of a semiconductor device according to a fourth embodiment.
  • the semiconductor device according to the first embodiment of the present invention is a planar gate type SiC-RC-IGBT including SiC as a semiconductor material will be described.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device A1 according to the first embodiment.
  • the semiconductor device A1 is a SiC-RC-IGBT including SiC in which an IGBT region IG functioning as an IGBT and an FWD region FW functioning as a FWD are defined.
  • the IGBT region IG and the FWD region FW are adjacent to each other, but are not limited to this.
  • the semiconductor device A1 of FIG. 1 includes a semiconductor layer 5, a semiconductor region 2, a cathode region 3 of a first conductivity type, a collector electrode 1, a base region 6 of a second conductivity type, and an emitter region of a first conductivity type. 7, a base contact region 8 of the second conductivity type, a gate electrode 9, an interlayer insulating film 10, and an emitter electrode 11.
  • the semiconductor layer 5 includes a first conductivity type drift layer 5a and a first conductivity type field stop layer (FS layer) 5b, and the semiconductor region 2 includes a second conductivity type collector region 2a.
  • the first direction is the downward direction
  • the second direction opposite to the first direction is the upward direction
  • the surface of the drift layer 5a on the lower side is the C plane
  • the drift layer 5a is the upward direction.
  • the surface on the side is an Si surface
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the lower surface of each layer or each region may be referred to as “lower surface”
  • the upper surface may be referred to as “upper surface”.
  • the FS layer 5b is provided adjacent to between the drift layer 5a and the collector region 2a of the semiconductor region 2 in the IGBT region IG. Further, FS layer 5b is provided adjacent to between drift layer 5a and cathode region 3 in FWD region FW.
  • the collector region 2a of the semiconductor region 2 is disposed adjacent to the FS layer 5b of the semiconductor layer 5 downward in the IGBT region IG.
  • the cathode region 3 is disposed adjacent to the FS layer 5b of the semiconductor layer 5 downward in the FWD region FW.
  • Collector electrode 1 is connected to collector region 2 a and cathode region 3 of semiconductor region 2.
  • the base region 6 is selectively provided in the upper surface of the drift layer 5a in the IGBT region IG and the FWD region FW.
  • the base contact region 8 is selectively provided in the upper surface of the base region 6 in the IGBT region IG and the FWD region FW.
  • Emitter region 7 is provided adjacent to base contact region 8 in the upper surface of base region 6 in IGBT region IG.
  • the gate electrode 9 is provided on a part of the emitter region 7 and the base region 6 other than the base contact region 8 via an interlayer insulating film 10, and a channel can be formed in the base region 6.
  • Emitter electrode 11 is connected to emitter region 7 and base contact region 8.
  • the impurity concentration and thickness of the drift layer 5a that is, the length in the thickness direction of the semiconductor device A1 are in the range of 1 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 15 cm ⁇ 3 , respectively, and in the range of 100 ⁇ m to 300 ⁇ m. It is desirable.
  • the reason for setting the thickness of the drift layer 5a to 100 ⁇ m or more is that the thickness of the drift layer 5a contributes to the withstand voltage performance of the semiconductor device.
  • the impurity concentration and the thickness of the drift layer 5a may be 2 ⁇ 10 14 cm ⁇ 3 and 100 ⁇ m, respectively.
  • the density of the Z 1/2 center of the drift layer 5a is desirably 5 ⁇ 10 11 cm ⁇ 3 or less.
  • the Z 1/2 center refers to a point defect related to carbon vacancies in the SiC crystal. It is a well-known fact that the Z 1/2 center becomes a lifetime killer (carrier recombination center) in SiC.
  • the Z 1/2 center density is preferably as low as possible.
  • the Z 1/2 center density is 1 ⁇ 10 10 cm ⁇ 3 or more. It is desirable.
  • the Z1 / 2 center density can be measured by, for example, a DLTS (Deep Level Transient Spectroscopy) method, an ICTS (Iso-thermal Capacitance Transient Spectroscopy) method, or the like.
  • DLTS Deep Level Transient Spectroscopy
  • ICTS Iso-thermal Capacitance Transient Spectroscopy
  • the carrier life of the drift layer 5a is desirably in the range of 3 ⁇ s or more and 50 ⁇ s or less.
  • the carrier lifetime can be measured by, for example, a ⁇ -PCD (Microwave Photoconductivity Decay) method, a PL (Photo Luminescence) method, an FCA (Free Carrier Absorption) method, or the like.
  • a ⁇ -PCD Microwave Photoconductivity Decay
  • PL Photo Luminescence
  • FCA Free Carrier Absorption
  • the FS layer 5b is provided on the lower surface of the drift layer 5a. It is desirable that the impurity concentration and the thickness of the FS layer 5b are in the range of 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 , respectively, and 1 ⁇ m to 10 ⁇ m.
  • the FS layer 5b functions as a layer that suppresses the extension of a depletion layer in the drift layer 5a when the semiconductor device is off.
  • the impurity concentration and the thickness of the drift layer 5a are 2 ⁇ 10 14 cm ⁇ 3 and 100 ⁇ m, respectively, and the impurity concentration and the thickness of the FS layer 5b are And 7 ⁇ 10 16 cm ⁇ 3 and 2 ⁇ m, respectively.
  • the profile of the impurity concentration of the FS layer 5b may be a “box profile” that is constant in the thickness direction of the semiconductor device, or may be a “slope (or gradient) profile” that provides a gradient in the thickness direction of the semiconductor device. Good.
  • the depletion layer in the drift layer 5a when the semiconductor device is off is realized. It may not be necessary to control the extension.
  • the semiconductor layer 5 may not include the FS layer 5b, and the drift layer 5a may be adjacent to the collector region 2a and the cathode region 3 of the semiconductor region 2.
  • the collector region 2a of the semiconductor region 2 is an epitaxial growth layer provided adjacent to the FS layer 5b in the downward direction. It is desirable that the impurity concentration and the thickness of the collector region 2a be in the range of 1 ⁇ 10 17 cm ⁇ 3 to 5 ⁇ 10 18 cm ⁇ 3 and 0.5 ⁇ m to 3 ⁇ m, respectively.
  • the cathode region 3 is provided adjacent to the FS layer 5b in a downward direction.
  • the impurity concentration of the cathode region 3 is desirably in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the thickness of cathode region 3 is larger than the thickness of collector region 2a. For example, when the thickness of the collector region 2a is 2 ⁇ m, the thickness of the cathode region 3 is 3 ⁇ m or the like.
  • the “thickness of the cathode region 3” Is defined as the length from the lower surface of the cathode region 3 to the maximum peak position of the impurity concentration (ion implantation depth).
  • the “thickness of the cathode region 3” is determined based on the impurity concentration distribution formed by the maximum implantation energy. , The length from the lower surface of the cathode region 3 to the maximum peak position of the impurity concentration (ion implantation depth).
  • the collector electrode 1 has ohmic contact with the collector region 2a and the cathode region 3.
  • Base region 6, emitter region 7, and base contact region 8 are provided in the upper surface of drift layer 5a.
  • the impurity concentrations of the base region 6, the emitter region 7, and the base contact region 8 are respectively 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20. cm ⁇ 3 or less, and 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the profile of the impurity concentration of the base region 6, the emitter region 7, and the base contact region 8 may be a “box profile” that is constant in the thickness direction of the semiconductor device, and may be a gradient in the thickness direction of the semiconductor device. It may be a “graded (or gradient) profile” or a “retrograde profile”.
  • the thicknesses of the base region 6, the emitter region 7, and the base contact region 8 are preferably in the range of 0.5 ⁇ m to 3 ⁇ m, 0.2 ⁇ m to 1 ⁇ m, and 0.2 ⁇ m to 1 ⁇ m, respectively.
  • the gate electrode 9 is provided apart from the base region 6 by an interlayer insulating film 10 functioning as a gate insulating film.
  • the emitter electrode 11 is provided on the upper surface of each of the emitter region 7 and the base contact region 8, and is separated from the gate electrode 9 by the interlayer insulating film 10.
  • a first conductive type first semiconductor formation layer 35a is formed on a main surface (Si surface) of a SiC support substrate 100 which is a first conductive type SiC substrate by an epitaxial growth method.
  • the first semiconductor formation layer 35a becomes the drift layer 5a through the steps described below.
  • the first semiconductor formation layer 35a and the drift layer 5a will be described as being substantially the same.
  • a buffer layer (not shown) of the first conductivity type or the second conductivity type having a higher impurity concentration than the first semiconductor formation layer 35a is formed between the SiC support substrate 100 and the first semiconductor formation layer 35a.
  • BPD Basal Plane Dislocation
  • TED Thinreading Edge Dislocation
  • the SiC support substrate 100 is removed, and the lower surface (C plane) of the first semiconductor formation layer 35a is exposed.
  • the thickness of the first semiconductor formation layer 35a may be the same before and after the above-described processing, or may be different.
  • a process of introducing interstitial carbon-induced ions into at least one of the lower surface and the upper surface of the first semiconductor formation layer 35a is performed.
  • the treatment may be performed with a single implantation energy, or may be performed stepwise with, for example, an implantation energy changed from high to low.
  • the interstitial carbon-induced ions include, for example, at least one of carbon, silicon, hydrogen, and helium.
  • carbon ions are implanted into the lower surface and the upper surface of the first semiconductor formation layer 35a as interstitial carbon-induced ions, but the present invention is not limited to this.
  • a surplus interstitial carbon-containing region 35c which is a region where surplus interstitial carbon atoms exist, is formed.
  • the ion implantation dose in the carbon ion implantation is desirably in the range of 1 ⁇ 10 13 cm ⁇ 2 to 1 ⁇ 10 16 cm ⁇ 2
  • the implantation energy is desirably in the range of 10 keV to 10 MeV.
  • the temperature of the first semiconductor formation layer 35a in the carbon ion implantation is preferably in the range of 10 ° C. to 1000 ° C., and more preferably in the range of 500 ° C. to 800 ° C.
  • At least one of the ion implantation dose and the implantation energy in the carbon ion implantation may be the same or different with respect to the lower surface and the upper surface of the first semiconductor formation layer 35a.
  • the temperature of the heat treatment is preferably in the range of 1000 ° C. to 2000 ° C., and more preferably in the range of 1500 ° C. to 1700 ° C.
  • carbon ions are implanted into the lower surface and the upper surface of the first semiconductor formation layer 35a, and excess interstitial carbon atoms are diffused into the first semiconductor formation layer 35a by the subsequent heat treatment.
  • the Z 1/2 center density in the thickness direction of the drift layer 5a has a maximum value at the center of the drift layer 5a, and decreases toward the lower surface or the upper surface of the drift layer 5a.
  • the Z 1/2 center density of the drift layer 5a should be within a range of 1 ⁇ 10 10 cm ⁇ 3 to 5 ⁇ 10 11 cm ⁇ 3. It is desirable that the carrier life of the drift layer 5a be in the range of 3 ⁇ s or more and 50 ⁇ s or less.
  • the method for reducing the Z1 / 2 center density is not limited to this, but, for example, by thermally oxidizing the first semiconductor formation layer 35a, excess interstitial carbon atoms generated in the process of thermal oxidation can be reduced to the second.
  • a method of diffusing into one semiconductor formation layer 35a may be used.
  • the lower surface and the upper surface of the drift layer 5a are processed by a method such as grinding, polishing, CMP, or RIE.
  • a damaged layer including an implantation defect generated by carbon ion implantation can be removed, and a leakage current of the semiconductor device can be reduced.
  • the removal amount by the processing is preferably in the range of 0.5 ⁇ m to 30 ⁇ m, and more preferably in the range of 3 ⁇ m to 10 ⁇ m.
  • the FS layer 5b and the second conductive type second semiconductor formation layer 32a are formed in this order on the lower surface of the drift layer 5a by the epitaxial growth method.
  • the second semiconductor formation layer 32a becomes the collector region 2a through the steps described below.
  • the second semiconductor formation layer 32a and the collector region 2a will be described as being substantially the same.
  • a stacked structure of the drift layer 5a / FS layer 5b / second semiconductor formation layer 32a is formed by the epitaxial growth method.
  • the impurity element of the second semiconductor formation layer 32a formed by the epitaxial growth method since the efficiency of taking in aluminum at the lower surface of the drift layer 5a is low, the upper limit of the impurity concentration of the drift layer 5a is at most 5 ⁇ 10 5. Limited to 18 cm -3 .
  • Whether the second semiconductor formation layer 32a and the collector region 2a formed from the second semiconductor formation layer 32a are formed by an epitaxial growth method or an ion implantation method is analyzed by, for example, TEM (Transmission Electron Microscope). Can be determined.
  • the collector region 2a is formed by an ion implantation method, contrast due to an implantation defect occurs in a cross-sectional TEM image near the pn junction, but the collector region 2a is epitaxially grown as in the first embodiment. When formed by a method, the above-mentioned contrast does not occur.
  • ion implantation is performed on a predetermined region on the upper surface of the drift layer 5a.
  • a base region 6, an emitter region 7, and a base contact region 8 are formed in predetermined regions on the upper surface of drift layer 5a.
  • the ion implantation may be performed with a single implantation energy, or may be performed stepwise with, for example, an implantation energy changed from high to low.
  • the ion implantation is performed through an implantation mask.
  • the injection mask for example, a photolithography photoresist or an oxide film is used.
  • the impurity element used for the ion implantation for example, phosphorus or nitrogen is used when realizing the first conductivity type, and for example, aluminum or boron is used when realizing the second conductivity type. .
  • the cathode region 3 is formed in a predetermined region from the exposed lower surface of the second semiconductor formation layer 32a on the FWD region FW side to the lower portion of the FS layer 5b. Is formed as the collector region 2a.
  • the cathode region 3 is formed by performing first conductivity type ion implantation.
  • the cathode region 3 is formed by counter doping of the second semiconductor formation layer 32a.
  • the counter doping is a method of ion-implanting an impurity element for realizing a conductivity type opposite to a conductivity type originally included in a target region.
  • ion implantation is performed to a position deeper than the thickness of the second semiconductor formation layer 32a.
  • the thickness of the cathode region 3 formed by counter doping is necessarily larger than the thickness of the collector region 2a.
  • the reason why the non-contact between the cathode region 3 and the FS layer 5b is suppressed is to prevent an increase in the manufacturing cost of the semiconductor device due to a device failure. If the second semiconductor formation layer 32a remains between the cathode region 3 and the FS layer 5b, the original function of the FWD (function of returning excess carriers in the drift layer 5a to the collector side) is impaired.
  • ion implantation is performed by selecting implantation energy so that the thickness of the cathode region 3 is larger than the thickness of the collector region 2a.
  • the implantation depth in the practical implantation energy range of 10 keV to 3 MeV is about 100 nm to 3 ⁇ m.
  • the thickness of the second semiconductor formation layer 32a is more than 3 ⁇ m, it becomes difficult to form the cathode region 3 by counter doping. Therefore, when the cathode region 3 is formed by the ion implantation method, it is desirable that the upper limit of the thickness of the second semiconductor formation layer 32a is limited to 3 ⁇ m.
  • the temperature of the heat treatment is desirably in the range of 1400 ° C to 1800 ° C.
  • carbon vacancies may be generated in the SiC crystal in a thermal equilibrium state, and the Z 1/2 center density may be increased (the carrier life of the drift layer 5a may be shortened). Therefore, in order to suppress this, the temperature of the heat treatment is more preferably 1650 ° C. or less.
  • the structure obtained as described above is thermally oxidized in an oxygen atmosphere to form a gate insulating film 200 on the upper surface of the drift layer 5a or the like. It is desirable that the thickness of the gate insulating film 200 is, for example, in the range of 10 nm or more and 100 nm or less.
  • the exposed surface is protected by a deposited oxide film such as a TEOS (Tetra Ethyl Ortho Silicate) film. May be.
  • a thermal oxide film of SiC is used as the gate insulating film 200, but a high-temperature silicon oxide film (High Temperature Oxide: HTO), an aluminum oxide film (Al 2 O 3 ), and a hafnium oxide film (Hf 2) Various deposited films such as O 3 ) may be used as the gate insulating film 200.
  • HTO High Temperature Oxide
  • Al 2 O 3 aluminum oxide film
  • Hf 2 hafnium oxide film
  • Various deposited films such as O 3 may be used as the gate insulating film 200.
  • a gate electrode 9 is formed as a deposited film in a predetermined region on the gate insulating film 200.
  • a material of the gate electrode 9 for example, poly-Si is used. Thereby, as shown in FIG. 8, the gate electrode 9 separated from the base region 6 by the gate insulating film 200 is formed.
  • an interlayer insulating film 10 is formed by forming an insulating film connected to the gate insulating film 200 as a deposition film on the upper portion and side portions of the gate electrode 9,
  • the electrode 11 is formed.
  • the emitter electrode 11 includes, for example, aluminum, titanium, nickel, gold, silver, copper, an alloy thereof, or a laminated structure thereof.
  • the emitter electrode 11 is formed using, for example, an electron beam evaporation method or a sputtering method. Thereby, as shown in FIG. 9, the emitter electrode 11 separated from the gate electrode 9 by the interlayer insulating film 10 is formed.
  • the emitter electrode 11 has ohmic contact with the emitter region 7 and the base contact region 8.
  • the collector electrode 1 is formed on the exposed surfaces of the collector region 2a and the cathode region 3. As a result, the collector electrode 1 is formed on the side opposite to the emitter electrode 11 with respect to the drift layer 5a and the like.
  • the material and forming method of the collector electrode 1 are the same as those of the emitter electrode 11.
  • Collector electrode 1 has ohmic contact with collector region 2a and cathode region 3. Thus, the semiconductor device A1 of FIG. 1 is completed.
  • ⁇ Summary of Embodiment 1> According to the semiconductor device and the method of manufacturing the semiconductor device according to the first embodiment, no implantation defect is generated near the pn junction (the interface between the FS layer 5b and the collector region 2a). Therefore, the inhibition of minority carrier injection when the semiconductor device is turned on can be suppressed, so that the conductivity modulation effect is promoted and a SiC-RC-IGBT with a low on-voltage can be realized. Further, in the first embodiment, the thickness of cathode region 3 is larger than the thickness of collector region 2a. For this reason, the remaining of the second semiconductor formation layer 32a between the FS layer 5b and the cathode region 3, that is, device failure can be suppressed, so that an SiC-RC-IGBT with low manufacturing cost can be realized.
  • the base region 6, the emitter region 7, and the base contact region 8 are formed by using the ion implantation method, but part or all of them are formed by using the epitaxial growth method. May be done.
  • the timing of performing interstitial carbon-induced ion implantation, heat treatment for diffusing excess interstitial carbon atoms into the first semiconductor formation layer 35a, and processing for removing a damaged layer can be appropriately changed. is there. Specifically, the timing of these processes may be after the FS layer 5b and the second semiconductor formation layer 32a are formed by the epitaxial growth method, and the base region 6, the emitter region 7, and the base contact region 8 are ion-implanted. It may be after forming.
  • the lower surface of the second semiconductor formation layer 32a is processed by RIE or the like.
  • the second semiconductor formation layer 32a on the FWD region FW side is removed. What is important here is that the FS layer 5b is exposed by removing the second semiconductor formation layer 32a, and the lower portion of the FS layer 5b is also removed, that is, the thickness removed by the processing is larger than the thickness of the collector region 2a. is there.
  • the cathode region 3 is formed by an epitaxial growth method on the surface where the FS layer 5b and the collector region 2a are exposed.
  • the impurity element of the cathode region 3 formed by the epitaxial growth method for example, nitrogen is used.
  • the lower surface where the cathode region 3 is exposed is subjected to processing by a method such as polishing or CMP. Thereby, the excess epitaxial growth film grown on the lower surface of the collector region 2a is removed to expose the lower surface of the collector region 2a, and the lower surface of the collector region 2a and the lower surface of the cathode region 3 are planarized.
  • the thickness of cathode region 3 is larger than the thickness of collector region 2a.
  • the remaining of the second semiconductor formation layer 32a between the FS layer 5b and the cathode region 3, and thus the device failure can be suppressed, so that the manufacturing cost of the semiconductor device can be increased. Can be suppressed.
  • FIG. 11 is a cross-sectional view showing a configuration of a semiconductor device A2 according to the second embodiment of the present invention.
  • the semiconductor device A2 according to the second embodiment is a planar gate type SiC-RC-IGBT as in the first embodiment.
  • SiC-RC-IGBT planar gate type
  • the semiconductor region 2 of the semiconductor device A2 further includes a second-conductivity-type carrier supply region 2b disposed adjacent to between the collector region 2a and the collector electrode 1.
  • the impurity concentration of the carrier supply region 2b is higher than the impurity concentration of the collector region 2a.
  • the impurity concentration of the carrier supply region 2b is desirably in the range of 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the thickness of the carrier supply region 2b is smaller than the thickness of the collector region 2a.
  • the thickness of the carrier supply region 2b is desirably in the range of 0.2 ⁇ m or more and 1 ⁇ m or less.
  • a method for manufacturing the semiconductor device A2 according to the second embodiment will be described.
  • the method of manufacturing the semiconductor device A2 according to the second embodiment is similar in configuration to the method of manufacturing the semiconductor device A1 according to the first embodiment. Therefore, hereinafter, of the method for manufacturing semiconductor device A2 according to the second embodiment, portions different from the method for manufacturing semiconductor device A1 according to the first embodiment will be described.
  • the structure shown in FIG. 5 is formed by performing the same steps as those shown in FIGS. 1 to 5 of the first embodiment. Thereafter, as shown in FIG. 12, the second conductivity type ion implantation is performed on a predetermined region from the exposed lower surface of the second semiconductor formation layer 32a on the IGBT region IG side, thereby performing the second ion implantation.
  • An impurity region 32b having a higher impurity concentration than the semiconductor formation layer 32a is formed.
  • the impurity region 32b becomes the carrier supply region 2b through the steps described below.
  • the description will be given on the assumption that the impurity region 32b and the carrier supply region 2b are substantially the same.
  • the impurity element for the ion implantation for example, aluminum, boron, or the like is used.
  • the ion implantation for forming the impurity region 32b may be performed with a single implantation energy, or may be performed stepwise with, for example, an implantation energy changed from high to low.
  • the ion implantation for forming the impurity region 32b requires a sufficiently low implantation energy.
  • the ion implantation energy for forming the impurity region 32b (the maximum implantation energy in the case of the multi-stage ion implantation method) is desirably 200 keV or less.
  • the second semiconductor formation layer 32a having an impurity concentration and a thickness of 1 ⁇ 10 18 cm ⁇ 3 and 2 ⁇ m, respectively, is formed. That is, it is assumed that the second semiconductor formation layer 32a having a thickness of 2 ⁇ m from the lower surface of the second semiconductor formation layer 32a to the pn junction is formed.
  • the impurity region 32b is formed in the second semiconductor formation layer 32a at an ion implantation dose of 4 ⁇ 10 15 cm ⁇ 2 and an implantation energy of 200 keV.
  • the thickness of the impurity region 32b that is, the length from the ion-implanted lower surface of the impurity region 32b (exposed surface of the impurity region 32b) to the maximum peak position of the impurity concentration (ion implantation depth) is about 0. .25 ⁇ m.
  • the implantation defect is formed on the lower surface of the impurity region 32b to a position deeper than the maximum peak position (about 0.25 ⁇ m) (for example, about 1 ⁇ m).
  • the above-mentioned pn junction is provided at a position (2 ⁇ m) deeper than the position of the implantation defect (about 1 ⁇ m) with respect to the lower surface of the impurity region 32b. That is, in the second embodiment, the configuration is such that TB> 4 ⁇ TA is satisfied.
  • TA is the thickness of the impurity region 32b (carrier supply region 2b)
  • TB is the distance from the lower surface of the impurity region 32b (carrier supply region 2b) to the upper surface of the second semiconductor formation layer 32a (collector region 2a). It is thickness. According to such a configuration, the conductivity modulation effect is promoted without impeding minority carrier injection when the semiconductor device is turned on, and a low on-state voltage can be realized.
  • the base region 6, the emitter region 7, and the base contact region 8 are formed by the same steps as those in FIG.
  • the cathode is formed in a predetermined region from the exposed lower surface of the second semiconductor formation layer 32a on the FWD region FW side to the downward portion of the FS layer 5b.
  • the region 3 is formed, and the remaining second semiconductor formation layer 32a and the remaining impurity region 32b are formed as the collector region 2a and the carrier supply region 2b, respectively.
  • the cathode region 3 may be formed by ion implantation as in the first embodiment, or may be formed by an epitaxial growth method as in the modification.
  • the semiconductor device A2 in FIG. 11 is completed by the same steps as those in FIGS.
  • the carrier supply region 2b having a higher impurity concentration than the collector region 2a is provided. According to such a configuration, the minority carrier injection efficiency is improved as compared with the semiconductor device according to the first embodiment, and a SiC-RC-IGBT with a lower on-voltage can be realized.
  • FIG. 13 is a sectional view showing a configuration of a semiconductor device A3 according to Embodiment 3 of the present invention.
  • the semiconductor device A3 according to the third embodiment is a planar gate type SiC-RC-IGBT as in the first and second embodiments.
  • SiC-RC-IGBT planar gate type SiC-RC-IGBT
  • the plurality of carrier supply regions 2b are selectively provided in the lower surface of the collector region 2a. Specifically, a plurality of carrier supply regions 2b are arranged apart from each other in a predetermined region in the lower surface of collector region 2a.
  • the impurity concentration and the thickness of the plurality of carrier supply regions 2b are the same as the numerical ranges described in the second embodiment.
  • a plurality of carrier supply regions 2b having a higher impurity concentration than collector region 2a are provided. Therefore, the minority carrier injection efficiency can be controlled by designing the carrier supply region 2b, as compared with the semiconductor device according to the second embodiment. Therefore, a low turn-off loss SiC-RC-IGBT can be realized while maintaining a low on-voltage.
  • FIG. 14 is a sectional view showing a configuration of a semiconductor device A4 according to Embodiment 4 of the present invention.
  • Semiconductor devices A1 to A3 according to the first to third embodiments are SiC-RC-IGBTs of a planar gate type (a structure in which a channel is formed perpendicular to the thickness direction of the semiconductor device).
  • the semiconductor device A4 according to the fourth embodiment is a trench gate type (structure in which a channel is formed horizontally in the thickness direction of the semiconductor device) SiC-RC-IGBT. Except for this point, the semiconductor device A4 according to the fourth embodiment is similar to the semiconductor devices A1 to A3 of the first to third embodiments.
  • the same or similar components as those described above are denoted by the same reference numerals, and different components will be mainly described.
  • a base region 6, an emitter region 7, and a base contact region 8 are formed in the upper surface of the drift layer 5a.
  • Gate electrode 9 is provided via a gate insulating film 12 in a trench extending over base region 6, emitter region 7 and drift layer 5a. Further, the gate electrode 9 is provided apart from the base region 6 by the gate insulating film 12. The gate electrode 9 can form a channel in the base region 6 similarly to the gate electrode 9 according to the first embodiment.
  • the semiconductor device according to the fourth embodiment has a trench-type gate structure, so that the cell pitch (the interval between unit cells) is reduced and the channel width is smaller than that of the semiconductor device according to the first embodiment.
  • the density (the ratio of the channel width to the unit cell area) is improved. As a result, a channel resistance component is reduced, and a SiC-RC-IGBT with a lower on-voltage can be realized.
  • each embodiment and each modified example can be freely combined, and each embodiment and each modified example can be appropriately modified or omitted within the scope of the invention.

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Abstract

オン電圧が低く、製造コストが安価である半導体装置を実現可能な技術を提供することを目的とする。半導体装置は、ドリフト層５ａを含む半導体層５と、ＩＧＢＴ領域ＩＧにおいて半導体層５と第１方向に隣接して配設されたコレクタ領域２ａを含む半導体領域２と、ＦＷＤ領域ＦＷにおいて半導体層２と第１方向に隣接して配設されたカソード領域３とを備える。コレクタ領域２ａは、エピタキシャル成長層であり、カソード領域３の厚みが、コレクタ領域２ａの厚みよりも大きい。

Description

半導体装置及び半導体装置の製造方法
　本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）として機能するＩＧＢＴ領域と、ＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）として機能するＦＷＤ領域とが規定された、シリコンカーバイド（ＳｉＣ）を含む半導体装置、及び、その製造方法に関する。
　半導体材料としてシリコン（Ｓｉ）を用いたＩＧＢＴが知られている。ＩＧＢＴは、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のドレイン側にドリフト層と反対側の導電型を有する層を追加した構造を有しており、ドリフト層の伝導度変調を用いてオン電圧の低減化を可能にした素子である。
　近年、ワイドバンドギャップ半導体材料であるシリコンカーバイド（ＳｉＣ）を、ＩＧＢＴに適用したＳｉＣ－ＩＧＢＴが提案されている。このＳｉＣ－ＩＧＢＴによれば、Ｓｉ－ＩＧＢＴでは実現できないデバイス、例えば１０ｋＶ以上の電圧を印加可能な超高耐電圧領域を有する低損失デバイスの実現が期待されている（例えば特許文献１及び特許文献２）。
　ＩＧＢＴは、通常、負荷電流を転流させるためのダイオードである還流ダイオード（ＦＷＤ）とともに、パワーモジュールに搭載される。近年、パワーモジュールの小型化及び低コスト化を図るために、ＩＧＢＴとＦＷＤとが同一半導体基板内に形成された半導体装置が提案されている。例えば、特許文献３では、同一半導体基板にＩＧＢＴ及びＦＷＤが形成され、半導体基板の表面側に、ＩＧＢＴのエミッタ電極及びＦＷＤのアノード電極の両方の機能を有する共通の電極が形成され、半導体基板の裏面側に、ＩＧＢＴのコレクタ電極及びＦＷＤのカソード電極の両方の機能を有する共通の電極が形成された半導体装置が提案されている。この半導体装置は、逆導通型のＩＧＢＴ（ＲＣ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴ）と呼ばれる。
　一般的に、Ｓｉ－ＩＧＢＴでは、半導体基板の裏面側の不純物領域であるコレクタ領域を、イオン注入法を用いて形成する。例えば、特許文献３では、ボロン（Ｂ）などのｐ型不純物を半導体基板の所望の領域にイオン注入した後、イオン注入された不純物を活性化させる熱処理を行うことで、コレクタ領域を形成している。
特開２０１２－０３３６１８号公報 特開２０１７－０８４８５２号公報 特開２０１７－０１１００１号公報
　Ｓｉ－ＩＧＢＴを製造するために用いられているイオン注入法では、特にイオン注入時の注入量（ドーズ量）が高い場合に、ｐｎ接合部の近傍に多量の注入欠陥が生成されてしまうことが問題である。ここで、ｐｎ接合部とは、コレクタ領域とＦＳ（フィールドストップ）層の界面、または、コレクタ領域とドリフト層の界面などの、導電型が反対である二種類の構造体同士が互いに隣接する界面を指す。上述した欠陥は、ＩＧＢＴの順バイアス時の少数キャリア注入を阻害し、ＩＧＢＴのオン電圧増大を招くので、実用上好ましくない。ただし、Ｓｉ－ＩＧＢＴでは、少数キャリア注入が制御できるように、コレクタ領域形成時のドーズ量を低くしているので、注入欠陥の影響は小さい。
　一方、ＳｉＣ－ＩＧＢＴでは、少数キャリア注入効率を高めるために、コレクタ領域形成時のドーズ量を高くする必要があり、注入欠陥の影響が極めて大きくなってしまう。なお、少数キャリア注入効率を高める理由は、ＳｉＣ基板内のキャリア寿命（マイクロ秒オーダ）がＳｉ基板内のキャリア寿命（ミリ秒オーダ）に比べて極端に短いからである。以上のことから、ＳｉＣ－ＩＧＢＴでは、低オン電圧化を図るために、少数キャリア注入効率を高めることによって、短いキャリア寿命が長くなるように補う伝導度変調効果を促進する必要がある。しかしながら、少数キャリア注入効率を高めるために、ドーズ量が高いイオン注入法を用いてＳｉＣ－ＩＧＢＴを製造すると、上述したように、当該ＳｉＣ－ＩＧＢＴのｐｎ接合部の近傍に多量の注入欠陥が生成されるので、低オン電圧化が困難である。
　そこで、特許文献１及び特許文献２に開示されるＳｉＣ－ＩＧＢＴでは、コレクタ領域がイオン注入法ではなくエピタキシャル成長法で形成される。このような技術によれば、エピタキシャル成長法はイオン注入法に比べて結晶へのダメージが少ないので、注入欠陥の少ない良質なｐｎ接合部を有するＳｉＣ－ＩＧＢＴを製造することができる。
　一方、ＲＣ－ＩＧＢＴでは、同一半導体基板の裏面側にコレクタ領域及びカソード領域が形成される。つまり、ＩＧＢＴとして動作するために必要なコレクタ領域だけでなく、ＦＷＤとして動作するために必要なカソード領域が、同一半導体基板内に形成される。
　以上に説明したＳｉＣ－ＩＧＢＴとＲＣ－ＩＧＢＴとを考慮すると、ＳｉＣ－ＲＣ－ＩＧＢＴの製造では、まず、良質なｐｎ接合部を得るためにコレクタ領域をエピタキシャル成長法で形成した後で、カソード領域を形成することが考えられる。しかしながら、エピタキシャル成長法を用いて、ＳｉＣ－ＲＣ－ＩＧＢＴを製造する際には、以下のような新たな課題が発生する。
　ＳｉＣ－ＲＣ－ＩＧＢＴのカソード領域の形成方法として、（ｉ）ＦＷＤ領域となる部分において、カソード領域と厚みが同じコレクタ領域を除去した後、残りのコレクタ領域から露出したＦＳ層に対してコレクタ領域を全て除去した後、露出したＦＳ層またはドリフト層に対してエピタキシャル成長法を行うことによって、ＦＷＤ領域にカソード領域を形成する方法、（ｉｉ）ＦＷＤ領域とする部分のコレクタ領域に対して、カウンタードーピングなどのイオン注入法によって、コレクタ領域と厚みが同じカソード領域を形成する方法、という２つの方法が考えられる。
　しかしながら、（ｉ）の方法では、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：ＲＩＥ）プロセスなどによりコレクタ領域を除去する際、エッチング条件のばらつきやコレクタ領域の厚みのばらつきによって、カソード領域とＦＳ層との間に、本来残存すべきではないコレクタ領域が残存してしまうことがある。また、（ｉｉ）の方法でも同様に、イオン注入エネルギーのばらつきやコレクタ領域の厚みのばらつきが生じた場合に、本来残存すべきではないコレクタ領域が残存してしまうことがある。ＦＷＤ領域におけるコレクタ領域の残存は、デバイス不良に直結し、製造コストの増大を招くので、実用上好ましくない。
　以上のことから、特許文献１及び特許文献２に開示される技術を、ＳｉＣ－ＲＣ－ＩＧＢＴにそのまま適用すると、デバイス不良、ひいては製造コストの増大を生じ得るという問題がある。
　そこで、本発明は、上記のような問題点を鑑みてなされたものであり、オン電圧が低く、製造コストが安価である半導体装置を実現可能な技術を提供することを目的とする。
　本発明に係る半導体装置は、ＩＧＢＴとして機能するＩＧＢＴ領域と、ＦＷＤとして機能するＦＷＤ領域とが規定された、ＳｉＣを含む半導体装置であって、第１導電型のドリフト層を含む半導体層と、前記ＩＧＢＴ領域において前記半導体層と第１方向に隣接して配設された、第２導電型のコレクタ領域を含む半導体領域と、前記ＦＷＤ領域において前記半導体層と前記第１方向に隣接して配設された、第１導電型のカソード領域と、前記半導体領域及び前記カソード領域に接続されたコレクタ電極と、前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ドリフト層の前記第１方向と逆方向である第２方向側の表面内に選択的に配設された、第２導電型のベース領域と、前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ベース領域の前記第２方向側の表面内に選択的に配設された、第２導電型のベースコンタクト領域と、前記ＩＧＢＴ領域において、前記ベース領域の前記第２方向側の表面内に前記ベースコンタクト領域と隣接して配設された、第１導電型のエミッタ領域と、前記ベース領域にチャネルを形成可能なゲート電極と、前記エミッタ領域及び前記ベースコンタクト領域に接続されたエミッタ電極とを備え、前記コレクタ領域は、エピタキシャル成長層であり、前記カソード領域の厚みが、前記コレクタ領域の厚みよりも大きい。
　本発明によれば、コレクタ領域は、エピタキシャル成長層であり、カソード領域の厚みが、コレクタ領域の厚みよりも大きい。このような構成によれば、オン電圧が低く、製造コストが安価であるＳｉＣ－ＲＣ－ＩＧＢＴなどの半導体装置を実現することができる。
　本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。
　以下に添付図面を参照して、本発明に係る半導体装置の好適な実施の形態を詳細に説明する。
　＜実施の形態１＞
　以下、本発明の実施の形態１に係る半導体装置が、半導体材料としてＳｉＣを含む、プレーナゲート型のＳｉＣ－ＲＣ－ＩＧＢＴである例について説明する。
　図１は、本実施の形態１に係る半導体装置Ａ１の構成を示す断面図である。図１に示すように、半導体装置Ａ１は、ＩＧＢＴとして機能するＩＧＢＴ領域ＩＧと、ＦＷＤとして機能するＦＷＤ領域ＦＷとが規定された、ＳｉＣを含むＳｉＣ－ＲＣ－ＩＧＢＴである。なお、ＩＧＢＴ領域ＩＧとＦＷＤ領域ＦＷとは互いに隣接しているが、これに限ったものではない。
　図１の半導体装置Ａ１は、半導体層５と、半導体領域２と、第１導電型のカソード領域３と、コレクタ電極１と、第２導電型のベース領域６と、第１導電型のエミッタ領域７と、第２導電型のベースコンタクト領域８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極１１とを備える。半導体層５は、第１導電型のドリフト層５ａと、第１導電型のフィールドストップ層（ＦＳ層）５ｂとを含み、半導体領域２は、第２導電型のコレクタ領域２ａを含む。
　なお、本実施の形態１では、第１方向は下方向、第１方向と逆方向である第２方向は上方向、ドリフト層５ａの下方向側の表面はＣ面、ドリフト層５ａの上方向側の表面はＳｉ面、第１導電型はｎ型、第２導電型はｐ型であるものとする。また、以下の説明では、各層または各領域の下方向側の表面を「下面」、上方向側の表面を「上面」と記すこともある。
　ＦＳ層５ｂは、ＩＧＢＴ領域ＩＧにおいてドリフト層５ａと半導体領域２のコレクタ領域２ａとの間に隣接して配設されている。また、ＦＳ層５ｂは、ＦＷＤ領域ＦＷにおいてドリフト層５ａとカソード領域３との間に隣接して配設されている。
　半導体領域２のコレクタ領域２ａは、ＩＧＢＴ領域ＩＧにおいて、半導体層５のＦＳ層５ｂと下方向に隣接して配設されている。カソード領域３は、ＦＷＤ領域ＦＷにおいて、半導体層５のＦＳ層５ｂと下方向に隣接して配設されている。コレクタ電極１は、半導体領域２のコレクタ領域２ａとカソード領域３とに接続されている。
　ベース領域６は、ＩＧＢＴ領域ＩＧ及びＦＷＤ領域ＦＷにおいて、ドリフト層５ａの上面内に選択的に配設されている。ベースコンタクト領域８は、ＩＧＢＴ領域ＩＧ及びＦＷＤ領域ＦＷにおいて、ベース領域６の上面内に選択的に配設されている。エミッタ領域７は、ＩＧＢＴ領域ＩＧにおいて、ベース領域６の上面内にベースコンタクト領域８と隣接して配設されている。ゲート電極９は、エミッタ領域７の一部及びベースコンタクト領域８以外のベース領域６上に層間絶縁膜１０を介して配設されており、当該ベース領域６にチャネルを形成可能である。エミッタ電極１１は、エミッタ領域７及びベースコンタクト領域８に接続されている。
　ドリフト層５ａの不純物濃度及び厚み、つまり半導体装置Ａ１の厚み方向の長さは、それぞれ１×１０１３ｃｍ－３以上１×１０１５ｃｍ－３以下、及び、１００μｍ以上３００μｍ以下の範囲内であることが望ましい。ドリフト層５ａの厚みを１００μｍ以上とする理由は、ドリフト層５ａの厚みが半導体装置の耐圧性能に資するためである。例えば、半導体装置の耐圧を１３ｋＶに確保するためには、ドリフト層５ａの不純物濃度及び厚みが、それぞれ２×１０１４ｃｍ－３、及び、１００μｍなどであればよい。
　また、ドリフト層５ａのＺ１／２センターの密度は、５×１０１１ｃｍ－３以下であることが望ましい。ここで、Ｚ１／２センターとは、ＳｉＣ結晶中の炭素空孔が関連する点欠陥のことを指す。Ｚ１／２センターが、ＳｉＣにおいてライフタイムキラー（キャリア再結合中心）となることは、一般的によく知られている事実である。Ｚ１／２センター密度が高くなると、ＳｉＣ中のキャリア寿命が短くなって、伝導度変調効果が促進されず、オン電圧の低い半導体装置が得られない。このため長いキャリア寿命を得るという観点からはＺ１／２センター密度は低いほど好ましいが、半導体装置のスイッチング特性を考慮すれば、Ｚ１／２センター密度は１×１０１０ｃｍ－３以上であることが望ましい。なお、Ｚ１／２センター密度は、例えばＤＬＴＳ（Ｄｅｅｐ　Ｌｅｖｅｌ　Ｔｒａｎｓｉｅｎｔ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法、ＩＣＴＳ（Ｉｓｏ－ｔｈｅｒｍａｌ　Ｃａｐａｃｉｔａｎｃｅ　Ｔｒａｎｓｉｅｎｔ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法などにより測定することができる。
　ドリフト層５ａのキャリア寿命は、３μｓ以上５０μｓ以下の範囲内であることが望ましい。なお、キャリア寿命は、例えばμ－ＰＣＤ（Ｍｉｃｒｏｗａｖｅ　Ｐｈｏｔｏ　Ｃｏｎｄｕｃｔｉｖｉｔｙ　Ｄｅｃａｙ）法、ＰＬ（Ｐｈｏｔｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）法、ＦＣＡ（Ｆｒｅｅ　Ｃａｒｒｉｅｒ　Ａｂｓｏｒｐｔｉｏｎ）法などにより測定することができる。Ｚ１／２センター密度を上記範囲内とすることで、キャリア寿命を上記範囲内にすることができ、その結果として、低オン電圧、かつ、低ターンオフ損失の半導体装置が実現できる。
　ドリフト層５ａの下面上には、ＦＳ層５ｂが配設されている。ＦＳ層５ｂの不純物濃度及び厚みは、それぞれ１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下、及び、１μｍ以上１０μｍ以下の範囲内であることが望ましい。ＦＳ層５ｂは、半導体装置のオフ時におけるドリフト層５ａでの空乏層の伸展を抑制する層として機能する。例えば、半導体装置の耐圧を１３ｋＶに確保するためには、ドリフト層５ａの不純物濃度及び厚みが、それぞれ２×１０１４ｃｍ－３、及び、１００μｍなどであり、ＦＳ層５ｂの不純物濃度及び厚みが、それぞれ７×１０１６ｃｍ－３、及び、２μｍなどであればよい。
　ＦＳ層５ｂの不純物濃度のプロファイルは、半導体装置の厚み方向に一定である「ボックスプロファイル」であってもよく、半導体装置の厚み方向に勾配をつける「傾斜（またはグラディエント）プロファイル」であってもよい。なお、ドリフト層５ａの不純物濃度を高くすること、及び、ドリフト層５ａの厚みを厚くすることの少なくともいずれか１つが実現された構成では、半導体装置のオフ時におけるドリフト層５ａでの空乏層の伸展を抑制する必要がない場合がある。このような場合には、半導体層５はＦＳ層５ｂを含まなくてもよく、ドリフト層５ａが、半導体領域２のコレクタ領域２ａ及びカソード領域３に隣接していてもよい。
　半導体領域２のコレクタ領域２ａは、ＦＳ層５ｂと下方向に隣接して配設されたエピタキシャル成長層である。当該コレクタ領域２ａの不純物濃度及び厚みは、それぞれ１×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下、及び、０．５μｍ以上３μｍ以下の範囲内であることが望ましい。
　カソード領域３は、ＦＳ層５ｂと下方向に隣接して配設されている。当該カソード領域３の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下の範囲内であることが望ましい。また、カソード領域３の厚みは、コレクタ領域２ａの厚みよりも大きい。例えば、コレクタ領域２ａの厚みが２μｍである場合、カソード領域３の厚みは３μｍなどである。
　なお、コレクタ領域となる半導体形成層の、ＦＷＤ領域ＦＷ側の露出している表面からイオン注入を行うことによってカソード領域３が形成される場合には、「カソード領域３の厚み」は、半導体装置の厚み方向の不純物濃度分布において、カソード領域３の下面から不純物濃度の最大ピーク位置までの長さ（イオン注入深さ）であると定義する。段階的に注入エネルギーを例えば高から低へ変化させる多段イオン注入法によってカソード領域３が形成される場合には、「カソード領域３の厚み」は、最大の注入エネルギーにより形成される不純物濃度分布において、カソード領域３の下面から不純物濃度の最大ピーク位置までの長さ（イオン注入深さ）であると定義する。
　コレクタ電極１は、コレクタ領域２ａ、及び、カソード領域３とオーミック性接触を有する。
　ドリフト層５ａの上面内には、ベース領域６、エミッタ領域７、ベースコンタクト領域８が配設されている。ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８の不純物濃度は、それぞれ、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下、及び、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下の範囲内であることが望ましい。また、ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８の不純物濃度のプロファイルは、半導体装置の厚み方向に一定とである「ボックスプロファイル」であってもよく、半導体装置の厚み方向に勾配をつける「傾斜（もしくはグラディエント）プロファイル」または「レトログレードプロファイル」であってもよい。
　ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８の厚みは、それぞれ、０．５μｍ以上３μｍ以下、０．２μｍ以上１μｍ以下、及び、０．２μｍ以上１μｍ以下の範囲内であることが望ましい。ゲート電極９は、ゲート絶縁膜として機能する層間絶縁膜１０によってベース領域６から離間して配設されている。エミッタ電極１１は、エミッタ領域７及びベースコンタクト領域８のそれぞれの上面に配設され、かつ、層間絶縁膜１０によってゲート電極９から離間して配設されている。
　＜製造方法＞
　次に、本実施の形態１に係る半導体装置Ａ１、つまりプレーナゲート型ＳｉＣ－ＲＣ－ＩＧＢＴの製造方法について説明する。
　図２に示すように、第１導電型のＳｉＣ基板であるＳｉＣ支持基板１００の主面（Ｓｉ面）上に、第１導電型の第１半導体形成層３５ａを、エピタキシャル成長法により形成する。第１半導体形成層３５ａは、以下に説明する工程を経てドリフト層５ａになる。以下、第１半導体形成層３５ａとドリフト層５ａとは実質的に同じであるものとして説明する。
　なお、ＳｉＣ支持基板１００と第１半導体形成層３５ａとの間に、第１半導体形成層３５ａよりも不純物濃度の高い第１導電型または第２導電型のバッファ層（図示せず）を形成してもよい。これにより、ＳｉＣ支持基板１００に含まれる結晶欠陥であるＢＰＤ（Ｂａｓａｌ　Ｐｌａｎｅ　Ｄｉｓｌｏｃａｔｉｏｎ）を、バッファ層でＴＥＤ（Ｔｈｒｅａｄｉｎｇ　Ｅｄｇｅ　Ｄｉｓｌｏｃａｔｉｏｎ）に転換することによって、ＢＰＤを含まない、または、ＢＰＤの密度が極めて小さい第１半導体形成層３５ａを実現できる。
　次に、ＳｉＣ支持基板１００の下面（Ｃ面）に対して、研削（グラインディング）、研磨（ポリッシング）、化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：ＲＩＥ）、もしくは、これらの方法の組み合わせ、または、その他の方法による加工処理を施し、ＳｉＣ支持基板１００を除去する。
　これにより、図３に示すように、ＳｉＣ支持基板１００が除去され、第１半導体形成層３５ａの下面（Ｃ面）が露出する。第１半導体形成層３５ａの厚みは、上述した加工処理前後で同じであってもよく、異なっていてもよい。
　次に、第１半導体形成層３５ａの下面及び上面の少なくともいずれか一方に格子間炭素誘起イオンを導入する処理を施す。当該処理は、単一の注入エネルギーで行ってもよく、段階的に例えば高から低へ変化させた注入エネルギーで行ってもよい。格子間炭素誘起イオンは、例えば、炭素、珪素、水素及びヘリウムの少なくともいずれか１つのイオンを含む。本実施の形態１では、第１半導体形成層３５ａの下面及び上面に対して、格子間炭素誘起イオンとして、炭素イオンを注入するが、これに限ったものではない。
　図４に示すように、上述した炭素イオン注入により、余剰な格子間炭素原子が存在する領域である余剰格子間炭素含有領域３５ｃが形成される。当該炭素イオン注入におけるイオン注入ドーズ量は、１×１０１３ｃｍ－２～１×１０１６ｃｍ－２の範囲内であることが望ましく、注入エネルギーは１０ｋｅＶ～１０ＭｅＶの範囲内であることが望ましい。また、当該炭素イオン注入における第１半導体形成層３５ａの温度は、１０℃～１０００℃の範囲内であることが望ましく、５００℃～８００℃の範囲内であることがより望ましい。当該炭素イオン注入におけるイオン注入ドーズ量及び注入エネルギーの少なくともいずれか１つは、第１半導体形成層３５ａの下面及び上面に関して互いに同じであってもよく、異なっていてもよい。
　次に、余剰格子間炭素含有領域３５ｃを含む第１半導体形成層３５ａに対して熱処理を施す。これにより、余剰な格子間炭素原子が第１半導体形成層３５ａの内部に拡散し、第１半導体形成層３５ａに存在するＺ１／２センターと結合することによって、ドリフト層５ａが形成される。当該熱処理の温度は、１０００℃～２０００℃の範囲内であることが望ましく、１５００℃～１７００℃の範囲内であることがより望ましい。本実施の形態１では、第１半導体形成層３５ａの下面及び上面に対して炭素イオン注入を施し、続く熱処理によって余剰な格子間炭素原子を第１半導体形成層３５ａの内部に拡散させているので、ドリフト層５ａの厚み方向におけるＺ１／２センター密度は、ドリフト層５ａの中央部で最大値をとり、ドリフト層５ａの下面または上面に向かうにつれ減少する。低オン電圧、かつ、低ターンオフ損失の半導体装置を実現するためには、ドリフト層５ａのＺ１／２センター密度は１×１０１０ｃｍ－３以上５×１０１１ｃｍ－３以下の範囲内であることが望ましく、ドリフト層５ａのキャリア寿命は、３μｓ以上５０μｓ以下の範囲内であることが望ましい。
　なお、以上の説明では、ドリフト層５ａにおけるＺ１／２センター密度を低減するために、炭素イオン注入及び熱処理を施す方法を説明した。Ｚ１／２センター密度を低減する方法は、しかしこれに限ったものではなく、例えば、第１半導体形成層３５ａを熱酸化することにより、熱酸化の過程で生じる余剰な格子間炭素原子を第１半導体形成層３５ａの内部に拡散させる方法を用いてもよい。
　次に、ドリフト層５ａの下面及び上面に対して、研削、研磨、ＣＭＰ、ＲＩＥなどの方法による加工処理を施す。これにより、炭素イオン注入により生成された注入欠陥を含むダメージ層を除去することができ、半導体装置のリーク電流を低減することができる。当該加工処理による除去量は、０．５μｍ以上３０μｍ以下の範囲内であることが望ましく、３μｍ以上１０μｍ以下の範囲内であることがより望ましい。
　次に、ドリフト層５ａの下面上に、ＦＳ層５ｂと、第２導電型の第２半導体形成層３２ａとを、エピタキシャル成長法によりこの順に形成する。第２半導体形成層３２ａは、以下に説明する工程を経てコレクタ領域２ａになる。以下、第２半導体形成層３２ａとコレクタ領域２ａとは実質的に同じであるものとして説明する。
　上記エピタキシャル成長法により、図５に示すように、ドリフト層５ａ／ＦＳ層５ｂ／第２半導体形成層３２ａの積層構造が形成される。なお、エピタキシャル成長法によって形成される第２半導体形成層３２ａの不純物元素としてアルミニウムを用いる場合、ドリフト層５ａの下面におけるアルミニウムの取り込み効率が低いので、ドリフト層５ａの不純物濃度の上限が高々５×１０１８ｃｍ－３に制限される。第２半導体形成層３２ａ、ひいては第２半導体形成層３２ａから形成されるコレクタ領域２ａが、エピタキシャル成長法及びイオン注入法のいずれで形成されているかは、例えばＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）などによる解析を行うことで判別できる。コレクタ領域２ａがイオン注入法で形成されている場合には、ｐｎ接合部の近傍の断面ＴＥＭ像において、注入欠陥に起因するコントラストが生じるが、本実施の形態１のようにコレクタ領域２ａがエピタキシャル成長法で形成されている場合には、上記コントラストは生じない。
　次に、ドリフト層５ａの上面の予め定められた領域に対してイオン注入を施す。これにより、図６に示すように、ドリフト層５ａの上面内の予め定められた領域に、ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８が形成される。当該イオン注入は、単一の注入エネルギーで行ってもよく、段階的に例えば高から低へ変化させた注入エネルギーで行ってもよい。また、予め定められた領域にイオン注入を施すために、イオン注入は注入マスクを介して行う。注入マスクとしては、例えば写真製版用のフォトレジストや酸化膜を用いる。当該イオン注入に用いられる不純物元素としては、第１導電型を実現する場合には、例えばリン、窒素などが用いられ、第２導電型を実現する場合には、例えばアルミニウム、ボロンなどが用いられる。
　次に、図７に示すように、第２半導体形成層３２ａのＦＷＤ領域ＦＷ側の露出している下面から、ＦＳ層５ｂの下部までの予め定められた領域にカソード領域３を形成し、残りの第２半導体形成層３２ａをコレクタ領域２ａとして形成する。本実施の形態１では、カソード領域３は第１導電型のイオン注入を行うことによって形成される。具体的には、カソード領域３は、第２半導体形成層３２ａに対するカウンタードーピングによって形成される。カウンタードーピングとは、対象となる領域が元来有している導電型と反対の導電型を実現するための不純物元素をイオン注入する方法である。
　ここで、カソード領域３とＦＳ層５ｂとの非接触を抑制するために、第２半導体形成層３２ａの厚みよりも深い位置までイオン注入を施す。これは、カウンタードーピングにより形成されるカソード領域３の厚みが、コレクタ領域２ａの厚みよりも必然的に大きくなることを意味する。カソード領域３とＦＳ層５ｂとの非接触を抑制する理由は、デバイス不良に起因する半導体装置の製造コスト増大を防ぐためである。仮に、カソード領域３とＦＳ層５ｂとの間に、第２半導体形成層３２ａが残存すると、本来のＦＷＤとしての機能（ドリフト層５ａ内の過剰キャリアをコレクタ側へ戻す機能）が損なわれるため、ＳｉＣ－ＲＣ－ＩＧＢＴとして動作せず、デバイス不良となる。そこで本実施の形態１では、カソード領域３の厚みが、コレクタ領域２ａの厚みよりも厚くなるように、注入エネルギーを選択してイオン注入を施す。
　カソード領域３を形成するためのイオン注入において、不純物元素が窒素である場合、実用的な注入エネルギー範囲である１０ｋｅＶ～３ＭｅＶにおける注入深さは１００ｎｍ～３μｍ程度である。この場合、第２半導体形成層３２ａの厚みが３μｍよりも厚くなると、カウンタードーピングによりカソード領域３を形成することが困難になる。したがって、イオン注入法によりカソード領域３を形成する場合には、第２半導体形成層３２ａの厚みの上限は３μｍに制限されることが望ましい。
　続いて、イオン注入された不純物元素を活性化させるための熱処理を施す。当該熱処理の温度は１４００℃～１８００℃の範囲内であることが望ましい。ただし、当該熱処理により、熱平衡状態でＳｉＣ結晶中の炭素空孔が発生して、Ｚ１／２センター密度が高くなってしまう（ドリフト層５ａのキャリア寿命が短くなってしまう）ことがある。そこで、このことを抑制するため、熱処理の温度は１６５０℃以下であることがより望ましい。
　次に、図８に示すように、以上によって得られた構造体を酸素雰囲気中で熱酸化することで、ドリフト層５ａなどの上面上にゲート絶縁膜２００を形成する。ゲート絶縁膜２００の厚みは、例えば１０ｎｍ以上１００ｎｍ以下の範囲内であることが望ましい。当該熱酸化において、コレクタ領域２ａ、及び、カソード領域３が熱酸化されることを抑制するために、これらが露出している面をＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）膜などの堆積酸化膜などで保護してもよい。本実施の形態１では、ゲート絶縁膜２００としてＳｉＣの熱酸化膜を用いたが、高温シリコン酸化膜（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ：ＨＴＯ）、アルミニウム酸化膜（Ａｌ２Ｏ３）、ハフニウム酸化膜（Ｈｆ２Ｏ３）などの各種堆積膜をゲート絶縁膜２００として用いてもよい。
　続いて、ゲート絶縁膜２００上の予め定められた領域に、堆積膜としてゲート電極９を形成する。ゲート電極９の材料としては、例えばｐｏｌｙ－Ｓｉが用いられる。これにより、図８に示すように、ゲート絶縁膜２００によってベース領域６から離間されたゲート電極９が形成される。
　続いて図９に示すように、ゲート電極９の上部及び側部上に、堆積膜として、ゲート絶縁膜２００と接続された絶縁膜を形成することによって層間絶縁膜１０を形成し、その後、エミッタ電極１１を形成する。層間絶縁膜１０のうち図９の工程で形成される絶縁膜としては、例えばＴＥＯＳなどを用いる。エミッタ電極１１は、例えばアルミニウム、チタン、ニッケル、金、銀、銅、もしくは、それらの合金、または、それらの積層構造を含む。エミッタ電極１１は、例えば電子ビーム蒸着法やスパッタ法を用いて形成される。これにより、図９に示すように、層間絶縁膜１０によってゲート電極９から離間されたエミッタ電極１１が形成される。エミッタ電極１１は、エミッタ領域７、及び、ベースコンタクト領域８とオーミック性接触を有している。
　最後に、図１０に示すように、コレクタ領域２ａ及びカソード領域３の露出面に、コレクタ電極１を形成する。これにより、ドリフト層５ａなどに関してエミッタ電極１１の逆側にコレクタ電極１が形成される。コレクタ電極１の材料及び形成方法は、エミッタ電極１１と同様である。コレクタ電極１は、コレクタ領域２ａ、及び、カソード領域３とオーミック性接触を有している。以上によって、図１の半導体装置Ａ１が完成する。
　＜実施の形態１のまとめ＞
　本実施の形態１に係る半導体装置及び半導体装置の製造方法によれば、ｐｎ接合部（ＦＳ層５ｂとコレクタ領域２ａとの界面）の近傍には注入欠陥が生成されない。このため、半導体装置のオン時における少数キャリア注入の阻害を抑制することができるので、伝導度変調効果が促進され、低オン電圧なＳｉＣ－ＲＣ－ＩＧＢＴを実現できる。さらに本実施の形態１では、カソード領域３の厚みがコレクタ領域２ａの厚みよりも厚い。このため、ＦＳ層５ｂとカソード領域３との間における第２半導体形成層３２ａの残存、ひいてはデバイス不良を抑制することができるので、製造コストが安価なＳｉＣ－ＲＣ－ＩＧＢＴを実現できる。
　なお、本実施の形態１では、ベース領域６、エミッタ領域７及びベースコンタクト領域８はイオン注入法を用いて形成されているが、これらの一部、または、全部は、エピタキシャル成長法を用いて形成されてもよい。また、格子間炭素誘起イオン注入、余剰な格子間炭素原子を第１半導体形成層３５ａの内部に拡散させるための熱処理、ダメージ層除去のための加工処理を施すタイミングは、適宜に変更が可能である。具体的には、これら処理のタイミングは、ＦＳ層５ｂ及び第２半導体形成層３２ａをエピタキシャル成長法で形成した後であってもよく、ベース領域６、エミッタ領域７及びベースコンタクト領域８をイオン注入で形成した後であってもよい。
　＜変形例＞
　実施の形態１では、カソード領域３をイオン注入法（カウンタードーピング）で形成する場合を説明したが、ここでは、変形例として、カソード領域３をエピタキシャル成長法で形成する場合を説明する。
　本変形例では、ドリフト層５ａの下面に、ＦＳ層５ｂ及び第２半導体形成層３２ａを、エピタキシャル成長法によりこの順に形成する工程を行った後、第２半導体形成層３２ａの下面にＲＩＥなどの加工処理を施すことによって、ＦＷＤ領域ＦＷ側の第２半導体形成層３２ａを除去する。ここで重要なのは、第２半導体形成層３２ａの除去によってＦＳ層５ｂを露出させ、ＦＳ層５ｂの下部も除去すること、つまり、加工処理による除去の厚みがコレクタ領域２ａの厚みよりも大きいことである。
　続いて、ＦＳ層５ｂ及びコレクタ領域２ａが露出している面に、カソード領域３をエピタキシャル成長法で形成する。なお、エピタキシャル成長法によって形成されるカソード領域３の不純物元素としては、例えば窒素を用いる。
　続いて、カソード領域３が露出している下面に対して、研磨、ＣＭＰなどの方法による加工処理を施す。これにより、コレクタ領域２ａの下面上に成長された余分なエピタキシャル成長膜を除去して、コレクタ領域２ａの下面を露出させ、かつ、コレクタ領域２ａの下面、及び、カソード領域３の下面が平坦化される。
　カソード領域３をエピタキシャル成長法で形成する本変形例においても、実施の形態１と同様に、カソード領域３の厚みはコレクタ領域２ａの厚みよりも大きい。このため、実施の形態１と同様に、ＦＳ層５ｂとカソード領域３との間における第２半導体形成層３２ａの残存、ひいてはデバイス不良を抑制することができるので、半導体装置の製造コストの増大を抑制することができる。
　＜実施の形態２＞
　図１１は、本発明の実施の形態２に係る半導体装置Ａ２の構成を示す断面図である。本実施の形態２に係る半導体装置Ａ２は、実施の形態１と同様に、プレーナゲート型のＳｉＣ－ＲＣ－ＩＧＢＴである。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
　半導体装置Ａ２の半導体領域２は、コレクタ領域２ａとコレクタ電極１との間に隣接して配設された第２導電型のキャリア供給領域２ｂをさらに含む。なお、キャリア供給領域２ｂの不純物濃度は、コレクタ領域２ａの不純物濃度よりも高い。具体的には、当該キャリア供給領域２ｂの不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下の範囲内であることが望ましい。また、当該キャリア供給領域２ｂの厚みは、コレクタ領域２ａの厚みに比べて小さい。具体的には、当該キャリア供給領域２ｂの厚みは、０．２μｍ以上１μｍ以下の範囲内であることが望ましい。
　＜製造方法＞
　次に、本実施の形態２に係る半導体装置Ａ２の製造方法について説明する。本実施の形態２に係る半導体装置Ａ２の製造方法は、実施の形態１に係る半導体装置Ａ１の製造方法と構成が類似している。したがって以下では、本実施の形態２に係る半導体装置Ａ２の製造方法のうち、実施の形態１に係る半導体装置Ａ１の製造方法と異なる部分について説明する。
　本実施の形態２では、実施の形態１の図１～図５の工程と同様の工程を行うことによって、図５の構造体を形成する。その後、図１２に示すように、第２半導体形成層３２ａのＩＧＢＴ領域ＩＧ側の露出している下面から予め定められた領域に対して、第２導電型のイオン注入を行うことによって、第２半導体形成層３２ａよりも不純物濃度が高い不純物領域３２ｂを形成する。不純物領域３２ｂは、以下に説明する工程を経てキャリア供給領域２ｂになる。以下、不純物領域３２ｂとキャリア供給領域２ｂとは実質的に同じであるものとして説明する。
　上記イオン注入の不純物元素としては、例えばアルミニウム、ボロンなどが用いられる。不純物領域３２ｂを形成するためのイオン注入は、単一の注入エネルギーで行ってもよく、段階的に例えば高から低へ変化させた注入エネルギーで行ってもよい。このように、キャリア供給領域２ｂとなる不純物領域３２ｂは、エピタキシャル成長法ではなく、イオン注入法を用いて形成することが望ましい。
　ここで、注入エネルギーを高くして不純物領域３２ｂを形成すると、ｐｎ接合部（ＦＳ層５ｂと第２半導体形成層３２ａとの界面）にまで注入欠陥が生成されてしまう場合がある。この場合、半導体装置のオン時に少数キャリア注入が阻害されるので、伝導度変調効果が促進されず、オン電圧が増大してしまう。このため、不純物領域３２ｂを形成するためのイオン注入は、注入エネルギーを十分に低くする必要がある。具体的には、不純物領域３２ｂを形成するためのイオン注入エネルギー（多段イオン注入法の場合には最大の注入エネルギー）は、２００ｋｅＶ以下であることが望ましい。
　ここで例えば、不純物濃度及び厚みが、それぞれ１×１０１８ｃｍ－３、２μｍである第２半導体形成層３２ａを形成したとする。つまり、第２半導体形成層３２ａの下面からｐｎ接合部までの厚みが２μｍである第２半導体形成層３２ａを形成したとする。
　そして、第２半導体形成層３２ａに対して、イオン注入ドーズ量を４×１０１５ｃｍ－２、注入エネルギーを２００ｋｅＶとして不純物領域３２ｂを形成したとする。この場合、不純物領域３２ｂの厚み、つまり、不純物領域３２ｂのイオン注入を施した下面（不純物領域３２ｂの露出面）から不純物濃度の最大ピーク位置までの長さ（イオン注入深さ）は、約０．２５μｍとなる。注入欠陥は、不純物領域３２ｂの下面に対して、最大ピーク位置（約０．２５μｍ）よりも、さらに深い位置（例えば約１μｍ）まで形成される。
　このことに鑑みて本実施の形態２では、上述したｐｎ接合部は、不純物領域３２ｂの下面に対して、注入欠陥の位置（約１μｍ）よりも、さらに深い位置（２μｍ）に設けている。つまり本実施の形態２では、ＴＢ＞４×ＴＡが成り立つように構成している。ここで、ＴＡは、不純物領域３２ｂ（キャリア供給領域２ｂ）の厚みであり、ＴＢは、不純物領域３２ｂ（キャリア供給領域２ｂ）の下面から第２半導体形成層３２ａ（コレクタ領域２ａ）の上面までの厚みである。このような構成によれば、半導体装置のオン時に少数キャリア注入が阻害されることなく、伝導度変調効果が促進され、低オン電圧が実現できる。
　その後、図６の工程と同様の工程によって、ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８が形成される。次に、図７の工程と同様の工程によって、第２半導体形成層３２ａのＦＷＤ領域ＦＷ側の露出している下面から、ＦＳ層５ｂの下方向側の部分までの予め定められた領域にカソード領域３を形成し、残りの第２半導体形成層３２ａ及び残りの不純物領域３２ｂをそれぞれコレクタ領域２ａ及びキャリア供給領域２ｂとして形成する。なお、カソード領域３は、実施の形態１と同様にイオン注入によって形成されてもよいし、変形例と同様にエピタキシャル成長法によって形成されてもよい。その後、図８～図１０の工程と同様の工程によって、図１１の半導体装置Ａ２が完成する。
　＜実施の形態２のまとめ＞
　本実施の形態２に係る半導体装置及び半導体装置の製造方法によれば、コレクタ領域２ａよりも不純物濃度の高いキャリア供給領域２ｂが配設されている。このような構成によれば、実施の形態１に係る半導体装置に比べて、少数キャリア注入効率が向上し、さらに低オン電圧なＳｉＣ－ＲＣ－ＩＧＢＴを実現できる。
　＜実施の形態３＞
　図１３は、本発明の実施の形態３に係る半導体装置Ａ３の構成を示す断面図である。本実施の形態３に係る半導体装置Ａ３は、実施の形態１，２と同様に、プレーナゲート型のＳｉＣ－ＲＣ－ＩＧＢＴである。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
　本実施の形態３では、複数のキャリア供給領域２ｂが、コレクタ領域２ａの下面内に選択的に配設されている。具体的には、複数のキャリア供給領域２ｂが、コレクタ領域２ａの下面内の予め定められた領域において互いに離間して配設されている。当該複数のキャリア供給領域２ｂの不純物濃度及び厚みは、実施の形態２に記載の数値範囲と同様である。
　本実施の形態３に係る半導体装置によれば、コレクタ領域２ａよりも不純物濃度の高い複数のキャリア供給領域２ｂが配設されている。このため、実施の形態２に係る半導体装置に比べて、少数キャリア注入効率を、キャリア供給領域２ｂの設計によって制御することができる。したがって、低オン電圧を維持しつつ、低ターンオフ損失なＳｉＣ－ＲＣ－ＩＧＢＴを実現できる。
　＜実施の形態４＞
　図１４は、本発明の実施の形態４に係る半導体装置Ａ４の構成を示す断面図である。実施の形態１～３に係る半導体装置Ａ１～Ａ３は、プレーナゲート型（半導体装置の厚み方向に対してチャネルが垂直に形成される構造）のＳｉＣ－ＲＣ－ＩＧＢＴであった。これに対して、本実施の形態４に係る半導体装置Ａ４は、トレンチゲート型（半導体装置の厚み方向に対してチャネルが水平に形成される構造）のＳｉＣ－ＲＣ－ＩＧＢＴである。ただし、この点を除けば、本実施の形態４に係る半導体装置Ａ４は、実施の形態１～３の半導体装置Ａ１～Ａ３と類似する。以下、本実施の形態４に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
　図１４に示すように、ドリフト層５ａの上面内には、ベース領域６、エミッタ領域７、及び、ベースコンタクト領域８が形成されている。ゲート電極９は、ベース領域６、エミッタ領域７及びドリフト層５ａに跨るトレンチ内にゲート絶縁膜１２を介して配設されている。そして、ゲート電極９は、ゲート絶縁膜１２によってベース領域６から離間して配設されている。このゲート電極９は、実施の形態１に係るゲート電極９と同様に、ベース領域６にチャネルを形成可能である。
　本実施の形態４に係る半導体装置によれば、トレンチ型のゲート構造を備えるので、実施の形態１に係る記載の半導体装置に比べて、セルピッチ（単位セル同士の間隔）が縮小され、チャネル幅密度（単位セルの面積に占めるチャネル幅の割合）が向上する。この結果、チャネル抵抗成分が低減され、さらに低オン電圧なＳｉＣ－ＲＣ－ＩＧＢＴを実現できる。
　なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
　本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
　１　コレクタ電極、２　半導体領域、２ａ　コレクタ領域、２ｂ　キャリア供給領域、３　カソード領域、５　半導体層、５ａ　ドリフト層、５ｂ　ＦＳ層、６　ベース領域、７　エミッタ領域、８　ベースコンタクト領域、９　ゲート電極、１１　エミッタ電極、３２ａ　第２半導体形成層、３２ｂ　不純物領域、３５ａ　第１半導体形成層、１００　ＳｉＣ支持基板、Ａ１，Ａ２，Ａ３，Ａ４　半導体装置、ＩＧ　ＩＧＢＴ領域、ＦＷ　ＦＷＤ領域。

Claims (14)

  1. 　ＩＧＢＴとして機能するＩＧＢＴ領域と、ＦＷＤとして機能するＦＷＤ領域とが規定された、ＳｉＣを含む半導体装置であって、
    　第１導電型のドリフト層を含む半導体層と、
    　前記ＩＧＢＴ領域において前記半導体層と第１方向に隣接して配設された、第２導電型のコレクタ領域を含む半導体領域と、
    　前記ＦＷＤ領域において前記半導体層と前記第１方向に隣接して配設された、第１導電型のカソード領域と、
    　前記半導体領域及び前記カソード領域に接続されたコレクタ電極と、
    　前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ドリフト層の前記第１方向と逆方向である第２方向側の表面内に選択的に配設された、第２導電型のベース領域と、
    　前記ＩＧＢＴ領域及び前記ＦＷＤ領域において、前記ベース領域の前記第２方向側の表面内に選択的に配設された、第２導電型のベースコンタクト領域と、
    　前記ＩＧＢＴ領域において、前記ベース領域の前記第２方向側の表面内に前記ベースコンタクト領域と隣接して配設された、第１導電型のエミッタ領域と、
    　前記ベース領域にチャネルを形成可能なゲート電極と、
    　前記エミッタ領域及び前記ベースコンタクト領域に接続されたエミッタ電極と
    を備え、
    　前記コレクタ領域は、エピタキシャル成長層であり、
    　前記カソード領域の厚みが、前記コレクタ領域の厚みよりも大きい、半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記半導体層は、
    　前記ＩＧＢＴ領域において前記ドリフト層と前記半導体領域との間に隣接して配設され、かつ、前記ＦＷＤ領域において前記ドリフト層と前記カソードとの間に隣接して配設された、第１導電型のフィールドストップ層をさらに含む、半導体装置。
  3. 　請求項２に記載の半導体装置であって、
    　前記半導体領域は、
    　前記コレクタ領域と前記コレクタ電極との間に隣接して配設され、かつ、前記コレクタ領域よりも不純物濃度が高い、第２導電型のキャリア供給領域をさらに含む、半導体装置。
  4. 　請求項３に記載の半導体装置であって、
    　複数の前記キャリア供給領域が、前記コレクタ領域の前記第１方向側の表面内に選択的に配設されている、半導体装置。
  5. 　請求項３または請求項４に記載の半導体装置であって、
    　前記キャリア供給領域の不純物濃度が、１×１０１９ｃｍ－３以上である、半導体装置。
  6. 　請求項３から請求項５のうちのいずれか１項に記載の半導体装置であって、
    　前記キャリア供給領域の厚みをＴＡとし、前記キャリア供給領域の前記第１方向側の表面から前記コレクタ領域の前記第２方向側の表面までの厚みをＴＢとした場合に、ＴＢ＞４×ＴＡが成り立つ、半導体装置。
  7. 　請求項２から請求項６のうちのいずれか１項に記載の半導体装置であって、
    　前記コレクタ領域の不純物濃度が、５×１０１８ｃｍ－３以下である、半導体装置。
  8. 　請求項２から請求項７のうちのいずれか１項に記載の半導体装置であって、
    　前記コレクタ領域の厚みが、０．５μｍ以上３μｍ以下である、半導体装置。
  9. 　請求項２から請求項８のうちのいずれか１項に記載の半導体装置であって、
    　前記ドリフト層のキャリア寿命が、３μｓ以上５０μｓ以下である、半導体装置。
  10. 　請求項２から請求項９のうちのいずれか１項に記載の半導体装置であって、
    　前記ドリフト層のＺ１／２センター密度が、１×１０１０ｃｍ－３以上５×１０１１ｃｍ－３以下である、半導体装置。
  11. 　請求項２，７，８，９または１０に記載の半導体装置を製造する半導体装置の製造方法であって、
    　（ａ）ＳｉＣ基板の主面上に、第１導電型の第１半導体形成層をエピタキシャル成長法で形成する工程と、
    　（ｂ）前記ＳｉＣ基板を除去する工程と、
    　（ｃ）前記工程（ｂ）の後、前記第１半導体形成層の前記第１方向側の表面及び第２方向側の表面の少なくともいずれか一方に格子間炭素誘起イオンを導入し、前記第１半導体形成層内に格子間炭素を拡散する熱処理によって前記ドリフト層を形成する工程と、
    　（ｄ）前記ドリフト層の前記第１方向側の表面上に、前記フィールドストップ層と、第２導電型の第２半導体形成層とをこの順に形成する工程と、
    　（ｅ）前記第２半導体形成層の前記ＦＷＤ領域側の露出している表面から前記フィールドストップ層の前記第１方向側の部分までの領域に前記カソード領域を形成し、残りの前記第２半導体形成層を前記コレクタ領域として形成する工程と
    を備える、半導体装置の製造方法。
  12. 　請求項３から請求項６のうちのいずれか１項に記載の半導体装置を製造する半導体装置の製造方法であって、
    　（ａ）ＳｉＣ基板の主面上に、第１導電型の第１半導体形成層をエピタキシャル成長法で形成する工程と、
    　（ｂ）前記ＳｉＣ基板を除去する工程と、
    　（ｃ）前記ＳｉＣ基板が除去された前記第１半導体形成層の前記第１方向側の表面及び第２方向側の表面の少なくともいずれか一方に格子間炭素誘起イオンを導入し、前記第１半導体形成層内に格子間炭素を拡散する熱処理によって前記ドリフト層を形成する工程と、
    　（ｄ）前記ドリフト層の前記第１方向側の表面上に、前記フィールドストップ層と、第２導電型の第２半導体形成層とをこの順に形成する工程と、
    　（ｅ）前記第２半導体形成層の前記ＩＧＢＴ領域側の露出している表面から第２導電型のイオン注入を行うことによって、前記第２半導体形成層よりも不純物濃度が高い不純物領域を形成する工程と、
    　（ｆ）前記第２半導体形成層の前記ＦＷＤ領域側の露出している表面から前記フィールドストップ層の前記第１方向側の部分までの領域に前記カソード領域を形成し、残りの前記第２半導体形成層及び残りの前記不純物領域をそれぞれ前記コレクタ領域及び前記キャリア供給領域として形成する工程と
    を備える、半導体装置の製造方法。
  13. 　請求項１１または請求項１２に記載の半導体装置の製造方法であって、
    　前記格子間炭素誘起イオンは、炭素、珪素、水素及びヘリウムの少なくともいずれか１つのイオンを含む、半導体装置の製造方法。
  14. 　請求項１１から請求項１３のうちのいずれか１項に記載の半導体装置の製造方法であって、
    　前記カソード領域は、第１導電型のイオン注入を行うことによって形成される、半導体装置の製造方法。
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