KR101555547B1 - SiC 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은, 4탐침법에 의한 저항값의 측정이 가능한 SiC 반도체장치의 제조방법의 제공을 목적으로 한다. 본 발명에 관한 SiC 반도체장치의 제조방법은, (a) SiC 기판의 표면층에 1×1020cm-3 이상의 농도로 불순물을 주입하는 공정과, (b) 공정 (a)의 후, SiC 기판의 표면에 그래파이트 막을 형성하는 공정과, (c) 공정 (b)의 후, SiC 기판을 어닐처리함으로써 불순물을 활성화시키는 공정과, (d) 공정 (c)의 후, 그래파이트 막을 제거하는 공정과, (e) 공정 (d)의 후, SiC 기판의 표면을 산화해서 산화막을 형성하는 공정과, (f) 산화막을 제거하는 공정과, (g) 공정 (f)의 후, 해당 SiC 기판에 대하여 4탐침법에 의해 저항값의 측정을 행하는 공정을 구비한다.

Description

SiC 반도체장치의 제조방법{METHOD FOR MANUFACTURING SIC SEMICONDUCTOR DEVICE}
본 발명은 SiC 반도체장치의 제조방법에 관한 것으로서, 특히 4탐침법에 의한 저항값의 측정이 가능한 SiC 반도체장치의 제조방법에 관한 것이다.
SiC(탄화 규소) 반도체장치의 제조공정에 있어서 사용되고 있는 활성화 어닐장치는 1600℃ 이상의 온도에서 어닐처리를 실시하고 있다. 종래의 Si(실리콘) 반도체 장치에서는, 어닐의 온도는 최대라도 1300℃ 정도까지로 되어 있고, 열처리 장치의 내부에 열전쌍(예를 들면, JIS 규격의 R 타입 또는 B 타입의 열전쌍)을 삽입해서 온도 교정을 행하고 있다.
활성화 어닐 장치에 의해 1600℃ 이상의 고온에서 열처리를 행하는 경우, 텅스텐·레늄(W-Re) 합금의 열전쌍에 의해 온도 교정을 행할 수 있지만, 열전쌍의 산화에 의해 소선열화(wire deterioration)가 일어난다. 따라서, 고온 열분위기에 열전쌍을 2회 정도 삽입하면, 열화에 의해 소선에 단선이 생기기 때문에, 정상적으로 활성화 어닐 장치의 온도 교정 관리를 행하는 것은 매우 곤란해지고 있다.
또한, 기판면 내의 온도 분포의 측정에 관해서는, 이 열전쌍을 사용한 수법에서는 열전쌍을 갖는 기판으로 측정하게 된다. 그러나, SiC 기판에 열전쌍의 소선을 용착하는 수법도 과제가 많고, 관리 운용이 어렵다. 이 때문에, 현재의 운용에서는 SiC 기판으로 간이적인 패터닝 기판을 작성하고, 이 기판의 C-V 특성(용량 전압 특성)을 측정해서 기판 중의 억셉터 농도를 산출하고, 온도 환산값으로 치환하는 수법이 이용되고 있다. 상기한 간이적인 패터닝 기판은 이하의 공정에 의해 제조된다.
우선, 기판 표면층에 P형층을 형성하기 위해서, SiC 기판에 Al(알루미늄)을 주입한다. 다음에, 어닐처리의 전처리로서, 기판 표면에 보호막(예를 들면 그래파이트 막)을 형성한다. 그리고, 주입한 불순물을 활성화시키기 위해서, 활성화 어닐 장치로 1600℃ 이상의 고온에서 어닐처리를 실시한다. 그후, 보호막을 제거하고, SiC 기판 표면에 원통형의 Al 전극을 형성한다. SiC 기판에 대한 불순물 주입, 어닐처리 등은, 예를 들면 특허문헌 1, 특허문헌 2를 참조.
이상의 공정에 의해 형성된 SiC 기판에 대하여 C-V 측정을 실시하고, 기판 중의 Al 억셉터 농도를 산출하고, 이것을 온도로 환산함으로써 온도 교정을 행한다.
일본국 특개 2012-231037호 공보 일본국 특개 2012-248648호 공보
전술한 종래의 SiC 반도체장치의 제조방법에 적용되는, 간이적인 패터닝 기판의 제조공정에 있어서는, Al 전극 형성, 패터닝 등, 다른 프로세스도 많이 포함되기 때문에, 제조공정수가 증대하는 문제가 있었다.
또한, 기판의 면내 측정도, 전극을 형성한 개소에서만 측정을 행할 수 있고, 전극이 없는 부분에서는 측정을 할 수 없기 때문에, 측정 개소에 제한이 있어, 온도의 상세한 면내 분포 분석까지는 실시할 수 없었다.
이 모니터 수법의 치환으로서, Si 디바이스의 열처리 장치에서 채용되고 있는 4탐침 시트 저항 측정기에 의한 측정을 SiC 기판에 대해서도 실시할 수 있다면, Al 전극의 형성을 행할 필요가 없고, 기판 위의 모든 개소의 측정이 가능해진다. 그러나, SiC 기판 자체가 매우 단단하여, 침과의 콘택이 얻어지지 않기 때문에, 측정을 실시할 수 없는 상황으로 되고 있었다.
본 발명은 이상과 같은 과제를 해결하기 위해 이루어진 것으로, 4탐침법에 의한 저항값의 측정이 가능한 SiC 반도체장치의 제조방법의 제공을 목적으로 한다.
본 발명에 관한 SiC 반도체장치의 제조방법은, (a) SiC 기판의 표면층에 1×1020cm-3 이상의 농도로 불순물을 주입하는 공정과, (b) 공정 (a)의 후, SiC 기판의 표면에 그래파이트 막을 형성하는 공정과, (c) 공정 (b)의 후, SiC 기판을 어닐처리함으로써 불순물을 활성화시키는 공정과, (d) 공정 (c)의 후, 그래파이트 막을 제거하는 공정과, (e) 공정 (d)의 후, SiC 기판의 표면을 산화해서 산화막을 형성하는 공정과, (f) 산화막을 제거하는 공정과, (g) 공정 (f)의 후, 해당 SiC 기판에 대하여 4탐침법에 의해 저항값의 측정을 행하는 공정을 구비한다.
본 발명에 관한 SiC 반도체장치의 제조방법에 따르면, 4탐침법에 의한 시트 저항의 측정이 가능한 SiC 기판을 제조하는 것이 가능해지기 때문에, 기판 위에 전극형성을 할 필요가 없어, 최소한의 프로세스 수로 온도 측정용 SiC 기판을 작성할 수 있다. 또한, 작성한 온도측정용의 SiC 기판은 기판 위의 어느 개소에 대해서도 측정을 행할 수 있기 때문에, 기판면 내부를 보다 많음 점에서 측정할 수 있어, 기판면 내의 온도 분포 경향을 확인할 수 있다.
도 1은 실시형태 1에 관한 SiC 반도체장치의 제조방법을 나타낸 흐름도다.
도 2는 실시형태 1에 관한 SiC 기판의 표면으로부터의 깊이와 불순물 농도의 관계를 도시한 도면이다.
도 3은 실시형태 1에 관한 시트 저항값과 기판 표면 온도의 상관을 도시한 도면이다.
도 4는 종래기술에 관한 억셉터 농도와 기판 표면 온도의 상관을 도시한 도면이다.
도 5는 실시형태 1에 관한 시트 저항과 억셉터 농도의 상관을 도시한 도면이다.
도 6은 종래기술에 관한 패터닝 기판의 평면도다.
도 7은 종래기술에 관한 패터닝 기판의 단면도다.
SiC 반도체장치의 제조공정에는, SiC 기판을 어닐처리하는 공정이 포함된다. 어닐처리는 1600℃ 이상의 고온에서 행해지는데, 이 어닐처리 중에 SiC 기판의 온도를 모니터할 필요가 있다. 전술한 것과 같이, 온도 모니터 수단으로서 SiC 기판에 대하여 4탐침법을 적용할 수 있으면 바람직하다.
본 실시형태에 있어서의 SiC 반도체장치의 제조방법에 있어서 온도 모니터 수단으로서 적용되는 SiC 기판은, 종래의 Si계 열처리 장치에서 이용되고 있는 4탐침 시트 저항 측정기를 사용해서 저항값을 측정하는 것이 가능한 SiC 기판이다. 본 실시형태에 있어서의 SiC 반도체장치의 제조방법은, 온도 모니터 공정을 포함한다. 온도 모니터 공정은, 온도 모니터를 행하기 위한 샘플 기판으로서의 온도 모니터용의 SiC 기판(이하, 간단히 SiC 기판으로 기재)을 제조하는 공정과, 제조한 SiC 기판에 대하여 4탐침법에 의해 저항값을 측정해서 온도를 얻는 공정을 구비한다.
도 1은 SiC 반도체장치의 제조방법을 나타낸 흐름도로서, 특히, 그 제조방법에 있어서 실시되는 온도 모니터 공정을 상세하게 나타낸 흐름도다. 도 1에 나타낸 온도 모니터 공정의 흐름도를 사용하여, 온도 모니터 공정의 각 정에 대해 설명한다. 우선, 도 1의 스텝 S01에 있어서, SiC 기판 표면층에 P형층을 형성하기 위해서, SiC 기판 표면에 불순물(예를 들면 Al)을 주입한다. 스텝 S01에 있어서, Al의 주입은, 기판 표면층(기판 깊이 50nm 정도)의 농도가 1×1020cm-3 이상이 되도록 행한다. 이 이하의 농도에서는, 침과의 콘택이 얻어지지 않아, 4탐침법에 의한 측정시에 측정값이 나오지 않는다.
도 2는, SiC 기판의 프로파일(표면에서의 깊이와 불순물 농도의 관계)이다. 주입 에너지를 40keV, 70keV, 150keV의 3단계로 변화시켜서 이온주입법에 의해 Al 이온의 주입을 행한다. 결과적으로, 도 2에 나타낸 것과 같이, 표면에서의 깊이가 50nm 부근에 있어서, 불순물 농도가 1×1020cm-3 이상이 된다.
이때, 본 실시형태에서는 불순물로서 Al을 주입하였다. Al에 한정되지 않고, 다른 불순물이라도 동일한 효과가 얻어진다고 생각되지만, SiC 기판에의 일반적인 P형층 형성 방법으로서 Al 주입을 채용하였다. 특히, N형의 SiC 기판에 대하여 PN 접합을 형성하는 P형의 불순물이 바람직하다.
다음에, 도 1의 스텝 S02에 있어서, SiC 기판 표면에 보호막을 형성한다. 보호막을 형성하는 것은, 이어지는 스텝 S03에 있어서의 어닐처리에 있어서, SiC 기판에 주입한 불순물이 표면으로부터 열확산하는 것을 방지하기 위해서이다. 1600℃ 이상의 고온에 견딜 수 있도록, 보호막으로서 그래파이트 막을 형성한다.
그래파이트 막은, 사진제판 프로세스에서 사용되는 레지스트 액을 기판 표면에 도포함으로써도 형성가능하다. 그러나, 예를 들면 레지스트에 의해 형성한 그래파이트 막에 대하여 1850℃∼1900℃의 온도 영역에서 어닐처리를 실시하면, 고온에 의한 국소 승화가 발생하여, 주입한 Al이 보호되지 않는 부분이 발생한다.
따라서 본 실시형태에서는, 감압 CVD법에 의해, 에탄올을 기화시킨 가스에 의해 950℃ 이상의 처리 온도에서 그래파이트 막을 성막한다. 이 방법에 의해, 치밀한 막을 형성하는 것이 가능하기 때문, 보다 고온의 온도 영역에서도 보호막으로서 사용할 수 있다. 또한, 막두께에 대해서는 30nm 이상 성막하는 것이 바람직하다. 이것은, 막두께가 30nm에 미달하면, 고온에 의한 국소 승화가 발생하여 보호되지 않는 부분이 발생하기 때문이다.
이어서, 도 1의 스텝 S03에 있어서, SiC 기판에 대하여 어닐처리를 실시한다. 1600℃ 이상에서 열처리를 행함으로써, 스텝 S01에 있어서 SiC 기판의 표면층에 주입한 불순물(Al)을 활성화시킨다.
다음에, 스텝 S04에 있어서, SiC 기판 표면에 성막한 그래파이트 막을 제거한다. 그래파이트 막은, O2 플라즈마 가스에 의해 애셔(asher)장치를 사용해서 막제거된다. 애셔장치는 Si 기판의 제조시에 사용되는 것을 적용가능하다.
Si 기판이라면, 어닐처리전에 형성한 보호막(소위 캡 막)을 제거한 후에, 4탐침법에 의해 저항값의 측정을 행하는 것이 가능하다. 그러나, 본 실시형태에 있어서의 SiC 기판에서는, 그래파이트 막 제거후에 4탐침법에 의한 저항값의 측정을 실시해도, SiC 기판 표면의 원자 배열이 무너져 있어, 침과의 콘택이 얻어지지 않는다. 또한, 도 2에 나타낸 것과 같이, SiC 기판 최표면의 불순물 농도가 1×1020cm-3 이하로 되고 있기 때문에, 이 표면층을 제거할 필요가 있다.
상기한 이유로, 도 1의 스텝 S05, S06에 있어서 SiC 기판의 표면층의 제거를 행한다. 우선, 스텝 S05에 있어서 SiC 기판 표면층에 대하여 열산화를 실시한다. 열산화는, 산화 속도를 상승시키기 위해서 1150℃ 이상의 수증기 분위기에서 행한다. SiC 기판 표면으로부터 깊이 30nm 이상 40nm 이하의 범위를 산화한다.
다음에, 스텝 S06에 있어서 산화막의 에칭을 행한다. 스텝 S05에 있어서 형성한 산화막을 불화 수소(HF)로 제거한다. 스텝 S05, S06에 의해 기판 표면에서의 깊이가 30∼40nm인 부분이 최표면으로서 노출한다. 이상의 공정(스텝 S01∼S06)을 거쳐, 온도 측정용의 SiC 기판이 완성된다.
이어서, 스텝 S07에 있어서, 온도 측정용의 SiC 기판에 대하여 4탐침 시트 저항 측정기에 의해 시트 저항값의 측정을 행한다. 시트 저항 측정기는 Si 디바이스에서 사용하고 있는 측정기라도 사용하는 것은 가능하다. 여기에서, 시트 저항 측정기는, 측정값의 재현성 향상을 위해 침압을 관리할 수 있도록, 침 상하 동작의 구동계를 스탭핑 모터 등으로 일정 압력에서 제어할 수 있게 해 두는 것이 바람직하다. 특히 SiC 기판의 경우에는 결정 자체가 단단하기 때문에, 일정한 침압으로 측정하는 것이 중요하다.
도 3에, 작성한 SiC 기판의 시트 저항값과, SiC 기판의 기판 표면 온도의 상관도를 나타낸다. 도 3의 횡축의 기판 표면 온도란, 어닐 장치에서 설정한 처리 온도를 기판의 표면 온도로 치환한 추정값이다. 도 3에 있어서, 시트 저항값과 기판 표면 온도 사이에는 선형 근사가 얻어지고 있다.
4탐침법에 의해 SiC 기판의 시트 저항값을 측정하고(스텝 S07), 도 3을 참조함으로써 시트 저항값을 기판 표면 온도로 환산하여, 1600℃ 이상의 고온영역의 기판 표면 온도를 구하는 것이 가능해진다(스텝 S08).
또한, 도 4에, 종래의 패터닝 기판에서 측정한 Al 억셉터 농도와, 기판 표면 온도의 상관도를 나타낸다. 도 4의 횡축의 기판 표면 온도는, 도 3과 같이, 어닐 장치에서 설정한 처리 온도를 기판의 표면온도로 치환한 추정값이다. 도 4의 종축은 Al 억셉터 농도값, 횡축은 기판 표면 온도이며, 이들 사이에는 선형근사가 얻어지고 있다.
따라서, 도 3 및 도 4에 있어서 공통의 기판 표면 온도를 거쳐, 시트 저항값과 Al 억셉터 농도를 관련시키는 것이 가능해진다(도 5). 도 5에 나타낸 것과 같이, 시트 저항값과 Al 억셉터 농도 사이에는 선형의 상관 관계가 성립되고 있다. 이것은, 종래 Al 억셉터 농도로부터 기판 표면 온도를 구하고 있었던 것과 동일한 환산 방법에 의해, 시트 저항값으로부터 기판 표면 온도를 구할 수 있는 것을 의미하고 있다.
이때, 도 4에 나타낸 Al 억셉터 농도와 기판 표면 온도 상관은, 배경기술에서 서술한 것과 같이 Al 전극을 형성한 패터닝 기판에 대하여 C-V 측정을 행하는 것에 의해 얻어진다. 도 6에 패터닝 기판의 평면도를 나타낸다. 또한, 도 7에, 도 6 중의 선분 AB에 있어서의 단면도를 나타낸다. 도 6에 나타낸 것과 같이, Al 전극(4)은 예를 들면 원통형이다. 패터닝 기판은, SiC 기판(2)의 표면층에 형성된 P형 층(3), P형 층(3)의 표면에 원통형으로 형성된 Al 전극(4), 기판 이면에 형성된 이면전극(1)으로 구성된다. C-V 측정은 Al 전극(4)의 전극 내측과 외측의 각각에 침을 접촉시켜서 행해진다.
<효과>
본 실시형태에 있어서의 SiC 반도체장치의 제조방법은, (a) SiC 기판의 표면층에 1×1020cm-3 이상의 농도로 불순물을 주입하는 공정과, (b) 공정 (a)의 후, SiC 기판의 표면에 그래파이트 막을 형성하는 공정과, (c) 공정 (b)의 후, SiC 기판을 어닐처리함으로써 불순물을 활성화시키는 공정과, (d) 공정 (c)의 후, 그래파이트 막을 제거하는 공정과, (e) 공정 (d)의 후, SiC 기판의 표면을 산화해서 산화막을 형성하는 공정과, (f) 산화막을 제거하는 공정과, (g) 공정 (f)의 후, SiC 기판에 대하여 4탐침법에 의해 저항값의 측정을 행하는 공정을 구비한다.
따라서, 본 제조공정에서, 4탐침법에 의해 시트 저항의 측정이 가능한 SiC 기판을 제조하는 것이 가능해지기 때문에, 기판 위에 전극형성을 할 필요가 없어, 최소한의 프로세스 수로 온도 측정용 SiC 기판을 작성할 수 있다. 또한, 작성한 온도 측정용의 SiC 기판은 기판 위의 어느 개소에 대해서도 측정을 행할 수 있기 때문에, 기판면 내부를 보다 많은 점에서 측정할 수 있어, 기판면 내의 온도 분포 경향을 확인할 수 있다.
또한, 본 실시형태에 있어서의 SiC 반도체장치의 제조방법은, 온도 모니터 공정을 구비한 SiC 반도체장치의 제조방법으로서, 온도 모니터 공정은, 상기 공정 (a)∼(g)를 구비하고, 상기 공정 (a)∼(g)에 있어서의 SiC 기판은 온도 모니터용의 SiC 기판인 것을 특징으로 한다.
따라서, 온도 모니터 공정에 있어서, 최소한의 프로세스 수로 온도 측정용의 SiC 기판을 작성할 수 있다. 또한, 작성한 온도 측정용의 SiC 기판은 기판 위의 어느 개소에 대해서도 측정을 행할 수 있기 때문에, 기판면 내의 온도 분포 경향을 확인할 수 있다.
또한, 본 실시형태에 있어서의 SiC 반도체장치의 제조방법에 있어서, 공정 (a)에 있어서의 불순물은 알루미늄이다. 따라서, SiC 기판에의 P형층 주입으로서 Al이 일반적이고, 특히, N형의 SiC 기판에 대하여 PN 접합을 형성하는 P형의 불순물이 바람직하다.
또한, 본 실시형태에 있어서의 SiC 반도체장치의 제조방법에 있어서, 공정 (b)에 있어서 형성하는 그래파이트 막의 막두께는 30nm 이상이고, 공정 (c)에 있어서의 어닐처리는 1600℃ 이상에서 행해지는 것을 특징으로 한다.
따라서, 불순물을 주입한 SiC 기판의 표면을 30nm 이상의 막두께를 갖는 그래파이트 막으로 덮는 것에 의해, 1600℃ 이상의 고온에서 어닐처리를 행하는 경우에도, 어닐처리중의 불순물의 열확산을 방지하는 것이 가능하다.
또한, 본 실시형태에 있어서의 SiC 반도체장치의 제조방법에 있어서, 공정 (e)에 있어서의 산화막의 형성은 1150℃ 이상의 수증기 분위기에서 행해지고, 산화막의 막두께는 30nm 이상 40nm 이하인 것을 특징으로 한다.
따라서, 산화막의 형성을 1150℃ 이상의 수증기 분위기에서 행하는 것에 의해, 산화막 형성의 속도를 보다 빠르게 하는 것이 가능하다. 또한, 산화막의 막두께를 30nm 이상 40nm 이하의 범위로 함으로써, 산화막을 제거했을 때에, 억셉터 농도가 1×1020cm-3 이상의 영역을 표면에 노출하는 것이 가능해진다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 실시형태를 적절히, 변형, 생략하는 것이 가능하다.
1 이면전극, 2 SiC 기판, 3 P형층, 4 Al 전극.

Claims (6)

  1. (a) SiC 기판의 표면층에 1×1020cm-3 이상의 농도로 불순물을 주입하는 공정과,
    (b) 상기 공정 (a)의 후, 상기 SiC 기판의 표면에 그래파이트 막을 형성하는 공정과,
    (c) 상기 공정 (b)의 후, 상기 SiC 기판을 어닐처리함으로써 상기 불순물을 활성화시키는 공정과,
    (d) 상기 공정 (c)의 후, 상기 그래파이트 막을 제거하는 공정과,
    (e) 상기 공정 (d)의 후, 상기 SiC 기판의 표면을 산화해서 산화막을 형성하는 공정과,
    (f) 상기 산화막을 제거하는 공정과,
    (g) 상기 공정 (f)의 후, 해당 SiC 기판에 대하여 4탐침법에 의해 저항값의 측정을 행하는 공정을 구비한, SiC 반도체장치의 제조방법.
  2. 온도 모니터 공정을 구비한 SiC 반도체장치의 제조방법으로서,
    상기 온도 모니터 공정은, 청구항 1에 기재된 상기 공정 (a)∼(g)를 구비하고,
    상기 공정 (a)∼(g)에 있어서의 상기 SiC 기판은 온도 모니터용의 SiC 기판인 것을 특징으로 하는, SiC 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 공정 (a)에 있어서 상기 불순물은 알루미늄인, SiC 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    상기 공정 (b)에 있어서 형성하는 상기 그래파이트 막의 막두께는 30nm 이상이고,
    상기 공정 (c)에 있어서의 상기 어닐처리는 1600℃ 이상에서 행해지는 것을 특징으로 하는, SiC 반도체장치의 제조방법.
  5. 제 3항에 있어서,
    상기 공정 (b)에 있어서 형성하는 상기 그래파이트 막의 막두께는 30nm 이상이고,
    상기 공정 (c)에 있어서의 상기 어닐처리는 1600℃ 이상에서 행해지는 것을 특징으로 하는, SiC 반도체장치의 제조방법.
  6. 제 1항, 제 3항, 제 4항 또는 제 5항 중 어느 한 항에 있어서,
    상기 공정 (e)에 있어서 상기 산화막의 형성은 1150℃ 이상의 수증기 분위기에서 행해지고,
    상기 산화막의 막두께는 30nm 이상 40nm 이하인 것을 특징으로 하는, SiC 반도체장치의 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015065289A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015065316A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015065318A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6418118B2 (ja) * 2015-09-24 2018-11-07 三菱電機株式会社 半導体装置の評価装置及び評価方法
JP6541620B2 (ja) * 2016-06-03 2019-07-10 三菱電機株式会社 半導体装置および半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090081858A1 (en) 2007-09-26 2009-03-26 Shu Qin Sputtering-Less Ultra-Low Energy Ion Implantation
JP2012231037A (ja) 2011-04-27 2012-11-22 Kyushu Institute Of Technology 半導体基板及びその製造方法
JP2013522876A (ja) 2010-03-08 2013-06-13 クリー インコーポレイテッド ヘテロ接合障壁領域を含む半導体デバイス及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4029466B2 (ja) * 1998-04-20 2008-01-09 富士電機ホールディングス株式会社 炭化けい素半導体素子の製造方法
JP2003282845A (ja) * 2002-03-20 2003-10-03 Mitsubishi Electric Corp 炭化ケイ素基板の製造方法およびその製造方法により製造された炭化ケイ素基板、ならびに、ショットキーバリアダイオードおよび炭化ケイ素薄膜の製造方法
JP5443908B2 (ja) 2009-09-09 2014-03-19 株式会社東芝 半導体装置の製造方法
JP5455973B2 (ja) 2011-05-27 2014-03-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5975627B2 (ja) * 2011-12-01 2016-08-23 昭和電工株式会社 炭化珪素半導体装置の製造方法及びその検査方法、並びに、炭化珪素半導体ウェハの製造方法及びその検査方法
CN102674330A (zh) * 2012-05-22 2012-09-19 西安电子科技大学 基于Cu膜退火的SiC衬底上结构化石墨烯制备方法
JP5637204B2 (ja) * 2012-12-10 2014-12-10 トヨタ自動車株式会社 シリコンカーバイトウエハの検査方法及び検査装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090081858A1 (en) 2007-09-26 2009-03-26 Shu Qin Sputtering-Less Ultra-Low Energy Ion Implantation
JP2013522876A (ja) 2010-03-08 2013-06-13 クリー インコーポレイテッド ヘテロ接合障壁領域を含む半導体デバイス及びその製造方法
JP2012231037A (ja) 2011-04-27 2012-11-22 Kyushu Institute Of Technology 半導体基板及びその製造方法

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