JP5967019B2 - 半導体ウェーハの評価方法 - Google Patents

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Description

本発明は、半導体ウェーハの評価方法に関し、特に接合リーク電流測定による半導体ウェーハの評価方法に関する。
メモリ、CCD等の固体撮像素子等の半導体装置の微細化、高性能化に伴い、それらの製品歩留まりを向上させるために、材料としてのシリコンウェーハにも高品質化が要求され、これに対応した各種シリコンウェーハが開発されている。特に、製品特性に直接影響を与えると推測されるウェーハ表層部の結晶性は重要であり、その改善策として、1)不活性ガス又は水素を含む雰囲気中で高温処理、2)引き上げ条件の改善によりグロウ・イン(Grown−in)欠陥を低減、3)エピタキシャル成長ウェーハ等が開発されている。
従来のシリコンウェーハ表面品質の電気的特性評価法としては、酸化膜耐圧(GOI)評価が用いられてきた。これは、シリコンウェーハ表面に熱酸化によりゲート酸化膜を形成し、この上に電極を形成することで絶縁体であるシリコン酸化膜に電気的ストレスを印加し、この絶縁度合いによりシリコンウェーハ表面品質を評価するものである。すなわち、もとのシリコンウェーハ表面に欠陥や金属不純物が存在するとこれが熱酸化によりシリコン酸化膜に取り込まれたり、表面形状に応じた酸化膜が形成され、不均一な絶縁体となり絶縁性が低下する。これは、実デバイスにおいては、MOSFETのゲート酸化膜信頼性であり、これの改善に向けていろいろなウェーハ開発が行われた。しかしながら、GOIで問題がなくても、デバイス歩留まりが低下するということは当然あり得るわけであるが、特に近年、デバイスの高集積化に伴い、このような事象が数多くなってきている。
とりわけ固体撮像素子においては、例えば暗電流を低減し感度向上を考えた場合、ウェーハ起因の接合リーク電流を低減することが暗電流低減につながり、最終的に素子特性向上に寄与することになる。特に金属汚染を原因とする場合は、近年の素子高性能化に伴い、微量金属汚染が影響するようになってきた。一方、化学分析においては、高感度化の取り組みにより各種金属が検出されるようになってきているが、化学分析にて検出される金属元素のうちどの金属が一番大きく実際の素子、接合リークに影響を及ぼしているかは、把握が非常に困難であるのが現状である。
このような接合リークに影響を及ぼしている汚染金属を特定する方法として、特許文献1に示されるように、接合リーク電流の温度依存特性から汚染金属を特定することも可能である。
特開2013−008869号公報
しかしながら、発明者が検討した結果、特許文献1に示される方法では、複数の温度における接合リーク電流を測定する必要があり、測定に時間がかかる上に、汚染元素によっては複数の準位を形成するものもあり、同定にはかなりの高精度が要求されるという問題点があることを見出した。
本発明は、上記問題点に鑑みてなされたものであって、CCD、CMOSセンサ等の固体撮像素子のようなウェーハの品質により歩留まりが影響される製品に使用される高品質ウェーハの接合リーク電流特性を高精度で評価し、金属汚染に起因するリークの原因となる金属元素の特定を簡易化できる半導体ウェーハの評価方法を提供することを目的とする。
上記目的を達成するために、本発明は、半導体ウェーハを接合リーク電流により評価する方法であって、汚染元素及び汚染量の分かっている基準ウェーハを準備する工程と、前記基準ウェーハにpn接合を含むセルを複数形成する工程と、前記基準ウェーハの前記複数のセルの接合リーク電流を測定し、前記基準ウェーハの前記接合リーク電流の分布を入手する工程と、前記基準ウェーハの前記接合リーク電流の分布と汚染元素との対応付けを行う工程と、被測定ウェーハにpn接合を含むセルを複数形成する工程と、前記被測定ウェーハの前記複数のセルの接合リーク電流を測定し、前記被測定ウェーハの接合リーク電流の分布を入手する工程と、前記対応付けに基づいて、前記被測定ウェーハの汚染元素を特定する工程とを含むことを特徴とする半導体ウェーハの評価方法を提供する。
このように、汚染元素及び汚染量の分かっている基準ウェーハで、接合リーク電流の分布と汚染元素との対応付けをあらかじめとっておき、被測定ウェーハの接合リーク電流を測定することで得られる接合リーク電流の分布から、上記の対応付けに基づいて汚染元素を特定することで、高品質ウェーハの接合リーク電流特性を高精度で評価でき、金属汚染に起因するリークの原因となる金属元素の特定を簡易化できる。
ここで、被測定ウェーハの汚染量は、表面濃度が1×10atoms/cm以上、3×10atoms/cm未満の範囲内であることが好ましい。
このように、被測定ウェーハの汚染量が、表面濃度が1×10atoms/cmcm以上、3×10atoms/cm未満の範囲内であれば、汚染元素を確実に特定することができる。
また、基準ウェーハの接合リーク電流の分布と汚染元素との対応付けは、基準ウェーハの接合リーク電流分布のピーク値と汚染元素とを対応付けるように行うことが好ましい。
このように、基準ウェーハの接合リーク電流分布のピーク値と汚染元素とを対応付けることで、汚染元素を確実に特定することができる。
さらに、基準ウェーハの接合リーク電流分布のピーク値と汚染元素との対応付けを、あらかじめデータベースに格納しておき、被測定ウェーハの汚染元素を特定する際に、データベースに格納された対応付けに基づいて、汚染元素を特定することが好ましい。
このように、被測定ウェーハの汚染元素を特定する際に、データベースに格納された対応付けに基づいて、汚染元素を特定することで、より効率的に汚染元素を特定することができる。
以上のように、本発明によれば、被測定ウェーハの接合リーク電流を測定することで得られる接合リーク電流の分布から、基準ウェーハであらかじめ得られている接合リーク電流の分布と汚染元素との対応付けに基づいて、汚染元素を特定することで、高品質ウェーハの接合リーク電流特性を高精度で評価でき、金属汚染に起因するリークの原因となる金属元素の特定を簡易化できる。
本発明の半導体ウェーハの評価方法の一例を示すフローである。 接合リーク電流の分布のピーク値が、汚染元素により変わることを説明するための概念図である。 実験例1の接合リーク電流の分布を示す図である。 実験例1の接合リーク電流の別の分布を示す図である。 実験例2の接合リーク電流の分布を示す図である。 実験例3の接合リーク電流の分布を示す図である。 実験例4の接合リーク電流の分布を示す図である。
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
前述のように、接合リークに影響を及ぼしている汚染金属を特定する方法として、接合リーク電流の温度依存特性から汚染金属を特定することもできるけれども、この方法では、複数の温度における接合リーク電流を測定する必要があり、測定に時間がかかる上に、汚染元素によっては複数の準位を形成するものもあり、同定にはかなりの高精度が要求されるという問題点があり、改善の余地があった。
そこで、発明者らは、高品質ウェーハの接合リーク電流特性を高精度で評価し、金属汚染に起因するリークの原因となる金属元素の特定を簡易化できる半導体ウェーハの評価方法について鋭意検討を重ねた。
その結果、汚染元素及び汚染量の分かっている基準ウェーハで、接合リーク電流の分布と汚染元素との対応付けをあらかじめとっておき、被測定ウェーハの接合リーク電流を測定することで得られる接合リーク電流の分布から、上記の対応付けに基づいて汚染元素を特定することで、高品質ウェーハの接合リーク電流特性を高精度で評価でき、かつ、金属汚染に起因するリークの原因となる金属元素の特定を簡易化できることを見出し、本発明をなすに至った。
図1を参照しながら、本発明の半導体ウェーハの評価方法を説明する。
図1は、本発明の半導体ウェーハの評価方法の一例を示すフローである。
まず、汚染元素、汚染量のわかっている基準ウェーハを準備する(図1のステップS11を参照)。
具体的には、例えば、所定の汚染レベルにあるエピタキシャル成長用リアクタ(以下、リアクタと称する)でシリコンウェーハ上にシリコンエピタキシャル成長させ、このエピタキシャルウェーハの表面の化学分析を行って、エピタキシャルウェーハの汚染元素、汚染量が得られる。この化学分析は、ウェーハ表面をフッ硝酸液滴でエッチングし、このフッ硝酸液滴を回収してIPC−MS(誘導結合プラズマ質量分析装置)で分析することにより、行うことができる。
上記と同じリアクタでシリコンウェーハ上にシリコンエピタキシャル成長させ、エピタキシャルウェーハが得られる。このエピタキシャルウェーハを汚染元素、汚染量のわかっている基準ウェーハとする。
ここで、上記のシリコンエピタキシャル成長は、例えば、シリコンエピタキシャル層が抵抗率10Ω・cmのp型となるように、ボロンドープしながら行うことができる。
次に、基準ウェーハにpn接合を含むセルを形成する(図1のステップS12を参照)。
具体的には、例えば、1000℃、90分のパイロジェニック酸化(ウェット酸化)により、図1のステップS11で準備した基準ウェーハの表面に、200nmの厚さのシリコン酸化膜を形成する。
その後、ウェーハにレジスト膜を塗布して、フォトリソグラフィーにより、レジスト膜にパターンを形成する。なお、レジスト膜は、ネガ型レジスト(光が当たった箇所が硬化するレジスト)を用いることができる。このパターンが形成されたレジスト膜の付いたウェーハを、バッファードHF溶液によりレジスト膜のない領域のシリコン酸化膜をエッチングする。
次いで、硫酸−過酸化水素混合液にてレジスト膜を除去し、RCA洗浄を実施する。
このウェーハに、シリコン酸化膜をマスクとして、加速電圧55、ドーズ量2×1012atoms/cmでボロンをイオン注入し、1000℃の窒素雰囲気下で回復アニールを行い、深いp型層を形成する。
次いで、このウェーハにリンガラスを塗布して、シリコン酸化膜をマスクとしてリンをウェーハ表面より拡散させることで、浅いn型層を形成する。
上記のようにして、pn接合を形成することができる。
なお、上記のフォトリソグラフィーにより、レジスト膜で覆われない領域を複数形成することで、pn接合を含むセルを複数形成することができる。
次に、基準ウェーハの複数箇所の接合リーク電流を測定し、接合リーク電流の分布を入手する(図1のステップS13を参照)。
具体的には、例えば、基準ウェーハのpn接合を含むセルのn型領域に電気的に接続されるn型領域電極を形成し、基準ウェーハのpn接合を含むセルのp型領域に電気的に接続されるp型領域電極を形成し、n型領域電極およびp型領域電極にpn接合部に逆バイアスがかかるように電位を供給し、接合リーク電流を測定する。
このとき、500箇所以上のデータを取得し、リーク電流の分布を取得することが好ましい。
欠陥密度が小さい場合は、ウェーハ上の不良箇所を検出するために多数の測定が必要になる。具体的な測定数は、半導体ウェーハに依存するため、求められる半導体ウェーハに応じて、最適数を適宜設定することが好ましい。
次に、基準ウェーハの接合リーク電流の分布と、汚染元素とを対応付ける(図1のステップS14を参照)。
具体的には、例えば、全てのセルの接合リーク電流の度数分布を作成して、ピーク値を求め、この接合リーク電流の分布のピーク値(すなわち、最も出現頻度の高い接合リーク電流の値)と、図1のステップS11で行った化学分析により得られている汚染元素とを対応付ける。このとき、度数分布の作成における区間の設定は、ピーク値が得られるように適宜設定する。
このように、基準ウェーハの接合リーク電流分布のピーク値と汚染元素とを対応付けることで、汚染元素を確実に特定することができる。
ここで、接合リーク電流の分布のピーク値と、汚染元素との対応付けは、データベースに格納することが望ましい。このデータベースは、金属元素ごとに、接合リーク電流の分布のピーク値を記録することが好ましい。
このように、接合リーク電流の分布のピーク値と、汚染元素との対応付けをデータベースに格納することで、被測定ウェーハの汚染元素を特定する際に、より効率的に汚染元素を特定することができる。
次に、被測定ウェーハにpn接合を含むセルを形成する(図1のステップS15を参照)。
具体的には、例えば、基準ウェーハにpn接合を含むセルを形成する場合と同様にして、被測定ウェーハにpn接合を含むセルを形成することができる。
次に、被測定ウェーハの複数箇所の接合リーク電流を測定し、接合リーク電流の分布を入手する(図1のステップS16を参照)。
具体的には、例えば、基準ウェーハの複数箇所の接合リーク電流を測定し、接合リーク電流の分布を入手する場合と同様にして、被測定ウェーハの複数箇所の接合リーク電流を測定し、接合リーク電流の分布を入手することができる。
また、基準ウェーハの場合と同様に、1箇所のデータではなく、複数箇所のデータを取得し、リーク電流の分布を取得することが必要である。これは、1箇所の測定では、ウェーハ上の不良箇所を必ずしも検出出来るわけではないためである。
欠陥密度が小さいと、それだけ多数の測定が必要になる。具体的な測定数は、半導体ウェーハに依存するため、求められる半導体ウェーハに応じて、最適数を適宜設定することが好ましい。
次に、対応付けに基づいて、被測定ウェーハの汚染元素を特定する。(図1のステップS17を参照)。
具体的には、例えば、図1のステップS14で行った対応付けに基づいて、図1のステップS16で入手した被測定ウェーハの接合リーク電流の分布から被測定ウェーハの汚染元素を特定する。
このとき、被測定ウェーハの接合リーク電流の分布のピーク値から、被測定ウェーハの汚染元素を特定することが好ましい。
このように、被測定ウェーハの接合リーク電流の分布のピーク値から、被測定ウェーハの汚染元素を特定することで、汚染元素を確実に特定することができる。
ここで、被測定ウェーハの汚染元素の特定は、データベースに格納された接合リーク電流の分布のピーク値と汚染元素との対応付けに基づいて行われることが望ましい。
このように、被測定ウェーハの汚染元素の特定が、データベースに格納された接合リーク電流の分布のピーク値と汚染元素との対応付けに基づいて行われることで、より効率的に汚染元素を特定することができる。
このように、被測定ウェーハの汚染元素が特定されることで、汚染除去の対象を明確にすることができる。
次に、図2を参照して、接合リーク電流の分布のピーク値が汚染元素により変わることを説明する。
金属汚染が外部から来ていること、及び、素子はシリコンウェーハ表面近傍に通常形成されることを考えると、リーク電流値が高いところに分布する金属は拡散が速いものである(例えば、図2に示すように、Fe、Cu)。すなわち、拡散してウェーハ全体に広がるが、それでも素子に影響するとなると表面だけでなくウェーハ全体に汚染がすでに広がっており、結果的に接合リーク電流値が大きくなる。
一方、拡散が少し遅い金属(例えば、図2に示すように、Mo、Zn、Ni)は外部からそれほどは入ってこないが、表面近傍に留まることで、それなりに接合リーク電流値に影響する。
さらに、拡散が非常に遅い金属(例えば、図2に示すように、Wなど)はシリコン表面の化学分析で検出されてしまうが、内部に拡散することがなく、接合リーク電流値への影響が非常に微弱であり、結果として接合リーク電流値が小さくなる。
上記に述べたように、汚染元素の拡散速度によって、接合リーク電流値が変わるので、接合リーク電流の分布と汚染元素との対応付けをあらかじめとっておけば、この対応付けに基づいて、被測定ウェーハの接合リーク電流の分布から、被測定ウェーハの接合リーク電流不良の原因となる汚染元素を特定することができる。
実験例
以下、実験例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実験例1)
汚染レベルの異なる2つのリアクタでそれぞれ10枚ずつシリコンウェーハ上にシリコンエピタキシャル成長させた。エピタキシャル成長は、トリクロロシランをソースガスとし、1050℃の成長温度で5μmのエピタキシャル層を形成した。
次いで、前述したような方法でpn接合構造を900箇所作製し、その後、接合リーク特性を評価した。
リアクタ1でエピタキシャル成長を行ったウェーハの接合リーク電流の分布を図3aに示し、リアクタ2でエピタキシャル成長を行ったウェーハの接合リーク電流の分布を図3bに示す。
図3a及び図3bに示すように、エピタキシャル成長を行ったリアクタの違いにより接合リーク電流の分布が異なる結果となった。
さらに、同様のシリコンウェーハを4枚準備し、同様の条件で上記の汚染レベルの異なる2つのリアクタでエピタキシャル成長をそれぞれ2枚ずつ行い、得られたエピタキシャルウェーハ表面の化学分析を行った。
その結果、接合リーク電流値が1.5×10−12A付近に集中したウェーハと同じリアクタ(リアクタ2)でエピタキシャル成長を行ったエピタキシャルウェーハでは2枚とも1×10atoms/cm程度の濃度のMoやZnが検出された。
また、接合リーク電流値が1×10−12A付近に集中したウェーハと同じリアクタ(リアクタ1)でエピタキシャル成長を行ったエピタキシャルウェーハでは2枚ともMoやZnは検出されなかったが、Niが微量(5×10atoms/cm)検出された。
(実験例2)
実験例1と同様にシリコンウェーハを10枚準備し、実験例1で用いたリアクタとは汚染レベルの異なるリアクタ(リアクタ3)でエピタキシャル成長した後に、実験例1と同様にpn接合構造を作製し、その後、接合リーク特性を評価した。
リアクタ3でエピタキシャル成長を行ったウェーハの接合リーク電流の分布を図4に示す。
図4に示すように、いずれのウェーハも、接合リーク電流値が1.5×10−11A付近に集中する結果となった。
さらに、同様のシリコンウェーハを2枚準備し、同様の条件で上記のリアクタ3でエピタキシャル成長を行い、得られたエピタキシャルウェーハ表面の化学分析を行った。
その結果、2枚とも1×10atoms/cm程度の濃度のFeやCuが検出された。
(実験例3)
実験例1と同様にシリコンウェーハを10枚準備し、実験例1及び実験例2で用いたリアクタとは汚染レベルの異なるリアクタ(リアクタ4)でエピタキシャル成長した後に、実験例1と同様にpn接合構造を作製し、その後、接合リーク特性を評価した。
リアクタ4でエピタキシャル成長を行ったウェーハの接合リーク電流の分布を図5に示す。
図5に示すように、いずれのウェーハも、接合リーク電流値が5.2×10−13A付近に集中する結果となった。
さらに、同様のシリコンウェーハを2枚準備し、同様の条件で上記のリアクタ4でエピタキシャル成長を行い、得られたエピタキシャルウェーハ表面の化学分析を行った。
その結果、2枚とも1×10atoms/cm程度の濃度のWが検出された。
(実験例4)
実験例1と同様にシリコンウェーハを10枚準備し、実験例1乃至実験例3で用いたリアクタとは汚染レベルの異なるリアクタ(リアクタ5)でエピタキシャル成長した後に、実験例1と同様にpn接合構造を作製し、その後、接合リーク特性を評価した。
リアクタ5でエピタキシャル成長を行ったウェーハの接合リーク電流の分布を図6に示す。
図6に示すように、いずれのウェーハも、接合リーク電流値が1×10−13A〜3×10−13A程度で、接合リーク電流値は実験例1乃至実験例3と比較して低い結果となった。
さらに、同様のシリコンウェーハを2枚準備し、同様の条件で上記のリアクタ5でエピタキシャル成長を行い、得られたエピタキシャルウェーハ表面の化学分析を行った。
その結果、2枚とも検出限界(1×10atoms/cm)以下となり、いずれの金属も検出されなかった。
よって、上記の実験例1乃至実験例3に示されるように、接合リーク電流の分布と汚染金属元素との対応を明確にできる。
従って、汚染元素が未知である被測定ウェーハの接合リーク電流の分布を測定すれば、上記対応関係から汚染元素が何であるかがわかる、
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。


Claims (4)

  1. 半導体ウェーハを接合リーク電流により評価する方法であって、
    汚染元素及び汚染量の分かっている基準ウェーハを準備する工程と、
    前記基準ウェーハにpn接合を含むセルを複数形成する工程と、
    前記基準ウェーハの前記複数のセルの接合リーク電流を測定し、前記基準ウェーハの前記接合リーク電流の分布を入手する工程と、
    前記基準ウェーハの前記接合リーク電流の分布と汚染元素との対応付けを行う工程と、
    被測定ウェーハにpn接合を含むセルを複数形成する工程と、
    前記被測定ウェーハの前記複数のセルの接合リーク電流を測定し、前記被測定ウェーハの接合リーク電流の分布を入手する工程と、
    前記対応付けに基づいて、前記被測定ウェーハの汚染元素を特定する工程と
    を含むことを特徴とする半導体ウェーハの評価方法。
  2. 前記被測定ウェーハの汚染量は、表面濃度が1×10atoms/cm以上、3×10atoms/cm未満の範囲であることを特徴とする請求項1に記載の半導体ウェーハの評価方法。
  3. 前記対応付けを行う工程は、前記基準ウェーハの前記接合リーク電流分布のピーク値と汚染元素とを対応付ける段階を含むことを特徴とする請求項1又は請求項2に記載の半導体ウェーハの評価方法。
  4. 前記対応付けを行う工程は、前記基準ウェーハの前記接合リーク電流分布のピーク値と汚染元素との前記対応付けをデータベースに格納する段階を含み、
    前記汚染元素を特定する工程は、前記データベースに格納された前記対応付けに基づいて、前記被測定ウェーハの汚染元素を特定する段階を含むことを特徴とする請求項1乃至請求項3のいずれか一項に記載の半導体ウェーハの評価方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5783312B1 (ja) * 2014-09-18 2015-09-24 株式会社Sumco エピタキシャルシリコンウェーハの製造方法及び気相成長装置
JP6413938B2 (ja) * 2015-06-05 2018-10-31 信越半導体株式会社 半導体基板の評価方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5804981A (en) * 1996-05-07 1998-09-08 Advanced Micro Devices, Inc. Method of detecting heavy metal impurities introduced into a silicon wafer during ion implantation
US6049220A (en) * 1998-06-10 2000-04-11 Boxer Cross Incorporated Apparatus and method for evaluating a wafer of semiconductor material
JP3799277B2 (ja) * 2002-02-21 2006-07-19 松下電器産業株式会社 半導体装置の評価方法および半導体装置の製造方法
JP3931153B2 (ja) 2003-04-24 2007-06-13 松下電器産業株式会社 半導体装置
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JP5434491B2 (ja) * 2009-11-09 2014-03-05 信越半導体株式会社 半導体基板の評価方法及び半導体デバイスの製造方法
JP5682858B2 (ja) 2011-05-20 2015-03-11 株式会社Sumco シリコンウェーハの評価方法および製造方法
JP5561245B2 (ja) * 2011-06-24 2014-07-30 信越半導体株式会社 半導体基板の評価方法
JP5751531B2 (ja) * 2012-06-15 2015-07-22 信越半導体株式会社 半導体基板の評価方法、評価用半導体基板、半導体装置

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