JP6354657B2 - 半導体基板の評価方法、半導体基板の製造方法 - Google Patents

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Description

本発明は、半導体基板の評価方法、半導体基板の製造方法及び半導体装置に関する。
ノイズ特性はデバイス設計においてきわめて重要な指標である。ノイズには、ショットノイズ、熱雑音、1/fノイズなどいくつかの種類が知られているが、特に周波数依存を示す1/fノイズは1/f依存性も測定できることから極めて重要である。
電気特性との関連については、特許文献1に、ゲート酸化膜中の欠陥について記載したものがある。ゲート酸化膜に電気ストレスを付加し、その後、酸化膜を流れる電流を測定し、1/fノイズを示すものは、酸化膜中にランダムにトラップが生じる(すなわち酸化膜に欠陥が存在しない)が、酸化膜に欠陥が存在する場合は、1/fノイズを示し、特定箇所に欠陥が存在することを示すというものである。すなわち、ゲート酸化膜破壊後の電流から、どのようなメカニズムにより破壊したかを推測するものである。パーコレーションモデルからも上記のモデルは推測することが可能であり、酸化膜中の欠陥の存在を捉えていると考えられる。
このようにノイズにはシリコン基板起因のものが知られるようになってきた。このことから、シリコン基板中の欠陥がどのようにノイズに関連するかを示すことが出来れば、これらを低減した基板を選択することで、ノイズの小さい高性能デバイスを実現することが可能となってくると考えられる。
上記したように、ノイズにはいくつかの種類がある。ショットノイズは、電子の電荷が離散的であることに起因した電流ノイズで、電流値に比例するが、周波数依存が見られず白色ノイズと言われる。電流値が大きいときに顕著になるものであり、リーク電流などには影響は少ないと言われている。
熱雑音(ジョンソン雑音)は、温度に依存する雑音で、電子の熱運動に起因するものである。
1/fノイズはフリッカノイズとも言われるもので、低い周波数で他のノイズよりも大きなノイズを示す。周波数に依存するノイズには1/f以外に、1/fに依存するノイズがありブラウンノイズ(又はレッドノイズ)と呼ばれる。1/fノイズは白色ノイズ(周波数に依存しない)と1/fノイズとの中間ということから、ピンクノイズと呼ばれることもある(非特許文献1)。
一方で先端DRAMにおいて、データ保持時間の時間変動が観察されており、これは電界印加時の欠陥からのリーク電流が、1/fノイズのように揺らぐことであるとし、その原因として空孔と酸素が原因であると解明されている(非特許文献2)。
さらに、リーク電流への応用としては、シリコン基板中の析出物からのリーク電流が1/fノイズを示すことから、析出物からのリーク電流は、酸素析出とシリコン界面のトラップを起因としていると論じられている(非特許文献3)。
また、リーク電流とノイズの解析では非特許文献4に示されるように、リーク電流の機構によりノイズの電流依存性に差があることが理論的に示されている。すなわち、中性領域からの拡散電流は電流値の1乗に比例するが、空乏層領域での発生電流は電流値の2乗に比例するというものである。
このようにノイズにはいくつかの種類があり、また多数の評価・研究がなされている。その中でも、1/fノイズはRTN(Random Telegraph Noise)としても知られており、数値が2値化するなど深刻な問題を引き起こす可能性がある。そのため1/fノイズについていくつかの特許文献がある。例えば、特許文献2には、ゲート絶縁膜周辺での挙動が示されており、1/fスペクトルを示すリーク電流は絶縁膜にキャリアの発生−再結合中心が存在し緩やかに移動することを原因とすることが記載されている。また特許文献1にはゲート絶縁膜の絶縁破壊耐圧が不良のキャパシタにおいて、破壊後の電流値のパワースペクトルの傾きが1/f になることが記載されている。 このように1/fノイズ、すなわちRTN(または、RTS(Random Telegraph Signal))は、ゲート酸化膜中及び界面にランダムに存在するトラップからの電子の捕獲・放出が原因とされている。このように主に1/fノイズはゲート絶縁膜周辺挙動として観察されてきているが、ノイズであるため、これ以外、例えばイオン注入にて作製されるPN接合の逆方向電圧印加時の接合リーク電流にも当然観察され、作製するデバイスのノイズとなりうる。
特開平5−166910号公報 特開平5−90375号公報
パラメトリック測定ハンドブック第2版 Agilent Technologies(2011) 梅田享英 "先端DRAMにおけるデータ保持時間の変動現象のメカニズム"応用物理,76(9),1039(2007) 土明正勝 "LSI用pn接合特性解析技術の開発"東芝レビュー,55,(7),59(2000) T.G.M.Kleinpenning,"On 1/f noise and detectivity in reverse−biased pn−junction photodiode",Physica,12B,81−88(1983)
本発明は、上記問題点に鑑みてなされたものであって、素子作製時のイオン注入工程で生じるイオン注入欠陥による1/fノイズ特性を明らかにすることで、ノイズの少ない半導体基板の設計の方向性を示すことができる半導体基板の評価方法を提供することを目的とする。
上記目的を達成するために、本発明は、半導体基板の評価方法であって、
前記評価対象の半導体基板に酸素析出熱処理を行う工程と、
前記評価対象の半導体基板の表面にイオン注入を行う工程と、
該イオン注入した半導体基板の表面にPN接合部を形成する工程と、
該PN接合部に逆方向電圧を印加し、接合リーク電流を測定する工程と、
該測定した接合リーク電流のデータをフーリエ変換して、前記接合リーク電流のノイズのパワースペクトルを取得する工程と、
前記酸素析出熱処理の条件を、前記取得したパワースペクトルの中の1/fノイズにより評価する工程を有することを特徴とする半導体基板の評価方法を提供する。
このように、イオン注入を行った半導体基板のリーク電流からパワースペクトルを取得し1/fノイズを評価することで、イオン注入で生じた欠陥を消滅させることができる酸素析出熱処理の条件を求めることができる。それにより、接合リーク電流特性を改善し、ノイズを抑制することができる半導体基板を製造することができる。
このとき、前記酸素析出熱処理の条件を評価する工程は、前記半導体基板の酸素濃度、前記酸素析出熱処理の温度、及び前記酸素析出熱処理の時間のいずれか1以上の条件を変更して行うことが好ましい。
このような酸素析出熱処理の条件を1/fノイズにより評価することで、イオン注入で生じる欠陥をゲッタリングすることができる酸素析出熱処理条件を効率的に求めることができる。
また、本発明は、上述の半導体基板の評価方法を用いて、前記パワースペクトル中に1/fノイズが観察されない酸素析出熱処理条件を求め、該酸素析出熱処理条件で製造することを特徴とする半導体基板の製造方法を提供する。
このような半導体基板の製造方法であれば、1/fノイズが極めて少ないものを製造することができる。
また、本発明は、前述の方法で製造された半導体基板を用いて製造された半導体装置を提供する。
このような半導体装置であれば、ノイズが少なく、設計マージンが大きく、安定したものになる。
以上のように、本発明の半導体基板の評価方法によれば、イオン注入で生じた欠陥を消滅させることができる酸素析出熱処理の条件を求めることができ、それにより、接合リーク電流特性を改善し、1/fノイズを抑制することができる半導体基板を製造することができる。また、そのような半導体基板を用いることにより、ノイズが少なく、設計マージンが大きく、安定した半導体装置を製造することができる。
本発明の半導体基板の評価方法の工程フローを示す図である。 リーク電流のノイズのパワースペクトルの一例を示す図である。 リーク電流とBMD密度の関係を示す図である。 ノイズのパワースペクトルの温度特性を示す図である((a)ΔO=0.008ppma、(b)ΔO=0.275ppma)。 ノイズの元となっている欠陥のエネルギー準位を示す図である。
以下、本発明をより詳細に説明する。
上記のように、イオン注入により欠陥が発生した半導体基板を評価する方法において、該イオン注入で発生した欠陥を消滅させることができる酸素析出熱処理の条件を求めることができる半導体基板の評価方法が求められている。
本発明者らは、上記目的を達成するために鋭意検討を行った結果、半導体基板の評価方法であって、
前記評価対象の半導体基板に酸素析出熱処理を行う工程と、
前記評価対象の半導体基板の表面にイオン注入を行う工程と、
該イオン注入した半導体基板の表面にPN接合部を形成する工程と、
該PN接合部に逆方向電圧を印加し、接合リーク電流を測定する工程と、
該測定した接合リーク電流のデータをフーリエ変換して、前記接合リーク電流のノイズのパワースペクトルを取得する工程と、
前記酸素析出熱処理の条件を、前記取得したパワースペクトルの中の1/fノイズにより評価する工程を有することを特徴とする半導体基板の評価方法が、上記課題を解決できることを見出し、本発明を完成させた。
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
まず、本発明の半導体基板の評価方法について図1を参照して説明する。
図1は、本発明の半導体基板の評価方法の工程フローを示す図である。最初に、評価対象の半導体基板に酸素析出熱処理を行う(図1(A))。評価対象の半導体基板は特に限定されないが、事前に酸素濃度が分かっているものが好ましい。酸素析出熱処理の条件は、例えば500℃〜1100℃の温度で、1時間〜30時間程度の時間とすることができる。
尚、図1及び上記の説明では酸素析出熱処理が最初の工程になっているが、必ずしも最初の工程である必要はなく、接合リーク電流を測定する工程の前であればよい。具体的には、イオン注入後やPN接合形成後とすることもできる。
次に、酸素析出熱処理を施した半導体基板の表面にイオン注入を行う(図1(B))。このイオン注入は本発明の半導体基板の評価方法を実施するためだけでなく、例えば、半導体装置のウェル(Well)を形成するためのイオン注入とすることもできる。この場合、フォトリソグラフィー工程やエッチング工程により半導体基板上に形成されたフォトレジストや酸化膜等の開口部を通してイオン注入を行い、注入したイオンにより、ウェルを形成することができる。p型の不純物、例えばボロン(B)を注入することでpウェルを、n型の不純物、例えばリン(P)やヒ素(As)を注入することでnウェルを形成することができる。イオン注入の加速エネルギーやドーズ量などの注入条件は、所望のウェルの深さや不純物濃度に応じて決定される。
このとき、注入されたイオンにより、半導体基板(ウェル内部)に欠陥が生成され、接合リーク電流や1/fノイズの原因となる。
そして、イオン注入後に、例えば1000℃程度の温度にて不活性ガス雰囲気中で回復熱処理を実施する。
続いて、イオン注入した半導体基板にPN接合部を形成する(図1(C))。これは、評価のためにPN接合を形成してもよいし、他の目的で形成された半導体装置のゲート周辺のソースないしドレインとウェルとのPN接合を利用してもよい。
評価用のPN接合を形成する場合には、イオン注入工程で形成されたウェル内に該ウェルの導電型と反対の導電型の接合拡散層を形成して、PN接合を形成する。接合拡散層を形成する方法としては、例えば半導体基板表面からの不純物拡散やイオン注入がある。ウェルと接合拡散層が反対の導電型であるため、PN接合が形成される。PN接合部では、電子と正孔が結合してキャリアが存在しない空乏層が形成される。
PN接合部を形成後、該PN接合部に逆方向電圧を印加し、接合リーク電流を測定する(図1(D))。このとき、接合リーク電流は測定温度を変えて測定することが好ましい。そうすることで、ノイズの温度特性から、ノイズの元となっている欠陥のエネルギー準位を算出することができる。
さらに、測定したリーク電流のデータをフーリエ変換して、接合リーク電流のノイズのパワースペクトルを取得する(図1(E))。このとき、横軸に周波数、縦軸にノイズ強度を取ってプロットするのが好ましい。
そして、酸素析出熱処理の条件を、取得したパワースペクトルの中の1/fノイズにより評価する(図1(F))。パワースペクトルの中に1/fノイズが観察されなければ、イオン注入で発生した欠陥が、リーク電流測定前までに消滅したことを意味している。
このとき、評価する酸素析出熱処理の条件の評価は、半導体基板の酸素濃度、酸素析出熱処理の温度、及び酸素析出熱処理の時間のいずれか1以上の条件を変更して行うことが好ましい。
このようにして取得することができるパワースペクトルの一例を図2に示す。図2において、横軸は周波数、縦軸はノイズ強度(ノイズパワースペクトルSi)である。このようなパワースペクトルでは、一般的に、低周波側の方が高周波側よりもノイズが大きくなる右下がりのプロットとなる。このとき、この傾きが1/fになることから、1/fノイズとして知られている。このような測定において、傾きが1/fとなるものが存在し、これが前述のようにRTNと呼ばれている。
さらに、接合リーク電流の測定温度を変えてノイズ測定を行うことで、以下の(1)〜(3)式によって、温度特性からノイズに起因している欠陥のエネルギー準位を見積もることが可能になる。
Figure 0006354657
以上で説明した本発明の評価方法を用いて、パワースペクトル中に1/fノイズが観察されない酸素析出熱処理条件を求め、その酸素析出熱処理条件で半導体基板を作製すると、その基板を用いて半導体デバイスを作製した時に、極めてノイズの少ない半導体基板とすることができる。また、作製した半導体デバイスは極めてノイズの少ないものになる。
以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例)
抵抗率10Ω・cm、酸素濃度が12ppmaの直径200mmのボロンをドープしたシリコンウェーハを多数準備し、まず前熱処理として酸素析出熱処理を行った。このとき、酸素析出熱処理の温度は500℃、800℃、1000℃を組み合わせることで異なる酸素析出量のウェーハとなるようにした。
これらの温度の意味としては、500℃で析出核を形成し、次の800℃で析出核を成長させ(次の高温でさらに析出核を成長させ、析出物を形成するが、高温にすることで核消滅を防止する)、1000℃でさらに析出核を成長させ、酸素析出物とする。500℃の熱処理は核形成であるので温度が重要であり、時間は4時間程度で十分である。析出密度を制御する際は、この温度を変化させることで可能となる。800℃の熱処理は核成長であり、こちらも4時間程度で十分である。最後の1000℃の熱処理では4時間以上20時間以下の範囲で行うことで析出物のサイズを制御可能である。
この酸素析出熱処理を施したシリコンウェーハについて、それぞれ、パイロジェニック雰囲気、1000℃、90分の熱処理で200nmの酸化膜を形成した。この後、ウェーハにフォトレジストを塗布し、フォトリソグラフィー工程を行った。フォトレジストとしてネガレジストを選択した。フォトリソグラフィー工程で用いたマスクには各種面積の開口部を準備しておき、接合リークの面積依存が測定できるように工夫した。また、同一面積で周辺長を変えたものも準備した。このフォトレジスト付きウェーハをバッファードHF溶液にて酸化膜エッチングし、硫酸過酸化水素混合液にてフォトレジストを除去後、RCA洗浄を実施した。このウェーハに加速電圧(加速エネルギー)55keV、ドーズ量9×1012atoms/cmでボロンをイオン注入し、1000℃、窒素雰囲気下で回復アニールを行った後、リンガラスを塗布拡散し、リンを表面より拡散することで、PN接合を形成した。
このシリコンウェーハそれぞれの接合リーク電流を測定した。また、それらシリコンウェーハ中の酸素析出物(BMD;Bulk Micro Defect)の密度を求めた。そして、接合リーク電流とBMD密度の関係を図3に示した。図3から、BMD密度が増加するとリーク電流が減少する傾向が得られた。すなわち、イオン注入で生じた欠陥がBMDでゲッタリングされていることを示している。ただし、BMD密度に対する接合リーク電流値はある程度のばらつきを有していた。
次に、接合リーク電流を測定したシリコンウェーハの酸素析出量(ΔO)を求めた。ΔO=0.008ppmaとΔO=0.275ppmaのウェーハについて、温度を変えてリーク電流を測定してパワースペクトルを取得し、その結果を図4(a)及び(b)に示した。図4において、横軸は周波数、縦軸はノイズ強度(ノイズパワースペクトルSi)である。
図4に示されているように、酸素析出量が多い場合(図4(b))には、1/fノイズのみであったが、酸素析出量が少ない場合(図4(a))は、周波数依存性が大きくなり1/fノイズ、すなわちRTNが観察された。
図3に示した各BMD密度のシリコンウェーハについて、リーク電流からノイズのパワースペクトルを取得し、取得したパワースペクトルを評価したところ、1/fノイズが観察される範囲は図3に示した破線の上側であり、破線の下側では1/fノイズのみ観察された。従って、破線の下側の範囲になるように酸素析出熱処理の条件を設定すれば、1/fノイズの発生を防ぐことができることが分かった。
さらに、ノイズの温度特性から、上記の(1)〜(3)式より、ノイズの元となっている欠陥のエネルギー準位を算出した結果を図5に示す。この検討から、1/fノイズを示す欠陥よりも、1/fノイズを示す欠陥の方が、深い準位に存在しているという結果が得られた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (3)

  1. 半導体基板の評価方法であって、
    前記評価対象の半導体基板に酸素析出熱処理を行う工程と、
    前記評価対象の半導体基板の表面にイオン注入を行う工程と、
    該イオン注入した半導体基板の表面にPN接合部を形成する工程と、
    該PN接合部に逆方向電圧を印加し、接合リーク電流を測定する工程と、
    該測定した接合リーク電流のデータをフーリエ変換して、前記接合リーク電流のノイズのパワースペクトルを取得する工程と、
    前記酸素析出熱処理の条件を、前記取得したパワースペクトルの中の1/fノイズにより評価する工程を有することを特徴とする半導体基板の評価方法。
  2. 前記酸素析出熱処理の条件を評価する工程は、前記半導体基板の酸素濃度、前記酸素析出熱処理の温度、及び前記酸素析出熱処理の時間のいずれか1以上の条件を変更して行うことを特徴とする請求項1に記載の半導体基板の評価方法。
  3. 請求項1又は請求項2に記載の半導体基板の評価方法を用いて、前記パワースペクトル中に1/fノイズが観察されない酸素析出熱処理条件を求め、該酸素析出熱処理条件で製造することを特徴とする半導体基板の製造方法。
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JP5720557B2 (ja) * 2011-12-15 2015-05-20 信越半導体株式会社 半導体基板の評価方法および半導体基板の製造方法
JP6065366B2 (ja) * 2012-01-30 2017-01-25 富士通セミコンダクター株式会社 半導体装置の製造方法
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