JP2018190810A - オーミック電極の形成方法及びSiC半導体素子の製造方法 - Google Patents

オーミック電極の形成方法及びSiC半導体素子の製造方法 Download PDF

Info

Publication number
JP2018190810A
JP2018190810A JP2017091019A JP2017091019A JP2018190810A JP 2018190810 A JP2018190810 A JP 2018190810A JP 2017091019 A JP2017091019 A JP 2017091019A JP 2017091019 A JP2017091019 A JP 2017091019A JP 2018190810 A JP2018190810 A JP 2018190810A
Authority
JP
Japan
Prior art keywords
layer
sic substrate
sic
forming
ohmic electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017091019A
Other languages
English (en)
Inventor
宏明 花房
Hiroaki Hanabusa
宏明 花房
東 清一郎
Seiichiro Azuma
清一郎 東
太一 谷口
Taichi Taniguchi
太一 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hiroshima University NUC
Original Assignee
Hiroshima University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hiroshima University NUC filed Critical Hiroshima University NUC
Priority to JP2017091019A priority Critical patent/JP2018190810A/ja
Publication of JP2018190810A publication Critical patent/JP2018190810A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】コンタクト抵抗が小さく、バラツキの少ないSiC半導体素子のオーミック電極の形成方法を提供する。【解決手段】本発明のSiC半導体素子のオーミック電極の形成方法は、SiC基板10上に、Si層11を形成する工程と、Si層が形成されたSiC基板を熱処理する工程と、SiC基板上に形成されたSi層を除去する工程と、Si層が除去されたSiC基板上に金属電極12を形成する工程とを含む。【選択図】図11

Description

本発明は、炭化珪素(SiC)基板上にオーミック電極を形成する方法、及び、その方法を用いたSiC半導体素子の製造方法に関する。
従来、SiC基板上にオーミック電極を形成する方法として、SiC基板上にNi等の金属を形成した後、高温熱処理を行って、SiC基板表面に金属シリサイド層を形成する方法(シリサイド化)が知られている(例えば、特許文献1等)。
しかしながら、上記の方法では、シリサイド化する際に、電極表面に炭素が析出するため、電極上に形成した配線層との密着性が低下し、これにより、配線層が剥離するという問題が生じる。また、SiC基板を用いてMOSFETを製造する場合、SiC基板表面に、熱酸化によりゲート酸化膜を形成した後、SiC/ゲート酸化膜界面の欠陥密度を減らすために、NO(亜酸化窒素)中でアニールする工程を行っているが、その後、オーミック電極を形成するためのシリサイド化工程が行われると、NOアニールの効果が弱まるという問題がある。
特開2005−277240号公報
Hiroaki Hanafusa他7名、Materials Science Forum Vols. 778-780(2014)、pp649-652
本願発明者等は、非特許文献1で、シリサイド化によらないオーミック電極の形成方法を提案している。この方法は、n型SiC基板上に高濃度にP(リン)をドープしたアモルファスSi層を堆積し、結晶化熱処理を行った後、Al(アルミニウム)を堆積して、Al/n−Si/n−SiC構造(Si層挿入構造)からなるオーミック電極を形成するものである。この方法は、金属電極を堆積した後に、高温熱処理(シリサイド化)が行われないため、従来のシリサイド化によるオーミック電極において生じていた上記の問題を解決することができる。
しかしながら、このような構造は、SiC基板と金属(Al)との間にSi層が挿入されているため、コンタクト抵抗が大きくなるという問題がある。また、後述するように、SiC基板上に形成されたSi層を高温熱処理すると、Si層表面に島状の突起が形成され、これにより、コンタクト抵抗にバラツキが生じるという問題もある。
本発明は、上記課題に鑑みなされたもので、その主な目的は、コンタクト抵抗が小さく、バラツキの少ないSiC半導体素子のオーミック電極の形成方法を提供することにある。
本発明に係るSiC半導体素子のオーミック電極の形成方法は、SiC基板上に、Si層を形成する工程と、Si層が形成されたSiC基板を熱処理する工程と、SiC基板上に形成されたSi層を除去する工程と、Si層が除去されたSiC基板上に金属電極を形成する工程とを含む。
本発明によれば、コンタクト抵抗が小さく、バラツキの少ないSiC半導体素子のオーミック電極を形成することができる。
(a)〜(e)は、シリサイド化によらないオーミック電極の形成方法を示した工程図である。 プロセスA及びプロセスBで形成したオーミック電極の電流−電圧特性を示したグラフである。 プロセスAで形成したAl/n−Si層/n−SiC構造のエネルギーバンド図を示したもので、(a)は接合前の各層のエネルギーバンド図、(b)は接合後のエネルギーバンド図である。 Si層にドープする不純物に対する電流−電圧特性の測定結果を示したグラフである。 プロセスBで作成したAl/n−SiC構造の電極におけるコンタクト抵抗率の温度依存性を示したグラフである。 (a)〜(d)は、プロセスBの各工程における表面状態を観察したSEM像である。 プロセスAで作成したAl/n−Si/n−SiC構造の断面TEM像である。 Siキャップアニールを行ったSiC基板表面のHAXPESによる分析結果を示したグラフである。 予想されるAu/n−SiC構造のエネルギーバンド構造を示した図である。 Siキャップアニールにより形成したAl/n−SiC構造のSIMSによる測定結果を示したグラフである。 (a)〜(d)は、本発明の一実施形態におけるSiC半導体素子のオーミック電極の形成方法を示した工程図である。 金属電極の種類を変えてオーミック電極を形成したときの、電流−電圧特性を測定した結果を示したグラフである。 (a)〜(f)は、本発明の一施形態におけるSiC半導体素子の製造方法を示した工程図である。
本発明の実施形態を説明する前に、本発明を想到するに至った経緯を説明する。
本願発明者等は、非特許文献1で提案したAl/n−Si/n−SiC構造(Si層挿入構造)を検討していたところ、次のような知見を得た。
図1(a)〜(e)は、検討を行ったオーミック電極の形成方法を示した工程図で、プロセスAは、非特許文献1で提案した工程を示し、プロセスBは、新たに検討した工程を示す。検討を行ったプロセスA及びプロセスBの具体的条件は、以下の通りである。
まず、図1(a)に示すように、n型の4H−SiC基板10の表面に、RFスパッタ法で、厚さが50nmで、濃度5×1019/cmのPをドープしたアモルファスSi層11を堆積した。
次に、図1(b)に示すように、Si層11が堆積されたSiC基板10を、ランプ炉で、Ar雰囲気中、1290℃の温度で、40秒間、熱処理を行った。
次に、プロセスAでは、Si層11の表面に、真空蒸着法で、厚さが200nmのAl膜12を形成した後、フォトリソグラフィ法を用いて、Al膜12及びSi層11を選択的にエッチングして、Al/n−Si層/n−SiC構造の電極を形成した。
一方、プロセスBでは、図1(b)に示した工程の後、図1(d)に示すように、Si層11を、TMAH(水酸化テトラメチルアンモニウム)溶液で除去する。
その後、図1(e)に示すように、Si層11の表面に、真空蒸着法で、厚さが200nmのAl膜12を形成した後、フォトリソグラフィ法を用いて、Al膜12を選択的にエッチングして、Al/n−SiC構造の電極を形成した。
図2は、プロセスA及びプロセスBで形成した電極に対して、電流−電圧特性を測定した結果を示したグラフである。矢印A及びBで示したグラフが、プロセスA及びプロセスBで形成した電極の電流−電圧特性を示し、共に、オーミック特性を有していることが分かる。なお、矢印Cで示したグラフは、比較のために、SiC基板10上に、直接Al膜12を形成して、Al/n−SiC構造の電極を形成した場合の電流−電圧特性を示し、ショットキー特性を有している。
図3は、プロセスAで形成したAl/n−Si層/n−SiC構造のエネルギーバンド図を示したもので、(a)は、接合前の各層のエネルギーバンド図、(b)は、接合後のエネルギーバンド図である。
図3(b)に示すように、n−Si層11とn−SiC10との間のエネルギー障壁(φB)は、0.85eVと高いため、このような単純なエネルギーバンド図では、プロセスAで形成したAl/n−Si層/n−SiC構造でオーミック特性が得られる理由を説明することができない。
このような結果を踏まえ、本願発明者等は、Si層11の有無により、オーミック特性に大きな差が生じていないことから、図1(b)に示した、SiC基板10の表面にSi層11を堆積した状態で行う熱処理工程(以下、「Siキャップアニール」と呼ぶ)が、オーミック特性が得られる要因ではないかと考えた。
次に、本願発明者等は、プロセスBで作成したAl/n−SiC構造の電極において、Si層11にドープする不純物の電流−電圧特性への影響を調べた。図4は、その結果を示したグラフで、実線で示したグラフが不純物をドープした場合の電流−電圧特性を示し、破線で示したグラフが、濃度5×1019/cmのPをドープした場合の電流−電圧特性を示す。
図4に示すように、コンタクト抵抗は、Pをドープした方が小さかったが、両方とも、オーミック特性が得られた。これにより、Si層11にドープする不純物は、オーミック特性が得られる要因ではないことが分かった。
さらに、本願発明者等は、プロセスBで作成したAl/n−SiC構造の電極において、コンタクト抵抗率(ρ)の温度依存性を調べた。図5は、その結果を示したグラフで、矢印(A)で示したグラフが、プロセスBで作成したAl/n−SiC(Siキャップアニール)構造のオーミック電極の温度依存性を示す。なお、図5には、比較として、従来のシリサイド化によるオーミック電極の温度依存性を示している。矢印(B)で示したグラフが、Niを電極としたNi/n−SiC(シリサイド化)構造の電極の温度依存性を示し、矢印(C)で示したグラフが、Tiを電極としたTi/n−SiC(シリサイド化)構造の電極の温度依存性を示す。
図5に示すように、シリサイド化によるオーミック電極のコンタクト抵抗率は、温度依存性が見られたのに対し、プロセスBで作成したAl/n−SiC構造のオーミック電極のコンタクト抵抗率の温度依存性は見られなかった。このことから、プロセスBで作成したAl/n−SiC構造の電極において得られるオーミック特性は、温度に依存しないトンネル伝導によることが示唆される。
次に、プロセスBで作成したAl/n−SiC構造の構造的変化を見るために、プロセスBの各工程における表面状態を、走査電子顕微鏡(SEM)により観察した。図6は、その結果を示したSEM像で、(a)は、Si層11を形成する前のSiC基板10表面のSEM像、(b)は、SiC基板10上にSi層11を堆積した後のSi層11表面のSEM像、(c)は、Si層11が形成されたSiC基板10を熱処理した後のSi層11表面のSEM像、(d)は、SiC基板10の熱処理後、Si層11を除去した後のSiC基板10表面のSEM像である。
図6(c)に示すように、SiC基板10を熱処理した後、Si層11の表面に、幅1μm程度の突起11Aが島状に形成されているのが確認された。また、図6(d)に示すように、SiC基板10表面に、幅1μm程度の島状の斑点10Aが確認された。これらの結果から、Si層11を堆積した状態で行う熱処理工程(Siキャップアニール)で、SiC基板10とSi層11との界面において、何らかの反応が起きているものと考えられる。
さらに、SiC基板10とSi層11との界面状態を見るために、プロセスAで作成したAl/n−Si/n−SiC構造の断面を、透過型電子顕微鏡(TEM)により観察した。なお、観察を容易にするために、観察用の試料では、Al膜12の表面に保護層20とダミー層21とを形成している。
図7は、その結果を示した断面TEM像で、SiC基板10の表面に、島状の突起11Aが形成されているのが確認された。また、突起11Aが形成されていない領域Aを拡大した断面TEM像では、SiC基板10の表面に、厚さが1nm程度の層10Aが形成されているのが確認された。この層(以下、「界面層」と呼ぶ)10Aが、図6(d)のSEM像で確認された島状の斑点10Aに相当すると考えられ、オーミック特性の要因になっているものと推察される。
Si層11が形成されたSiC基板10を熱処理したとき、SiC基板10上に、島状の突起11Aが形成されるのは、次のような理由によるものと考えられる。
すなわち、SiC基板10と格子定数の異なるSi層11を形成したとき、Si層11は歪みを持ち、このSi層11に高温熱処理が加えられると、Si層11の歪みエネルギーが増大して、S-K(Stranski-Krastanov)成長モードが起こり、Siが凝集して、島状の突起11Aに成長したものと考えられる。なお、突起11Aが形成されていないSi層11は、二次元膜構造として残り、これが、SiC基板10と反応して、SiC界面層10Aが形成されたものと考えられる。
次に、表面に界面層10Aが形成されたSiC基板10の表面状態をさらに詳しく調べるために、Siキャップアニールを行ったSiC基板10の表面を、硬X線光電子分光法(HAXPES)を用いて分析した。図8(a)は、その結果を示したSiC及びSiのSi2pスペクトルで、図8(b)に示すように、光電子取り出し角(TOA)が80°と20°におけるSi2pスペクトルを、それぞれ示している。
図8(a)に示すように、SiC基板10表面の浅い領域(TOA:20°)において、SiC(Si2p1/2)のピークと、Si(Si2p1/2)のピークとの間に、矢印Pで示す新たなピークが見られた。また、SiC(Si2p1/2)のピークが、Si(Si2p3/2)のピークを基準(100eV)にすると、TOA20°では、TOA80°と比較して、約0.21eV、低エネルギー側へシフトしているのが見られた。これらの結果から、SiキャップアニールしたSiC基板10の表面において、エネルギーバンド構造が変化していることが予測される。
図9は、図8(a)に示した測定結果から予測される、Au/n−SiC構造のエネルギーバンド構造を示したものである。なお、ここでは、電極材料をAu(金)とした。また、界面層10Aは、SiC基板10と同じ組成からなり、界面層10Aの空乏層は、1nm以下になると仮定した。
図9に示すように、Au(12)と界面層(10A)との間の障壁は、1nm程度と非常に薄く、Au/n−SiC構造の電極において得られるオーミック特性は、トンネル伝導によるものと考えられる。
また、エネルギーバンド構造の変化を調べるために、Siキャップアニールにより形成したAl/n−SiC構造の界面近傍における元素成分を、二次イオン質量分析法(SIMS)を用いて測定した。図10は、その結果を示したグラフで、曲線(1)が、C(炭素)の深さ方向の濃度分布、曲線(2)が、Si(珪素)の深さ方向の濃度分布、曲線(3)が、Al(アルミニウム)の深さ方向の濃度分布を示す。
図10に示すように、SiC基板10の表面近傍において、Siの濃度の方が、Cの濃度よりも早く減少していることが分かる。このことは、SiC基板10の表面に形成された界面層10Aが、SiC基板10よりもSiの組成比が減少したSiC層からなることを示している。
SiキャップアニールしたSiC基板10表面のエネルギーバンド構造が、図9に示したような構造に変化したのは、以下のような理由によるものと考えられる。
すなわち、Si層11が形成されたSiC基板10を熱処理する工程において、SiC基板10表面のSiがSi層11中に拡散し、その結果、SiC基板10表面に格子欠陥が多数発生し、これにより、SiC基板10の表面に、高濃度にキャリアが存在する界面層10Aが形成されたものと考えられる。
以上、種々の検討を行って得た知見により、プロセスBで作成したAl/n−SiC構造の電極においてオーミック特性が得られたのは、以下のような理由によるものと考えられる。
すなわち、SiC基板10上にSi層11を堆積した後、熱処理(Siキャップアニール)をすることによって、SiC基板10表面に、SiC基板10と組成比の異なる、非常に薄いSiC界面層10Aが形成される。その結果、Si層11を除去したSiC基板10上にAl(金属電極)12を形成してAl/n−SiC構造の電極を形成したとき、電子がSiC界面層10Aをトンネル伝導することにより、オーミック特性が得られたものと考えられる。
図11(a)〜(d)は、本発明の一実施形態におけるSiC半導体素子のオーミック電極の形成方法を示した工程図である。
まず、図11(a)に示すように、SiC基板10の上に、Si層11を形成する。SiC基板10は、少なくともオーミック電極を形成する領域表面に、n型不純物が導入された領域を形成しておくことが好ましい。また、Si層11は、例えば、RFスパッタ法により形成することができ、Si層11の厚みは、10〜100nmの範囲であることが好ましい。また、Si層11には、n型不純物をドープしておいてもよい。
次に、図11(b)に示すように、Si層11が形成されたSiC基板10を熱処理する。熱処理は、不活性雰囲気中で、1000〜1400℃の範囲の温度で行うことが好ましい。このとき、SiC基板10とSi層11との界面に、SiC基板10とSiとCの組成比が異なるSiC界面層10Aが形成される。ここで、SiC界面層10Aの厚みは、好ましくは、10nm以下である。
次に、図11(c)に示すように、SiC基板10上に形成されたSi層11を除去する。ここで、Si層11が除去された後、SiC基板10の表面には、SiC界面層10Aが残存している。なお、Si層11の除去は、例えば、TMAH溶液等を用いて行うことができる。
次に、Si層11が除去されたSiC基板10上に金属電極12を形成する。なお、金属電極12は、オーミック電極形成領域にパターニングされている。
本実施形態におけるオーミック電極の形成方法によれば、シリサイド化によらないオーミック電極を形成することができる。そのため、金属電極を堆積した後の高温熱処理(シリサイド化)が不要なため、従来のシリサイド化によるオーミック電極において生じていた種々の問題を解決することができる。
また、本実施形態におけるオーミック電極の形成方法によれば、Si層11が形成されたSiC基板10を高温熱処理(Siキャップアニール)した後、Si層が除去されたSiC基板10上に金属電極12を形成するため、SiC基板10と金属電極12との間にSi層11が挿入されていないので、コンタクト抵抗を低減することができる。また、Si層11が形成されたSiC基板10を高温熱処理すると、Si層11表面に島状の突起11Aが形成されるが、Si層が除去されたSiC基板10上に金属電極12を形成するため、コンタクト抵抗のバラツキを抑制することができる。
また、本実施形態における方法で形成したオーミック電極は、金属電極12/界面層10A間のトンネル伝導によりオーミック特性を得ていることから、仕事関数の大きな金属電極を用いても、オーミック特性を得ることができる。なお、コンタクト抵抗は、金属電極の仕事関数に依らず、界面層10A/SiC基板10間のエネルギーバンド構造で律速される。
図12は、金属電極の種類を変えて、コンタクト電極を形成したときの、電流−電圧特性を測定した結果を示したグラフである。曲線(1)〜(4)は、それぞれ、Al、Au、Ag、Niを金属電極に用いたときの電流−電圧特性を示す。図12に示すように、全ての金属電極において、オーミック特性が得られていることが分かる。
本発明のオーミック電極の形成方法は、SiC半導体素子の製造方法におけるオーミック電極の形成工程に適用することができる。
図13(a)〜(f)は、本発明のオーミック電極の形成方法を用いたSiC半導体素子の製造方法の一例を示した工程図である。ここで例示するSiC半導体素子は、SiC−MOSFETである。
まず、図13(a)に示すように、n型SiC基板1上にn型エピタキシャル層2が形成されたSiC基板10の表面に、p型不純物領域13、及びn型不純物領域14を、例えば、イオン注入により形成する。そして、イオン注入をした後、SiC基板10を、1700〜2000℃の温度で熱処理を行い、不純物の活性化を行う。p型不純物は、例えばAl等を用いることができ、n型不純物は、例えばPなどを用いることができる。なお、n型不純物領域14は、ソース及びドレイン領域となるところである。
次に、図13(b)に示すように、少なくともソース及びドレイン領域を含むSiC基板10上に、Si層11を形成する。Si層11は、例えば、RFスパッタ法により形成することができ、Si層11の厚みは、10〜100nmの範囲であることが好ましい。また、Si層11には、n型不純物をドープしておいてもよい。
次に、図13(c)に示すように、Si層11が形成されたSiC基板10上に、絶縁膜15を形成する。絶縁膜15は、例えば、SiO膜等をCVD法を用いて形成することができる。そして、絶縁膜15を選択的にエッチングして、ゲート領域となるSiC基板10の表面を露出する。
次に、図13(d)に示すように、露出したSiC基板10の表面を、例えば、1200℃で熱酸化して、ゲート酸化膜16を形成する。このとき、Si層11も同時に熱処理されるため、SiC基板10のソース及びドレイン領域の表面に、SiC界面層(不図示)が形成される。なお、Si層11は、厚い絶縁膜15によって覆われているため、Si層11は熱酸化されず、SiC界面層は消失しない。なお、SiC基板10/ゲート酸化膜16界面の欠陥密度を減らすために、ゲート酸化膜16を形成した後、SiC基板10を、NO中でアニールするのが好ましい。
次に、図13(e)に示すように、ソース及びドレイン領域上のSi層11及び絶縁膜15を選択的にエッチングして、コンタクトホール17を形成する。
最後に、図13(f)に示すように、コンタクトホール17内、及びゲート酸化膜16上に、それぞれ、金属電極12A、12B、12Cを形成する。これにより、SiC−MOSFETが製造される。
本実施形態におけるSiC半導体素子の製造方法によれば、ソース及びドレイン領域に、Siキャップアニールにより形成された金属/n−SiC構造のオーミック電極が形成されるため、ソース及びドレイン電極は、オーミック特性を得ることができる。
なお、本実施形態では、NOアニールを行った後に、オーミック電極を形成するためのシリサイド化工程が不要なため、NOアニールの効果(SiC/ゲート酸化膜界面の欠陥密度の低減)が弱まることはない。
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。例えば、上記実施形態では、SiC界面層10Aが、SiC基板10よりもSiの組成比が減少したSiC層からなるとしたが、SiC基板10よりもSiの組成比が増加したSiC層からなっていてもよい。
また、上記実施形態では、Si層11にn型不純物をドープした例を説明したが、p型の不純物をドープしてもよい。
10 SiC基板
10A SiC界面層
11 Si層
11A 突起
12 Al膜(金属電極)

Claims (8)

  1. (a)SiC基板上に、Si層を形成する工程と、
    (b)前記Si層が形成された前記SiC基板を熱処理する工程と、
    (c)前記SiC基板上に形成された前記Si層を除去する工程と、
    (d)前記Si層が除去された前記SiC基板上に金属電極を形成する工程
    とを含む、SiC半導体素子のオーミック電極の形成方法。
  2. 前記工程(b)において、前記SiC基板と前記Si層との界面に、前記SiC基板とSiとCの組成比が異なるSiC界面層が形成され、
    前記工程(c)において、前記Si層が除去された後、前記SiC基板の表面に、前記SiC界面層が残存している、請求項1に記載のオーミック電極の形成方法。
  3. 前記工程(a)において、前記SiC基板上に形成される前記Si層の厚みは、10〜100nmの範囲にある、請求項1に記載のオーミック電極の形成方法。
  4. 前記工程(b)において、前記SiC基板と前記Si層との界面に形成される前記SiC界面層の厚みは、10nm以下である、請求項2に記載のオーミック電極の形成方法。
  5. 前記工程(b)において、前記SiC基板の熱処理は、1000〜1400℃の範囲の温度で行われる、請求項1に記載のオーミック電極の形成方法。
  6. 前記工程(a)において、前記Si層には、n型またはp型の不純物が含有されている、請求項1に記載のオーミック電極の形成方法。
  7. 前記工程(d)において、前記SiC基板上に形成する金属電極は、Al、Au、Ag、Ni、またはこれらの合金のいずれかの材料からなる、請求項1に記載のオーミック電極の形成方法。
  8. SiC基板の表面に、ソース及びドレイン領域を形成する工程と、
    少なくとも前記ソース、ドレイン領域を含む前記SiC基板上に、Si層を形成する工程と、
    前記Si層が形成された前記SiC基板上に、絶縁膜を形成する工程と、
    前記絶縁膜を選択的にエッチングして、ゲート領域となる前記SiC基板表面を露出する工程と、
    前記露出した前記SiC基板表面を熱処理して、ゲート酸化膜を形成する工程と、
    前記ソース及びドレイン領域上の前記Si層及び前記絶縁膜を選択的にエッチングして、コンタクトホールを形成する工程と、
    前記コンタクトホール内、及び前記ゲート酸化膜上に、それぞれ、金属電極を形成する工程と
    を含む、SiC半導体素子の製造方法。
JP2017091019A 2017-05-01 2017-05-01 オーミック電極の形成方法及びSiC半導体素子の製造方法 Pending JP2018190810A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017091019A JP2018190810A (ja) 2017-05-01 2017-05-01 オーミック電極の形成方法及びSiC半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017091019A JP2018190810A (ja) 2017-05-01 2017-05-01 オーミック電極の形成方法及びSiC半導体素子の製造方法

Publications (1)

Publication Number Publication Date
JP2018190810A true JP2018190810A (ja) 2018-11-29

Family

ID=64478936

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017091019A Pending JP2018190810A (ja) 2017-05-01 2017-05-01 オーミック電極の形成方法及びSiC半導体素子の製造方法

Country Status (1)

Country Link
JP (1) JP2018190810A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210152877A (ko) * 2020-06-09 2021-12-16 광운대학교 산학협력단 반도체 기판 및 그 처리 방법과, 반도체 기판의 점결함 평가 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210152877A (ko) * 2020-06-09 2021-12-16 광운대학교 산학협력단 반도체 기판 및 그 처리 방법과, 반도체 기판의 점결함 평가 방법
KR102348438B1 (ko) * 2020-06-09 2022-01-10 광운대학교 산학협력단 반도체 기판 및 그 처리 방법과, 반도체 기판의 점결함 평가 방법

Similar Documents

Publication Publication Date Title
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP5577478B1 (ja) 半導体装置
JP4965576B2 (ja) 半導体装置及びその製造方法
JP5668414B2 (ja) 半導体装置の製造方法
WO2008018342A1 (fr) Dispositif semi-conducteur au carbure de silicium et son procédé de fabrication
JP2006216918A (ja) 半導体素子の製造方法
TW200926303A (en) Semiconductor device manufacturing method and semiconductor device
EP2079101A1 (en) OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, METHOD FOR MANUFACTURE OF OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURE OF SEMICONDUCTOR DEVICE
JP5408248B2 (ja) 炭化珪素半導体装置およびその製造方法
JP7047250B2 (ja) 炭化珪素半導体素子の製造方法
US9923062B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
JP2018190810A (ja) オーミック電極の形成方法及びSiC半導体素子の製造方法
JP6648574B2 (ja) 炭化珪素半導体装置の製造方法
JP2005236160A (ja) 半導体装置およびその製造方法
JP5949305B2 (ja) 炭化珪素半導体装置の製造方法
FR3005202A1 (fr) Procede de formation d'une zone implantee pour un transistor a heterojonction de type normalement bloque
JP6441412B2 (ja) 半導体装置
JP6040904B2 (ja) 半導体装置およびその製造方法
JP2017168673A (ja) 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
US9978598B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6582537B2 (ja) 半導体装置および半導体装置の製造方法
JP5311792B2 (ja) 半導体装置の製造方法
US11615959B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
US10049879B2 (en) Self aligned silicon carbide contact formation using protective layer
JP2017168679A (ja) 炭化珪素半導体素子および炭化珪素半導体素子の製造方法

Legal Events

Date Code Title Description
A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A80

Effective date: 20170517