KR100838454B1 - 실리콘 웨이퍼의 전처리 방법 및 이를 이용한 점결함 농도평가 방법 - Google Patents

실리콘 웨이퍼의 전처리 방법 및 이를 이용한 점결함 농도평가 방법 Download PDF

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Abstract

본 발명은 실리콘 웨이퍼의 전처리 방법 및 이를 이용한 점결함 농도 평가 방법을 개시한다. 본 발명에 따른 실리콘 웨이퍼 전처리 방법은, 실리콘 웨이퍼의 표면에 금속 박막을 증착하는 단계; 저온 열처리를 통해 금속 박막의 금속 원자를 실리콘 웨이퍼의 내부로 확산시켜 실리콘 웨이퍼 내부의 점결함을 금속으로 오염시키는 단계; 실리콘 웨이퍼의 표면에 존재하는 금속 박막을 제거하는 단계; 기상에칭법에 의해 실리콘 웨이퍼를 식각하여 점결함 농도 평가 지점까지 개구를 형성하는 단계; 및 개구 저면에 쇼트키(Schottky) 콘택을 형성하고 실리콘 웨이퍼의 배면에 오믹 콘택층을 형성하는 단계;를 포함한다.
본 발명에 따르면, 충분한 레벨의 금속 오염이 가능하고, 열처리시 웨이퍼의 점결함 농도가 변화되지 않고, 화학적 식각에 의해 개구를 형성하므로 쇼트키 콘택 형성 지점이 오염되는 것일 방지할 수 있으므로, DLTS(Deep Level Transient Spectroscopy) 측정 시 측정 결과의 신뢰성을 향상시킬 수 있다.
웨이퍼, 점결함, 평가, DLTS, 쇼트키 다이오드

Description

실리콘 웨이퍼의 전처리 방법 및 이를 이용한 점결함 농도 평가 방법{Method of pre-treating silicon wafer and Method of estimating point defect characteristics in silicon wafer using the same}
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니 된다.
도 1은 종래 기술에 따른 DLTS(Deep Level Transient Spectroscopy) 측정에 의한 실리콘 웨이퍼의 점결함 평가 방법에서 웨이퍼의 경사 가공면에 쇼트키(Schottky) 다이오드를 형성한 모습을 도시한 단면도이다.
도 2는 본 발명의 바람직한 실시 예에 따른 점결함 평가를 위한 실리콘 웨이퍼의 전처리 방법을 순차적으로 도시한 공정 흐름도이다.
도 3은 기상 에칭법을 이용하여 DLTS 측정에 의한 점결함 평가 지점에 복수의 개구를 형성한 모습을 도시한 단면도이다.
도 4는 DLTS 측정에 의한 점결함 평가 지점에 쇼트키 다이오드를 형성하였을 때의 모습을 도시한 단면도이다.
<도면의 주요 참조번호>
W: 웨이퍼 O1, O2: 개구
쇼트키 콘택: S 오믹 콘택층: C
본 발명은 실리콘 웨이퍼에 존재하는 점결함의 농도를 평가하는 방법에 관한 것으로서, 보다 상세하게는 실리콘 웨이퍼의 깊이 방향에 따라 점결함 농도를 평가하기 위한 실리콘 웨이퍼의 전처리 방법과 이를 이용하여 DLTS(Deep Level Transient Spectroscopy) 측정에 의해 실리콘 웨이퍼의 점결함 농도를 평가하는 방법에 관한 것이다.
반도체 소자의 제조에 사용되는 단결정 실리콘은 쵸크랄스키(Czochralski)법에 의해 주로 성장된다. 쵸크랄스키법은 고 순도의 다결정 실리콘을 액상으로 용융시킨 후 종자 결정을 실리콘 융액의 표면에 접촉시켰다가 서서히 회전시키면서 상부로 인상시켜 고액 계면(Melt-crystal interface)으로부터 소망하는 직경을 갖는 단결정 실리콘을 잉곳 형태로 성장시키는 방법이다.
단결정 실리콘 잉곳의 성장 중에는 잉곳의 성장 속도와 고액 계면에서의 온도 구배의 상대적 비율(V/G)에 따라, 단결정 내로 공공(vacancy) 점결함 또는 인터스티셜(interstitial) 점결함이 유입된다. 점결함이 유입된 결정 영역은 잉곳의 성장과정과 잉곳이 상온으로 냉각되기까지 여러 온도 대역의 열 이력 분포에 노출된 다. 이에 따라 실리콘 단결정 안에는 열 이력 분포의 함수로 점결함 농도가 분포하게 된다. 이러한 점결함 농도는 결정의 품질 특성에 영향을 미칠 뿐만 아니라 반도체 소자의 제조 수율에도 영향을 미친다. 따라서 실리콘 웨이퍼 제조 업계에서는 단결정 실리콘 잉곳으로부터 실리콘 웨이퍼를 제조한 후 실리콘 웨이퍼에 존재하는 점결함의 농도를 평가함으로써 웨이퍼의 품질을 일정하게 유지할 필요가 있다.
종래 기술에 따른 실리콘 웨이퍼의 점결함 농도 평가 방법은, 실리콘 웨이퍼에 존재하는 점결함을 금속(Pt 또는 Au) 원자로 강제적으로 오염시킨 후 DLTS 측정에 의해 금속 원자의 오염에 의한 실리콘 웨이퍼의 전기적 특성을 정량화한다. 그런 다음 DLTS 측정 결과로부터 금속 이온의 농도를 계산한 후 실리콘 웨이퍼의 점결함 농도를 평가한다. 참고로, 금속 이온의 농도는 점결함 농도에 대응된다고 근사할 수 있다. 이러한 점결함 농도 평가 기법은 H. Zimmermann씨와 R. Falster씨의 논문 "Investigation of the nucleation of oxygen precipitates in Czochralski silicon at an early stage(Appl. Phys. Lett., vol. 60, p.3250(1992))"에 잘 기술되어 있다.
상기 Zimmermann 씨의 논문에 따르면, 실리콘 웨이퍼 시편을 표준 백금 용액(Platinum standard solution)에 일정시간 침지시켜 웨이퍼의 표면에 백금을 부착시킨 후 690 ~ 750℃의 온도에서 1분 내지 1시간 동안 열처리를 진행하여 실리콘 웨이퍼 내로 백금을 확산시키는 전처리 작업을 수행한다. 그런데 이러한 전처리 작업은, 시편 표면 전체에 걸쳐 백금의 오염이 고르게 이루어지지 않을 수 있고, 백금 표준 용액에 시편을 침지시켜두는 동안 외부 환경 요인에 의해 웨이퍼 표면의 오염이 발생되거나 시편 자체가 오염된 경우 점결함 농도의 분포를 정확하게 평가할 수 없는 한계가 있다. 또한 시판되는 백금 표준 용액은 백금의 농도가 1000ppm 이하로 매우 낮기 때문에 측정이 가능할 정도로 백금 오염 농도를 충분히 확보하지 못할 가능성이 높다. 나아가 백금에 의해 표면이 오염된 웨이퍼를 백금의 확산을 위해 650도 이상의 고온에서 열처리를 수행하면, 열처리가 이루어지는 과정에서 시편의 점결함 농도가 변화하게 되므로 DLTS 측정 데이터의 신뢰성이 떨어지는 문제도 있다.
또한 DLTS 측정에 의해 실리콘 웨이퍼의 점결함 농도를 평가하기 위해서는 실리콘 웨이퍼 시편에 경사면을 가공한 후 다수의 지점에 쇼트키 다이오드(Schottky-diode: metal semiconductor diode)를 형성하고 각 다이오드를 통해 웨이퍼 벌크 방향으로 DLTS 측정을 시행하게 된다.
도 1은 종래 기술에 따라 쇼트키 다이오드가 형성된 실리콘 웨이퍼 시편(10)의 단면을 도시한다. 도면을 참조하면, 종래에는 기계적 연마법에 의해 실리콘 웨이퍼 시편(10)에 경사면(15)을 형성한 후 경사면(15) 상의 다수 지점에 Ti으로 쇼트키 콘택(20)을 형성하여 쇼트키 다이오드를 구성한다. 참고로 DLTS 측정시 탐침은 쇼트키 콘택(20)에 접속된다. 그리고 실리콘 웨이퍼 시편(10)의 배면에는 DLTS 측정 과정에서 접지 전극과의 오믹 콘택을 형성하기 위해 알루미늄 콘택층(30)을 형성한다.
그런데 쇼트키 다이오드를 경사면 상에 형성하면, DLTS 측정 데이터를 삼각함수를 이용하여 깊이 방향으로 환산해 주어야 하므로, 쇼트키 콘택(20)의 크기에 의해 환산값에 오차가 발생될 가능성이 있다. 쇼트키 콘택(20)의 사이즈로 인해 쇼트키 콘택(20)의 정중앙 지점을 탐침에 접촉시키지 못하면 정중앙 지점에서 벗어난 만큼 깊이 방향으로 환산값의 오차가 발생되기 때문이다. 그리고 경사면을 형성하는 과정에서 경사면 표면이 손상되거나 오염이 되는 경우 DLTS 측정 자체가 불가능해지는 문제도 발생하게 된다.
본 발명은 상술한 종래기술의 문제를 해결하기 위하여 창안된 것으로서, 실리콘 웨이퍼의 점결함을 금속으로 오염시키는 과정에서 금속 원소 이외의 오염을 원천적으로 차단하고, 단결정 실리콘 잉곳의 제조 시 도입된 점결함 농도가 왜곡되는 것을 방지하고, 실리콘 웨이퍼 내에 존재하는 점결함 농도의 정확한 평가가 가능하도록 충분한 정도의 금속 오염 레벨을 보장할 수 있는 실리콘 웨이퍼의 전처리 방법과 이를 이용한 실리콘 웨이퍼의 점결함 농도 평가 방법을 제공하는데 그 목적이 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 점결함 농도 평가를 위한 실리콘 웨이퍼 전처리 방법은, (a) 실리콘 웨이퍼의 표면에 금속 박막을 증착하는 단계; (b) 저온 열처리를 통해 금속 박막의 금속 원자를 실리콘 웨이퍼의 내부로 확산시켜 실리콘 웨이퍼 내부의 점결함을 금속으로 오염시키는 단계; (c) 실리콘 웨이퍼의 표면에 존재하는 금속 박막을 제거하는 단계; (d) 기상에칭법에 의해 실리콘 웨이퍼를 식각하여 점결함 농도 평가 지점까지 개구를 형성하는 단계; 및 (e) 개구 저면에 쇼트키 콘택을 형성하고 실리콘 웨이퍼의 배면에 오믹 콘택층을 형성하는 단계;를 포함한다.
바람직하게, 상기 저온 열처리는 480 ~ 600℃의 온도에서 5분 ~ 1시간 동안 수행된다.
바람직하게, 상기 저온 열처리는 복사열을 이용한 가열로(furnace)를 이용하여 수행된다.
바람직하게, 상기 쇼트키 콘택은 Ti을 금속 타겟으로 한 스퍼터링 방식에 의해 형성한다.
바람직하게, 상기 금속 박막은 백금 박막 또는 금 박막이다. 그리고 상기 금속 박막의 두께는 100 ~ 10000Å이고, 스퍼터링법 또는 증발법에 의해 형성한다.
본 발명에 있어서, 상기 (d) 단계는, (d1) 개구가 형성될 지점만을 선택적으로 노출시키는 식각 마스크를 실리콘 웨이퍼의 상부에 형성하는 단계; (d2) 상기 식각 마스크에 의해 노출된 지점을 기상 에천트에 노출시켜 점결함 농도가 평가될 지점까지 웨이퍼를 식각하여 개구를 형성하는 단계; 및 (d3) 상기 식각 마스크를 제거하는 단계;를 포함한다.
본 발명에 따르면, 상기 개구는 적어도 2개 이상의 점결함 평가 지점에 형성될 수 있다. 이러한 경우, 상기 (d1) 내지 (d3) 단계를 반복적으로 수행하여 각 개구를 형성한다. 그리고 상기 쇼트키 콘택은 각각의 개구 저면에 개별적으로 형성한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 실리콘 웨이퍼의 결함 평 가 방법은, 상술한 전처리 방법을 이용한 실리콘 웨이퍼의 점결함 농도 평가 방법으로서, 오믹 콘택층을 DLTS 장비의 접지 전극에 접속하는 단계; 및 상기 쇼트키 콘택에 탐침을 접속하여 DLTS 측정을 시행하는 단계;를 더 포함한다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2는 본 발명의 바람직한 실시예에 따른 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 과정을 순차적으로 도시한 순서도이다.
도면을 참조하면, 먼저 점결함 농도를 평가하고자 하는 단결정 실리콘 웨이퍼를 준비한다(S10 단계). 그런 다음 실리콘 웨이퍼를 세정하여 웨이퍼 표면에 존재할 수 있는 오염 물질(예컨대, 미세 파티클)과 후속 공정에서 금속 박막 증착을 방해할 수 있는 원인(예컨대, 자연 산화막)을 제거한다(S20 단계). 바람직하게, S20 단계에서는 SC-1 세정과 희석 불산(HF) 세정을 순차적으로 시행하여 실리콘 웨이퍼의 표면을 세정한다. 그러고 나서 스퍼터링(Sputtering)법 또는 증 발(Evaporation)법을 이용하여 실리콘 웨이퍼의 상부 표면에 금속 박막을 100 ~10000Å의 두께로 증착시킨다(S30 단계). 이때 증착되는 금속 박막의 두께 균일도는 목표치 대비 ㅁ 5% 이내에서 제어되는 것이 바람직하다. 한편 실리콘 웨이퍼의 표면에 증착되는 금속 박막은 평가하고자 하는 점결함의 종류에 따라 달라진다. 평가 대상이 공공 점결함이면 백금(Pt) 박막을 증착하고, 평가 대상이 인터스티셜 점결함이면 순금(Au) 박막을 증착한다.
금속 박막의 증착이 완료되면, 열처리를 시행하여 금속 박막에 존재하는 금속 원소를 실리콘 웨이퍼 표면에서부터 깊이 방향으로 일정하게 확산시킨다(S40 단계). 열처리가 수행되는 과정에서, 실리콘 웨이퍼 내에 존재하는 점결함의 농도 분포가 변화되면 안 된다. 이러한 점을 감안하여, S40 단계에서 수행되는 열처리는 저온 열처리인 것이 바람직하다. 바람직하게, 저온 열처리 온도는 480도 내지 600℃의 범위 내에서 설정하고, 저온 열처리 시간은 5분 내지 1시간의 범위 내에서 설정한다. 여기서, 저온 열처리 온도와 시간 범위는 금속의 충분한 확산은 보장하면서도 실리콘 웨이퍼 내에 존재하는 점결함 농도의 변화를 초래해서는 안 된다는 취지에서 선택된 것임은 자명하다. 한편, 열처리 방식으로는 급속 열처리(Rapid Thermal Process) 또는 레이저를 이용한 부분 급속 가열법과 같이 점결함 농도 분포에 영향을 미칠 수 있는 방식을 이용하기보다는, 복사열에 의해 열처리를 수행할 수 있는 가열로(Furnace)를 이용한 전통적인 열처리 방식을 채용하는 것이 바람직하다.
S40 단계에서 열처리가 완료되면, 실리콘 웨이퍼를 세정하여 실리콘 웨이퍼 의 표면에 잔존하는 금속 박막과 열처리 과정에서 실리콘 웨이퍼의 표면에 흡착된 각종 불순물을 제거한다(S50 단계). S50 단계에서 사용되는 세정액은 금속 박막의 종류에 따라 달라질 수 있는데, 본 발명의 실시예에서는 귀금속 계열의 금속 박막을 효과적으로 제거할 수 있는 왕수(질산과 염산의 혼합 용액)를 사용한다. 하지만 본 발명이 이에 한정되는 것은 아니다.
이어서, 기상에칭(Vaporized Phase Etching)법에 의해 DLTS 측정에 의해 점결함 농도를 평가하고자 하는 깊이까지 실리콘 웨이퍼의 표면을 부분적으로 에칭한다(S60 단계). 도 3은 S60 단계의 에칭 과정을 통하여 형성된 개구(O)의 형상을 보여주는 단면도이다. 도면을 참조하면, 제1깊이를 갖는 제1개구(O1)와 제2깊이를 갖는 제2개구(O2)가 예시되어 있다. 바람직하게, 개구(O)는 DLTS 측정에 의해 점결함 농도를 평가하고자 하는 깊이 지점의 수에 상응하는 수만큼 형성한다. 기상에칭 공정은, 깊이가 서로 다른 복수의 개구를 형성하기 위해 개구의 수에 상응하는 회수로 시행될 수 있다. 이러한 경우, 각 개구를 형성하기 위한 단위 기상에칭 공정은, 실리콘 웨이퍼(W)의 상부 표면에 개구 형성 지점만을 노출시키는 식각 마스크를 형성하는 단계, 식각 마스크가 형성된 웨이퍼(W)를 에칭 챔버에 인입시킨 후 기상 에천트(echant)를 공급하여 식각 마스크에 의해 노출된 웨이퍼(W)의 표면을 원하는 깊이만큼 식각하는 단계 및 웨이퍼(W)의 표면에 존재하는 식각 마스크를 제거하는 단계를 포함한다. 한편 서로 다른 깊이를 가지는 개구는 도 3에 도시된 바와 같이 상호 인접하도록 연속적으로 형성할 수도 있지만, 소정의 거리를 두고 개별적으로 형성할 수도 있다. 기상에칭법에 의하여 개구를 형성할 때 개구의 깊이에 대한 정확도는 대략적으로 0.1um 이내로 조절하는 것이 바람직하다. 상기와 같이 기상에칭 법으로 개구를 형성하면 기계적 가공에 의한 표면 손상이나 웨이퍼 표면에 추가적인 오염이 발생되지 않는 장점이 있다.
개구 형성을 위한 에칭 과정이 완료되면, 스퍼터링법에 의해 쇼트키 콘택을 각 개구의 저면에 형성하여 DLTS 측정을 위한 쇼트키 다이오드를 형성한다(S70 단계). 바람직하게, 쇼트키 콘택은 Ti을 금속 타겟으로 한 스퍼터링법에 의해 형성한다. 하지만, 본 발명이 이에 한하는 것은 아니다. 도 4는 쇼트키 콘택(S)이 형성된 개구의 모습을 보인 단면도이다. 스퍼터링법에 의해 쇼트키 콘택(S)을 형성하면 개구의 측벽에는 금속이 증착되지 않으므로 복수의 개구 저면에 쇼트키 콘택(S)을 동시에 형성할 수 있는 이점에 있다. 쇼트키 콘택(S)의 형성이 완료되면, 실리콘 웨이퍼(W)의 배면에 오믹 콘택층(C)을 형성한다(S80 단계). 오믹 콘택층(C)은 알루미늄층으로 형성할 수도 있고, Ga 융액을 러빙(rubbing)하여 형성할 수도 있다.
오믹 콘택층의 형성이 완료되면, 오믹 콘택층을 DLTS 측정 장비의 접지 전극에 접속시킨 후 탐침을 각각의 쇼트키 콘택에 접속시켜 DLTS 측정을 실시한다(S90 단계). 한편 DLTS 측정은 매우 민감한 측정이므로, 하나의 쇼트키 콘택에서 측정을 반복하여 다수의 측정 데이터를 얻은 후 평균치 계산을 통해 점결함 농도를 평가하는 것이 바람직하다. 아울러 다수의 개구 저면에 형성된 쇼트키 콘택을 이용하여 DLTS 측정을 시행하면, 실리콘 웨이퍼의 깊이 방향에서 점결함의 농도 분포를 평가할 수 있다.
보다 구체적으로, 저온 열처리 과정에서 실리콘 웨이퍼 표면에 증착된 금속 박막으로부터 금속이 실리콘 웨이퍼의 내부로 확산되면 실리콘 웨이퍼에 존재하는 점결함이 금속에 의해 치환된다. 공공 점결함의 경우 백금 원자에 의해 치환되고, 인터스티셜 점결함의 경우 금 원자에 의해 치환된다. 따라서 DLTS 측정을 통해 실리콘 웨이퍼의 전기적 특성(캐패시턴스의 변화량 δC)을 정량화하면 실리콘 웨이퍼 내부로 확산된 금속의 농도를 계산할 수 있고, 금속의 농도는 점결함의 농도에 대응되므로 측정된 금속 농도의 오차 범위를 감안하여 농도 환산을 실시하면 점결함 농도를 정량적으로 평가할 수 있다.
DLTS 측정을 통해 실리콘 웨이퍼의 점결함 농도를 측정하는 이론적인 배경은 Zimmermann 씨의 논문 "Investigation Of The Nucleation Of Oxygen Precipitates In Czochralski Silicon At An Early Stage," (Appl. Phys. Lett., vol. 60, p. 3250 (1992)) 등에 소개되어 있다. 그리고 DLTS 측정의 이론적 배경은 Journal of Applied Phys. Vol.45 3014~3023 (1974)에 D.V. Lang 등이 소개한 논문에 잘 소개되어 있다. 아울러 DLTS 측정을 위한 장비는 이미 오래 전에 상용화되었다. 따라서 DLTS 측정의 이론적 배경, 점결함 농도 측정 원리, 금속 농도의 점결함 환산 과정 등에 대해서는 그 상세한 설명을 생략하기로 한다.
한편 상술한 실시예는 실리콘 웨이퍼에 국한되어 설명되었지만, 본 발명은 웨이퍼를 구성하는 물질에 의해 한정되지 않음은 자명하다. 따라서 반도체 웨이퍼에 존재하는 점결함을 금속 원자로 오염시켜 웨이퍼의 점결함 농도를 평가하는 분야에 널리 적용될 수 있음은 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자 에게 자명하다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구 범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면, 금속 박막을 두껍게 증착한 후 금속 원자를 실리콘 웨이퍼로 확산시키므로 점결함의 충분한 오염 레벨을 보장할 수 있고, 스퍼터링법에 의해 금속 박막을 증착하면 외부와 격리된 챔버 공간에서 금속 박막을 증착하게 되므로 실리콘 웨이퍼가 외부 오염에 노출될 가능성이 적어 금속 이외의 물질에 의해 웨이퍼가 오염되는 것을 방지할 수 있고, 저온 열처리를 통해 금속 이온을 확산시키므로 열처리 과정에서 웨이퍼의 점결함 농도가 변화되는 것을 방지할 수 있고, 쇼트키 콘택을 형성하는 지점은 기계적 연마 공정이 아닌 화학적 식각 방법에 의해 형성되므로 기계적 손상이나 오염이 존재할 가능성이 낮다. 따라서 DLTS 측정 결과의 신뢰성을 향상시킬 수 있으므로, 보다 정확하게 실리콘 웨이퍼의 점결함 농도를 평가할 수 있다.

Claims (11)

  1. (a) 실리콘 웨이퍼의 표면에 금속 박막을 증착하는 단계;
    (b) 저온 열처리를 통해 금속 박막의 금속 원자를 실리콘 웨이퍼의 내부로 확산시켜 실리콘 웨이퍼 내부의 점결함을 금속으로 오염시키는 단계;
    (c) 실리콘 웨이퍼의 표면에 존재하는 금속 박막을 제거하는 단계;
    (d) 기상에칭법에 의해 실리콘 웨이퍼를 식각하여 점결함 농도 평가 지점까지 개구를 형성하는 단계; 및
    (e) 개구 저면에 쇼트키 콘택을 형성하고 실리콘 웨이퍼의 배면에 오믹 콘택층을 형성하는 단계;를 포함하는 것을 특징으로 하는 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 방법.
  2. 제1항에 있어서,
    상기 저온 열처리는 480 ~ 600℃의 온도에서 5분 ~ 1시간 동안 수행되는 것을 특징으로 하는 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 방법.
  3. 제2항에 있어서,
    상기 저온 열처리는 복사열을 이용한 가열로(furnace)를 이용하여 수행되는 것을 특징으로 하는 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 방법.
  4. 제1항에 있어서,
    상기 쇼트키 콘택은 Ti을 금속 타겟으로 한 스퍼터링 방식에 의해 형성하는 것을 특징으로 하는 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 방법.
  5. 제1항에 있어서, 상기 (d) 단계는,
    (d1) 개구가 형성될 지점만을 선택적으로 노출시키는 식각 마스크를 실리콘 웨이퍼의 상부에 형성하는 단계;
    (d2) 상기 식각 마스크에 의해 노출된 지점을 기상 에천트에 노출시켜 점결함 농도가 평가될 지점까지 웨이퍼를 식각하여 개구를 형성하는 단계; 및
    (d3) 상기 식각 마스크를 제거하는 단계;를 포함하는 것을 특징으로 하는 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 방법.
  6. 제5항에 있어서,
    상기 개구는 적어도 2개 이상의 점결함 평가 지점에 형성되고,
    상기 (d1) 내지 (d3) 단계를 반복적으로 수행하여 각 개구를 형성하는 것을 특징으로 하는 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 방법.
  7. 제6항에 있어서,
    상기 쇼트키 콘택은 각각의 개구 저면에 개별적으로 형성되는 것을 특징으로 하는 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 방법.
  8. 제1항에 있어서,
    상기 금속 박막은 백금 박막 또는 금 박막인 것을 특징으로 하는 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 방법.
  9. 제1항에 있어서,
    상기 금속 박막은 100 ~ 10000Å의 두께로 형성하는 것을 특징으로 하는 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 방법.
  10. 제1항에 있어서,
    상기 금속 박막은 스퍼터링법 또는 증발법에 의해 형성하는 것을 특징으로 하는 점결함 농도 평가를 위한 실리콘 웨이퍼의 전처리 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 따른 방법을 이용한 실리콘 웨이퍼의 점결함 농도 평가 방법에 있어서,
    오믹 콘택층을 DLTS 장비의 접지 전극에 접속하는 단계; 및
    상기 쇼트키 콘택에 탐침을 접속하여 DLTS 측정을 시행하는 단계;를 더 포함하는 것을 특징으로 하는 실리콘 웨이퍼의 점결함 농도 평가 방법.
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