JP2019510376A - 高速スイッチング機能を有する超接合パワー半導体デバイス - Google Patents

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Abstract

超接合（ＳＪ）デバイスは、１つまたは複数のチャージバランス（ＣＢ）層を含む。各ＣＢ層は、第１の導電型を有するエピタキシャル（エピ）層と、第２の導電型を有する複数のチャージバランス（ＣＢ）領域とを含む。さらに、ＳＪデバイスは、ＳＪデバイスのデバイス層の上面に配置された領域から１つまたは複数のＣＢ領域に延伸する、第２の導電型の接続領域を含む。接続領域は、キャリアが領域から１つまたは複数のＣＢ領域に直接流れることを可能にし、これによってＳＪデバイスのスイッチング損失を低減する。【選択図】図３

Description

本明細書で開示される主題は、半導体パワーデバイスに関し、より具体的には、超接合（ＳＪ）半導体パワーデバイスに関する。
半導体パワーデバイスに関して、超接合（チャージバランスとも呼ばれる）設計は、いくつかの利点を提供する。例えば、超接合デバイスは、従来のユニポーラデバイス設計と比較して、抵抗が低減し、単位面積あたりの導通損失が低減する。しかしながら、フローティング領域を利用する超接合デバイスのスイッチング速度は、半導体材料内のキャリアの再結合生成速度に依存する。ワイドバンドギャップ材料のようないくつかの半導体材料では、再結合生成速度は比較的低いものであり得、望ましくないスイッチング速度をもたらす可能性がある。このような超接合デバイスの再結合生成速度およびスイッチング速度を増加させるために、点欠陥を半導体材料に導入することができる。しかし、点欠陥は、デバイスの漏れ電流を増加させる可能性がある。したがって、漏れ電流を実質的に増加させることなく、高いスイッチング速度を有するフローティング領域を有する超接合デバイス設計を開発することが望ましい場合がある。
米国特許出願公開第２０１４／２６４４７７号明細書
一実施形態では、超接合（ＳＪ）デバイスは、第１の導電型を有するデバイス層を含む。デバイス層は、デバイス層の上面内に配置された第２の導電型を有する上部領域を含む。さらに、ＳＪデバイスは、デバイス層に隣接して配置された第１の導電型を有する第１のチャージバランス（ＣＢ）層を含む。第１のＣＢは、第２の導電型を有する第１の複数のチャージバランス（ＣＢ）領域を含む。さらに、ＳＪデバイスは、デバイス層および第１のＣＢ層内に配置された第２の導電型を有する第１の接続領域を含む。第１の接続領域は、デバイス層の上部領域から、第１のＣＢ層の第１の複数のＣＢ領域の少なくとも第１のＣＢ領域まで延伸する。
一実施形態では、超接合（ＳＪ）デバイスは、少なくとも１つのチャージバランス（ＣＢ）層を形成するために、第２の導電型を有する複数のチャージバランス（ＣＢ）領域を含む第１の導電型を有する少なくとも１つのエピタキシャル（エピ）層を含む。複数のＣＢ領域の各々の厚さは、少なくとも１つのＣＢ層の厚さよりも小さい。さらに、ＳＪデバイスは、デバイス層を形成するために少なくとも１つのＣＢ層に隣接して配置された第１の導電型を有する上部エピタキシャル層を含む。デバイス層は、第２の導電型を有する上部領域を含む。さらに、ＳＪデバイスは、第２の導電型を有する接続領域を含む。接続領域は、デバイス層の上部領域から、少なくとも１つのＣＢ層の複数のＣＢ領域のうちの少なくとも１つまで延伸する。
一実施形態では、超接合（ＳＪ）デバイスを製造する方法は、半導体基板層の上に第１の導電型を有する第１の半導体層を形成するステップを含む。第１の半導体層は、ワイドバンドギャップ材料から形成される。さらに、この方法は、第２の導電型を有する第１の複数のチャージバランス（ＣＢ）領域を第１の半導体層に注入するステップを含む。さらに、この方法は、第１の半導体層の上に第１の導電型を有する第２の半導体層を形成するステップを含む。この方法はまた、第２の導電型を有する接続領域を第２の半導体層に注入するステップを含む。接続領域は、第２の半導体層を通じて第１の複数のＣＢ領域の少なくとも第１のＣＢ領域まで延伸する。さらに、この方法は、第２の導電型を有する上部領域を接続領域に隣接する第２の半導体層に注入するステップを含む。接続領域は、上部領域から第１の複数のＣＢ領域の第１のＣＢ領域まで延伸する。
本発明のこれらおよび他の特徴、態様、ならびに利点は、図面を通して同様の文字が同様の部品を表している添付の図面を参照して以下の詳細な説明が読まれるときに、よりよく理解されることになるであろう。
一実施形態による、複数のチャージバランス（ＣＢ）領域を各々有する複数のチャージバランス（ＣＢ）層を含む超接合（ＳＪ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスの斜視図である。 一実施形態による、図１のＳＪ ＭＯＳＦＥＴデバイスのドリフト領域の断面図である。 一実施形態による、ＣＢ層のＣＢ領域をＳＪデバイスのウェル領域に接合させる接続領域を含むＳＪ ＭＯＳＦＥＴデバイスの斜視図である。 一実施形態による、ＣＢ層のＣＢ領域をＳＪデバイスのウェル領域に接合させる接続領域を含むＳＪ ＭＯＳＦＥＴデバイスの斜視図である。 一実施形態による、ＣＢ領域および接続領域を含むＣＢ層の上面図である。 一実施形態による、等電位線が逆バイアス条件下に存在する電界を示す、ＣＢ層のＣＢ領域をＳＪデバイスの上部領域に接合させる接続領域を含むＳＪデバイスのドリフト領域の断面図である。 一実施形態による、ＣＢ層のＣＢ領域をＳＪデバイスの上部領域に接合させるセグメント化接続領域を含むＳＪデバイスの斜視図である。 一実施形態による、ＣＢ層のＣＢ領域をＳＪデバイスの上部領域に接合させるセグメント化接続領域を含むＳＪデバイスの斜視図である。
１つまたは複数の特定の実施形態について、以下で説明する。これらの実施形態の簡潔な説明を提供するために、実際の実装のすべての特徴が本明細書で説明されているわけではない。エンジニアリングまたは設計プロジェクトのような実際の実施の開発においては、開発者の特定の目的を達成するために、例えばシステム関連および事業関連の制約条件への対応など実施に特有の決定を数多くしなければならないし、また、これらの制約条件は実施ごとに異なる可能性があることを理解されたい。さらに、このような開発作業は複雑で時間がかかるかもしれないが、にもかかわらず、この開示の利益を得る当業者にとっては、設計、製作、および製造の日常的な仕事であることを理解されたい。
特に明記しない限り、本明細書で使用される技術用語および科学用語は、本開示が属する当業者により一般的に理解されるものと同じ意味を有する。本明細書で使用される「第１の」、「第２の」等の用語は、いかなる順序、量、または重要性も意味するものではなく、むしろ１つの要素と別の要素とを区別するために用いられる。また、本開示の様々な実施形態の要素を紹介するとき、冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、その要素が１つまたは複数あることを意味するように意図されている。「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、および「有する（ｈａｖｉｎｇ）」という用語は、包括的なものであって、列挙された要素以外の付加的な要素があり得ることを意味するものである。さらに、本開示の「一実施形態」または「実施形態」への言及は、列挙された特徴が組み込まれた、さらなる実施形態の存在を除外すると解釈されることを意図してはいないことを理解されたい。範囲が開示されている場合には、同じ構成要素または特性に関するすべての範囲の端点は、包括的なものであって、独立して組み合わせることができる。量に関連して使用される修飾語「約」は、記載された値を含み、文脈によって指示される意味を有する（例えば、特定の量の測定に関連するプロセス変動または誤差の程度を含む）。修飾語「実質的に」は、記述的用語と組み合わせて使用される場合、記述的用語が主として、主に、または優位に適用される（例えば、時間の９０％超、９５％超、または９９％超に適用される）ことを伝えることを意図しており、当業者によって理解されるプロセス変動および技術的制限から生じる可能性のある限定された例外を説明するために使用されてもよい。
本明細書で使用される場合、用語「層」は、連続的または不連続的な形で下にある表面の少なくとも一部に配置された材料を指す。さらに、用語「層」は、配置された材料の均一な厚さを必ずしも意味するものではなく、配置された材料は均一または可変の厚さを有してもよい。さらに、本明細書で使用される用語「層」は、文脈上他に明確に指示されない限り、単一の層または複数の層を指す。さらに、本明細書で使用される場合、用語「配置された」は、特に明記しない限り、互いに直接接触して配置された、または間に介在層を有することによって間接的に配置された層を指す。本明細書で使用される用語「隣接する」は、２つの層が連続して配置され、互いに直接接触していることを意味する。
本開示では、層／領域が別の層または基板の「上に」あると記載されているとき、層／領域は、互いに直接接触するか、または層と領域との間に１つ（または複数）の層または特徴を有することができることを理解されたい。さらに、用語「上に」は、層／領域の互いに対する相対的な位置を表し、上または下の相対的な位置はデバイスの観察者への配向に依存するため、「上部にある」とことを必ずしも意味してはいない。さらに、「上部」、「下部」、「上方」、「下方」、「上側」、およびこれらの用語の変形の使用は、便宜上なされ、特に明記しない限り、構成要素の特定の配向を必要としない。これを念頭において、本明細書で使用される場合、用語「下側」、「中間」、または「下部」は、基板層に相対的により近い特徴（例えば、エピタキシャル層）を指し、用語「上部」または「上側」は、基板層から相対的に最も遠い特定の特徴（例えば、エピタキシャル層）を指す。
本実施形態は、半導体超接合（ＳＪ）デバイスとも呼ばれる垂直半導体チャージバランス（ＣＢ）デバイスを製造する設計および方法を対象とする。開示されている設計および方法は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、ダイオード、ならびに中電圧（例えば、２ｋＶ〜１０ｋＶ）および高電圧（例えば、１０ｋＶ以上または１０ｋＶ〜２０ｋＶ）の電力変換に関連する用途に有用であり得る他のＳＪデバイスのような、ＳＪデバイスの製造に有用である。さらに、開示されている設計および方法は、炭化ケイ素（ＳｉＣ）ＳＪデバイス、窒化ガリウムＳＪデバイス、ダイヤモンドＳＪデバイス、窒化アルミニウムＳＪデバイス、窒化ホウ素ＳＪデバイス、および、１つまたは複数のワイドバンドギャップ半導体材料を使用して製造される他のＳＪデバイスなどのワイドバンドギャップＳＪデバイスの製造に有用である。
以下に説明するように、開示されているＳＪデバイスは、繰り返されるエピタキシャル成長およびドーパント注入ステップを使用して実施される多層ドリフト領域を含む。本明細書で使用される場合、用語「多層」および、特定の数の層（例えば、「二層」、「三層」、「四層」）は、ＳＪデバイスのエピタキシャル（エピ）層の数に言及するものである。開示されているＳＪ多層ドリフト領域設計は、第１の導電型を有するチャージバランス（ＣＢ）層（例えば、ｎ型ＣＢ層）を含む。さらに、これらのＣＢ層の各々は、ＳＪデバイスの活性領域内の電界を再成形するＣＢ層の残りの部分とは反対の導電型を有する、離散的な埋め込まれた注入ドーピング領域である、複数のチャージバランス（ＣＢ）領域を含む。これらのＣＢ領域は、ＳＪデバイスの下側エピ層内（例えば、上側／デバイスエピ層と基板層との間に配置されたＣＢ層内）に配置され、デバイス端子と接触していないという点において、本明細書においては「埋め込み」として記載されている。開示されているＳＪデバイスの実施形態では、後述するように、これらのＣＢ層設計は、比較的簡単な製造プロセスを維持しながら、低減された導通損失、および高い阻止電圧を可能にする。
さらに、以下に説明するように、開示されているＳＪデバイスは、ＣＢ領域と同じ導電型の接続領域を含み、接続領域は、一般に、ＣＢ層のＣＢ領域と、ＳＪデバイスの上面（例えば、基板層から最も遠い）の上または近くに配置されるＣＢ領域と同じ導電型の高濃度ドープ領域（例えば、上部領域、第２の導電型の領域、ウェル領域、ボディコンタクト領域、接合障壁領域、ボディ領域または終端領域）との間の接続（例えば、垂直接続、水平接続、またはそれらの組み合わせ）を提供する。そのため、ＳＪデバイスがオフ状態からオン状態に遷移するとき、キャリアは、高濃度ドープ領域から接続領域を介してＣＢ領域に直接流れることができる。逆に、オン状態からオフ状態への遷移の間、キャリアは、ＣＢ領域から接続領域を介して高濃度ドープ領域に直接流れることができる。その結果、開示されているＳＪデバイスのスイッチング性能は、キャリアの再結合生成速度とは無関係であり、それにより、漏れ電流を実質的に増加させることなく、同じ電流／電圧定格を有するフローティングＣＢ領域を有するＳＪデバイスと比較して、スイッチング速度を増大させ、スイッチング損失および動的オン抵抗損失を低減することが可能になる。以下の説明はＭＯＳＦＥＴに関連するが、開示されている設計および方法は、接合電界効果トランジスタ（ＪＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、ダイオード（例えば、接合障壁ショットキー（ＪＢＳ）ダイオード、マージドＰｉＮショットキー（ＭＰＳ）ダイオードなど）、ならびに、中電圧（例えば、２ｋＶ〜１０ｋＶ）および高電圧（例えば、１０ｋＶ以上または１０ｋＶ〜２０ｋＶ）の電力変換に関連する用途に有用であり得る他のＳＪデバイスに適用することもできる。
図１は、複数のチャージバランス（ＣＢ）層１６上に配置されたデバイス層１４を含むドリフト領域１２を有する超接合（ＳＪ）ＭＯＳＦＥＴデバイス８の一実施形態の斜視図である。ＳＪ ＭＯＳＦＥＴデバイス８および後述する他のデバイスの特定の構成要素をより明確に示すために、一般的に理解されている特定の設計要素（例えば、上部メタライゼーション、パッシベーション、エッジ終端など）は省略されている場合があることが理解されよう。
以下に説明するように、図１に示すＳＪ ＭＯＳＦＥＴデバイス８のドリフト領域１２は、ＳＪ ＭＯＳＦＥＴデバイス８のデバイス層１４およびＣＢ層１６を形成する第１の導電型を有する複数のエピタキシャル層１８（例えば、ｎ型エピ層１８）を含む。加えて、エピ層１８は各々、ある実施形態では、同じドーパント濃度を有しても、異なるドーパント濃度を有してもよい。図示されている実施形態は３つのエピ層１８（例えば１８Ａ、１８Ｂ、１８Ｃ）を含むが、特定の所望の電圧定格を有するＳＪ ＭＯＳＦＥＴデバイス８をもたらすために、ＳＪ ＭＯＳＦＥＴデバイス８は任意の適切な数のエピ層１８（例えば、２，４，５，６またはそれ以上）を含んでもよい。いくつかの実施形態では、エピ層１８は、炭化ケイ素、窒化ガリウム、ダイヤモンド、窒化アルミニウム、および／または窒化ホウ素などの１つまたは複数のワイドバンドギャップ半導体材料から形成されてもよい。エピ層１８は、エピタキシャル過成長の繰り返しサイクルを用いて製造することができる。図示されているように、第１のエピ層１８Ａは、基板層３０の上方に隣接して配置され、第２のエピ層１８Ｂは、第１のエピ層１８Ａの上方に隣接して配置され、第３のエピ層１８Ｃは、エピ層１８Ｂの上方に隣接して配置される。
図示されているＳＪ ＭＯＳＦＥＴデバイス８のデバイス層１４の上面１０は、第１の導電型を有するソース領域２２（例えばｎ型ソース領域２２）に隣接して配置される、第２の導電型を有するウェル領域２０（例えば、ｐ型ウェル領域２０）を含む。デバイス層１４に隣接して誘電体層２４（ゲート絶縁層またはゲート誘電体層とも呼ばれる）が配置され、誘電体層２４に隣接してゲート電極２６が配置される。さらに、複数のＣＢ層１６は、基板層３０（例えば、半導体基板層、ワイドバンドギャップ基板層）上に配置され、ドレインコンタクト３２が、ＳＪ ＭＯＳＦＥＴデバイス８の下部１１上に、基板層３０に隣接して配置される。
さらに、図１に示すように、ソースコンタクト２８が、デバイス層１４の上面１０に隣接して配置され、デバイス層１４のソース領域２２とウェル領域２０の両方の一部の上に配置される。明確にするために、ＳＪ ＭＯＳＦＥＴデバイス８のソース領域２２（例えば、ｎ型ソース領域２２）の、ソースコンタクト２８の下方に配置された部分は、本明細書では、より具体的にＳＪ ＭＯＳＦＥＴデバイス８のソースコンタクト領域３４として参照される場合がある。同様に、ＳＪ ＭＯＳＦＥＴデバイス８のウェル領域２０（例えば、Ｐ型ウェル領域）の一部分は、本明細書では、より具体的にＳＪ ＭＯＳＦＥＴデバイス８のボディ領域３６（例えば、ｐ＋ボディ領域３６）として参照される場合がある。さらに、ボディ領域３６の、ソースコンタクト２８の下に隣接して配置されている（例えば、ソースコンタクトによって被覆されている、ソースコンタクトに直接的に電気的に接続されている）部分は、本明細書では、より具体的にＳＪ ＭＯＳＦＥＴデバイス８のボディコンタクト領域３８（例えば、ｐ＋ボディコンタクト領域３８）として参照される場合がある。
オン状態動作中、適切なゲート電圧（例えば、ＳＪ ＭＯＳＦＥＴデバイス８の閾値電圧（ＶＴＨ）またはそれ以上）は、反転領域がチャネル領域４０内に形成されるようにすることができ、また、導電路が、キャリアの蓄積に起因して接合電界効果トランジスタ（ＪＦＥＴ）領域４２において増強されるようにすることができ、ドレインコンタクト３２（例えば、ドレイン電極、ドレイン端子）からソースコンタクト２８（例えば、ソース電極、ソース端子）へと電流が流れることを可能にする。チャネル領域４０は、一般に、ゲート電極２６および誘電体層２４の下に配置されたウェル領域２０の上部として定義することができる。
オン状態抵抗（Ｒｄｓ（ｏｎ））および結果としてのオン状態導通損失を低減するために、ＳＪ ＭＯＳＦＥＴデバイス８は、各々が複数のＣＢ領域４６を含む２つのＣＢ層１６Ａおよび１６Ｂを含む。複数のＣＢ領域４６は、２０１５年６月２６日に出願された「炭化ケイ素超接合パワーデバイスのアクティブ領域設計（ＡＣＴＩＶＥ ＡＲＥＡ ＤＥＳＩＧＮＳ ＦＯＲ ＳＩＬＩＣＯＮ ＣＡＲＢＩＤＥ ＳＵＰＥＲ−ＪＵＮＣＴＩＯＮ ＰＯＷＥＲ ＤＥＶＩＣＥＳ）」と題する同時係属の米国特許出願第１４／７５２，４４６号に記載されている特徴のいずれかを含むことができ、その開示、本明細書においてその全体が参照により本明細書に組み込まれる。他の実施形態では、デバイス層１４は、本アプローチの効果を損なうことなく、他の注入された特徴（例えば、他のデバイス構造／タイプに特有の特徴）を含むことができることが理解されよう。
ＣＢ領域４６は、ＣＢ層１６Ａおよび１６Ｂの残りの部分４８に対して反対の型にドープされている。換言すれば、ｎ型ＣＢ層１６（例えば、ｎ型ＳｉＣエピタキシャル層１８）を有するＳＪデバイス８では、ＣＢ領域４６はｐ型であり、ｐ型エピ層１８を有するＳＪデバイス８では、ＣＢ領域４６はｎ型である。さらに、ある実施形態では、ＣＢ層１６ＡのＣＢ領域４６およびＣＢ層１６ＢのＣＢ領域４６のドーパント濃度は、同じであっても異なってもよい。ＣＢ領域４６ならびにＣＢ層１６Ａおよび１６Ｂの残りの部分４８は、各々、概して、実質的に空乏化し、概して、逆バイアス下でイオン化ドーパントからの同様の量（例えば、実質的に等しい量）の有効電荷（例えば、デバイス活性領域に対して正規化された１ｃｍ２あたりの）を提供するように設計される。ｐ型半導体部分およびｎ型半導体部分の両方が公称阻止条件下で完全に空乏化するため、図示されたチャージバランス構造は、ＳＪ ＭＯＳＦＥＴデバイス８が高い破壊電圧および低いオン抵抗を達成することを可能にする。
図示されているように、ＳＪ ＭＯＳＦＥＴデバイス８のＣＢ領域４６は、エピ層１８Ｃおよび１８Ｂによって分離され（例えば、それらを通じて垂直に接続されない）、それらの厚さ全体を通じて延伸しない。例えば、図１に示すＳＪ ＭＯＳＦＥＴデバイス８の実施形態の断面図である図２は、エピ層１８Ａ〜ＣおよびＣＢ領域４６の寸法を示す。特に、エピ層１８Ａ、１８Ｂおよび１８Ｃは、ある実施形態では、それぞれ同一または異なってもよい厚さ７０Ａ、７０Ｂ、および７０Ｃを有する。さらに、図示されたＳＪ ＭＯＳＦＥＴデバイス８のＣＢ層１６Ａおよび１６ＢのＣＢ領域４６は、特定の厚さ７２を有する。いくつかの実施形態では、ＣＢ領域４６の厚さ７２は、異なるＣＢ層１６において異なっていてもよいことを理解されたい。ＣＢ領域４６の厚さ７２は、ＣＢ層１６Ａの厚さ７０ＡおよびＣＢ層１６Ｂの厚さ７０Ｂよりも小さいため、ＣＢ領域４６は、エピ層１８Ａおよび１８Ｂを通じて垂直に接続されていない（すなわち、厚さ７０Ａおよび７０Ｂの全体にわたって延伸していない）。この特徴は、チャージバランス領域が連続的である他のＳＪデバイス設計（例えば、エピ層１８Ａおよび１８Ｂの厚さ全体にわたって延伸する連続的な垂直ピラー）とは対照的であることが理解されよう。連続的な垂直チャージバランスピラーを含むＳＪデバイスは、低い導通損失および高い阻止電圧を提供することができる。しかしながら、エピ層１８Ａおよび１８Ｂの厚さ７０Ａおよび７０Ｂを通って延伸する連続的な垂直チャージバランスピラーを製造することは、ドーパントの拡散係数が低い特定の半導体材料にとっては困難である。例えば、エピ層１８Ａおよび１８Ｂが、ケイ素（Ｓｉ）と比較してドーパントの拡散係数が低いＳｉＣから製造される実施形態では、そのようなチャージバランスピラーを製造することは困難であり得る。
例えば、フルチャージバランスデバイスに存在するような、ドリフト領域の厚さ全体を通じて延伸するチャージバランスピラーを形成するために、多数（例えば１０＋）の薄いエピタキシャル成長／浅いイオン注入ステップが実行されてもよい。代替的に、現在のＳｉ／ＳｉＣ大量生産プロセスでは一般的ではない高ストッピングパワーマスキング（例えば、シリコンオンインシュレータ（ＳＯＩ）、ポリシリコン、厚い酸化ケイ素、またはプラチナ、モリブデン、金等の高Ｚ金属）と共に、高エネルギー注入を用いてもよい。対照的に、ＳＪ ＭＯＳＦＥＴデバイス８のＣＢ領域４６は、既存の、完成しているＳｉ／ＳｉＣ製造技法およびインフラストラクチャに適している。特に、ＳＪ ＭＯＳＦＥＴデバイス８を製造するには、２つ以上のエピタキシャル成長ステップおよび１つまたは複数のイオン注入ステップが実行され得る。例えば、現在の（大容量の）イオン注入ツールは、注入加速エネルギーを１ＭｅＶよりかなり小さく（例えば、約３８０ｋｅＶ）に制限する。これらのエネルギーにおいて、最も一般的に使用されるＳｉＣドーパント（例えば、窒素、リン、アルミニウム）の射影飛程（例えば、浸透深さ）は、約１μｍ以下であり、以下に説明するようにＣＢ領域４６の注入に適している。
例えば、図示されているＳＪ ＭＯＳＦＥＴデバイス８を製造するために、エピタキシャル成長技法（例えばエピタキシャルＳｉＣ成長技法）を用いて基板層３０の上に第１のエピ層１８Ａを形成することができ、イオン注入を用いて第１のエピ層１８Ａ内にＣＢ領域４６を形成して、第１のＣＢ層１６Ａをもたらすことができる。また、第２のエピ層１８Ｂを、エピタキシャル成長技法を用いて第１のエピ層１８Ａ上に形成することができ、ＣＢ領域４６を、イオン注入を用いて第２のエピ層１８Ｂ内に形成して、第２のＣＢ層１６Ｂをもたらすことができる。エピタキシャル成長／イオン注入ステップは、任意の適切な数のＣＢ層１６を有するＳＪ ＭＯＳＦＥＴデバイス８を得るために、複数回（例えば、２回，３回，４回，５回、またはそれ以上）繰り返されてもよいことに留意されたい。さらに、最後のエピ層１８Ｃは、エピタキシャル成長技法を用いて第２のエピ層１８Ｂの上に形成することができ、ＳＪ ＭＯＳＦＥＴデバイス８のデバイス層１４を形成するための特定の特徴を適切に注入することができる。
さらに、寸法に関して、各ＣＢ領域４６は、特定の幅７４および特定の間隔７６を有することができる。他の実施形態では、ＣＢ領域４６の寸法（例えば、厚さ７２、幅７４、および／または間隔７６）は、異なるＣＢ層１６において異なっていてもよい。異なる実施形態では、ＣＢ領域４６は、異なる断面形状（例えば、注入エネルギー／用量によって定義される）を有してもよい。いくつかの実施形態では、ＣＢ領域４６の形状は、Ｚ軸に沿って実質的に変化しなくてもよい。
さらに、エピ層１８のドーピング、ＣＢ領域４６のドーピング、エピ層１８の厚さ７０、ＣＢ領域４６の厚さ７２、ＣＢ領域４６の幅７４、ＣＢ領域４６間の間隔７６は、ＳＪ ＭＯＳＦＥＴデバイス８の所望の電気的性能（例えば、所望の阻止電圧）を可能にするために、異なる実施形態に対して変更することができることは理解されよう。開示されているＳＪ ＭＯＳＦＥＴデバイス８は、ＳＪ ＭＯＳＦＥＴデバイス８の所望の阻止電圧およびドリフト領域１２の特定のオン抵抗の所望の低減を達成するために、本明細書において参照によりその全体が本明細書に組み込まれる、２０１５年６月２６日に出願された「炭化ケイ素超接合パワーデバイスの活性領域設計（ＡＣＴＩＶＥ ＡＲＥＡ ＤＥＳＩＧＮＳ ＦＯＲ ＳＩＬＩＣＯＮ ＣＡＲＢＩＤＥ ＳＵＰＥＲ−ＪＵＮＣＴＩＯＮ ＰＯＷＥＲ ＤＥＶＩＣＥＳ）」と題する同時係属の米国特許出願第１４／７５２，４４６号に開示されているように、エピ層１８のドーピング、ＣＢ領域４６のドーピング、エピ層１８の厚さ７０、ＣＢ領域４６の厚さ７２、ＣＢ領域４６の幅７４、ＣＢ領域４６間の間隔７６の異なる値を組み込むことができる。
例えば、いくつかの実施形態では、約１キロボルト（ｋＶ）と１０ｋＶとの間、１ｋＶと５ｋＶとの間、または任意の他の適切な範囲であるＳＪ ＭＯＳＦＥＴデバイス８の阻止電圧を提供するように、特定のセルパラメータ（例えば、エピ層１８の厚さ７０およびドーピング）を選択することができる。特定の実施形態では、ＳＪ ＭＯＳＦＥＴデバイス８のドリフト領域１２の特定のオン抵抗は、非ＳＪデバイス（例えば、ＣＢ領域４６を有しない半導体パワーデバイス）のドリフト領域の特定のオン抵抗より約４０％〜５０％小さいものであり得る。さらに、いくつかの実施形態では、ＣＢ領域４６および／またはエピ層１８のドーパント濃度は、約５×１０１２ｃｍ−３〜約５×１０１８ｃｍ−３、約２×１０１６ｃｍ−３〜約１×１０１８ｃｍ−３、または５×１０１６ｃｍ−３〜約５×１０１７ｃｍ−３であり得る。さらに、いくつかの実施形態では、ＣＢ領域４６のドーピング濃度をＳＪ ＭＯＳＦＥＴデバイス８の単位セル面積に正規化することによって計算され得るＣＢ領域４６の有効シートドーパント濃度は、約１．１×１０１３ｃｍ−２であり得る。さらに、いくつかの実施形態では、ＣＢ領域４６間の間隔７６は、約０．２５マイクロメートル（μｍ）〜約１０μｍ、約０．５μｍ〜約８μｍ、約０．７５μｍ〜約６μｍ、または約１μｍ〜約３μｍであり得る。
上述したように、ＳＪ ＭＯＳＦＥＴデバイス８はまた、スイッチング損失を低減し、スイッチング速度を増加させる特徴を含むことができる。例えば、図３に示すＳＪデバイス８０（例えば、ＳＪ ＭＯＳＦＥＴデバイス）の実施形態は、エピ層１８の各々に注入されるＣＢ領域４６と同じ導電型（エピ層１８と反対の導電型）の接続領域１００を含む。特定の実施形態では、ＳＪデバイス８０は、エピ層１８Ａ〜１８Ｃの部分に注入される、連続的な垂直ピラーまたは連続した垂直ブロックの形態の、任意の適切な数の接続領域１００を含むことができる。特に、開示されている接続領域１００は、接続領域１００およびＣＢ領域４６と同じ導電型の１つまたは複数の高濃度ドープ領域１０２（例えば、上部領域、第２の導電型の領域、ウェル領域２０、ボディ領域３６、ボディコンタクト領域３８、または接合障壁領域）に隣接して配置される。１つまたは複数の高濃度ドープ領域１０２は、ＳＪデバイス８０のデバイス層１４の上面１０に隣接して配置され得る（例えば、その上に配置される、その中に配置される、その中に注入されるなど）（例えば、ウェル領域２０、ボディ領域３６、ボディコンタクト領域３８、接合障壁領域）。さらに、開示されている接続領域１００は、デバイス層１４内に配置された少なくとも１つの高濃度ドープ領域１０２を、ＣＢ層１６の複数のＣＢ領域４６のうちの少なくとも１つに接続することができる。特に、開示されている接続領域１００は、１つまたは複数の高濃度ドープ領域１０２（例えば、デバイス層１４の上面１０に近い１つまたは複数の特徴）からＣＢ層１６の少なくとも１つのＣＢ領域４６へと延伸することができる。例えば、接続領域１００は、高濃度ドープ領域１０２および少なくとも１つのＣＢ領域４６に隣接していてもよい。いくつかの実施形態では、接続領域１００は、高濃度ドープ領域１０２および少なくとも１つのＣＢ領域４６と重なっていてもよい。
いくつかの実施形態では、１つまたは複数の接続領域１００は、最も深いＣＢ領域４６（すなわち、基板３０に最も近く、デバイス層１４から最も遠いＣＢ領域４６）に達する深さ１０４（例えば、垂直寸法、厚さ）を有してもよい。さらに、１つまたは複数の接続領域１００の深さ１０４は、接続領域１００が最も深いＣＢ領域４６まで延伸して接触する（例えば、隣接して配置される）ようなものであってもよく、最も深いＣＢ領域４６の厚さ７２の一部分を通じて延伸する（例えば、それと重なり合う）ようなものであってもよく、または、最も深いＣＢ領域４６の厚さ７２全体を通じて延伸する（例えば、それと重なり合う）ようなものであってもよい。例えば、深さ１０４は、ｎ−１個のエピ層１８の厚さ７０の合計以上であってもよく、ｎはＳＪデバイス８０内のエピ層１８の総数である。
例えば、図３に示す実施形態では、接続領域１００の深さ１０４は、ＣＢ層１６Ａおよび１６Ｂ（すなわち、下側の２つのエピ層１８Ａおよび１８Ｂ）の厚さ７０Ｂおよび７０Ｃの合計よりも大きい。特に、図示された実施形態では、接続領域１００は、この場合にはウェル領域２０である高濃度ドープ領域１０２から延伸している（例えば、隣接して配置され、接触している）。接続領域１００は、第３のエピ層１８Ｃを通じて（すなわち、第３のエピ層１８Ｃの厚さ７０Ｃを通じて）、第２のエピ層１８Ｂを通じて（すなわち、第２のエピ層１８Ｂの厚さ７０Ｂおよび第２のＣＢ層１６Ｂ内のＣＢ領域４６の厚さ７２を通じて）、および、第１のエピ層１８Ａの厚さ７０Ｃの一部分（すなわち、第１のＣＢ層１６Ａ内のＣＢ領域４６の厚さ７２）を通じて延伸する。しかしながら、他の実施形態では、深さ１０４は、接続領域１００が第２のエピ層１８Ｂの厚さ７０Ｂおよび第３のエピ層１８Ｃの厚さ７０Ｃのみを通じて延伸するようなものであってもよく（すなわち、接続領域１００は下部ＣＢ層１６Ａ内のＣＢ領域４６を通じて延伸しない）、または接続領域１００が下部ＣＢ層１６Ａ内のＣＢ領域４６の厚さ７２の一部分のみを通じて延伸するようなものであってもよいことは理解されよう。
１つまたは複数の接続領域１００は、高エネルギーイオン注入を使用してＳＪデバイス８０のエピ層１８にドーパント（例えば、ホウ素、アルミニウム、窒素、リン）を導入することによって製造することができる。いくつかの実施形態では、所望の深さ１０４を達成するために、約５００ｋｅＶ〜約２０ＭｅＶの注入加速エネルギーでドーパントを注入することができる。さらに、ある実施形態では、１つまたは複数の接続領域１００は、高ストッピングパワーまたは高ブロッキングマスク（例えば、シリコンオンインシュレータ（ＳＯＩ）、ポリシリコン、厚い酸化ケイ素、白金、モリブデン、金のような高Ｚ金属）と共に高エネルギーイオン注入を用いて形成することができる。具体的には、高ストッピングパワーマスクは、エピタキシャル成長後に上部エピ層１８Ｃの上面１０上に配置することができ、高ストッピングパワーマスクは、上部エピ層１８Ｃの上面１０の残りの部分を被覆しながら、１つまたは複数の接続領域１００のための開口を有してもよい。さらに、１つまたは複数の接続領域１００は、異なる実施形態においては、高濃度ドープ領域１０２（例えば、ウェル領域２０）の前または後に形成されてもよい。いくつかの実施形態では、適切な深さ１０４を達成するために、より低いエネルギーの注入を使用することができるように、１つまたは複数の接続領域１００は少なくとも部分的に、エピ成長ステップの間に注入されてもよい（例えば、ＣＢ領域４６がエピ層１８Ｂ内に形成される前もしくは後、または、次のエピ層１８Ｃのエピ成長の前に注入されてもよい）。
ＣＢ領域４６を１つまたは複数の高濃度ドープ領域１０２、この場合はウェル領域２０、に接続する１つまたは複数の接続領域１００は、一般にＳＪデバイス８０のスイッチング損失を減少させ、スイッチング速度を増加させる。特に、ウェル領域２０からのキャリアは、ＳＪデバイス８０のオフ状態（例えば阻止状態）からオン状態（例えば、導通状態）への移行中に、１つまたは複数の接続領域１００を介してＣＢ領域４６に直接流れることができ、ＣＢ領域４６からのキャリアは、ＳＪデバイス８０のオン状態からオフ状態への移行中に、１つまたは複数の接続領域１００を介してウェル領域２０に直接流れることができる。したがって、１つまたは複数の接続領域１００は、キャリアの再結合生成速度を増加させ、それによってスイッチング損失を減少させ、スイッチング速度を増加させることができる。さらに、ｉｎ−ｓｉｔｕドーピング、中性子照射などを用いてエピ層１８に点欠陥／再結合中心を導入するなど、キャリアの再結合生成速度を高める他の技法とは対照的に、１つまたは複数の接続領域１００は、ＳＪデバイス８０の漏れ電流を実質的に増加させることなく、ＳＪデバイス８０のスイッチング損失を低減し、スイッチング速度を増加させることができる。
いくつかの実施形態では、１つまたは複数の接続領域１００を有するＳＪデバイス８０のスイッチング速度は、１つまたは複数の接続領域１００を有しないＳＪデバイスのスイッチング速度よりも、約１０倍〜約２０００倍、約２５倍〜約１０００倍、約５０倍〜約７５０の間、約７５〜約５００、または約１００倍〜約２５０倍大きいものであってもよい。特定の実施形態では、１つまたは複数の接続領域１００を含むＳＪデバイス８０のスイッチング速度は、少なくとも１キロヘルツ（ｋＨｚ）であってもよい。いくつかの実施形態では、ＳＪ ＭＯＳＦＥＴデバイス８のスイッチング速度は、約７５ｋＨｚ〜約１５０ｋＨｚ、約８５ｋＨｚ〜約１２５ｋＨｚ、または約９５ｋＨｚ〜約１０５ｋＨｚであり得る。開示されている接続領域１００を有しない、フローティングＣＢ領域を利用するＳＪデバイスは、約１ｋＨｚ未満、約７５０Ｈｚ未満、約５００Ｈｚ未満、または約２５０Ｈｚ未満のスイッチング速度を有し得る。したがって、１つまたは複数の接続領域１００を有する開示されているＳＪデバイス８０は、開示されている接続領域１００を有しない、フローティングＣＢ領域を利用するＳＪデバイスよりもはるかに速いスイッチング速度を有することができる。
上述のように、１つまたは複数の高濃度ドープ領域１０２（例えば、上部領域）は、デバイス層１４の上面１０に隣接して配置されてもよい。いくつかの実施形態では、１つまたは複数の高濃度ドープ領域１０２は、ウェル領域２０（例えば、ｐ型ウェル領域２０）であってもよく、またはこれを含んでもよい。特定の実施形態では、１つまたは複数の高濃度ドープ領域１０２は、ボディ領域３６（例えば、ｐ＋ボディ領域３６）、ボディコンタクト領域３８（例えば、ｐ＋ボディコンタクト領域３８）、および／または接合障壁領域（例えば、接合障壁ショットキー（ＪＢＳ）またはマージドＰｉＮショットキー（ＭＰＳ）ダイオードの接合障壁領域）であってもよく、またはこれを含んでもよい。すなわち、１つまたは複数の接続領域１００は、ウェル領域２０、ボディ領域３６、および／またはボディコンタクト領域３８の少なくとも一部に隣接して配置されてもよく、および／またはそれを通じて延伸してもよい（例えば、重なってもよい）。いくつかの実施形態では、１つまたは複数の高濃度ドープ領域１０２は、約２ｘ１０１６ｃｍ−３〜約５ｘ１０２０ｃｍ−３、約５ｘ１０１６ｃｍ−３〜約１ｘ１０１９ｃｍ−３、または約１ｘ１０１７ｃｍ−３〜約５ｘ１０１８ｃｍ−３．のドーパント濃度を有してもよい。いくつかの実施形態では、高濃度ドープ領域１０２は、一般に、ＣＢ領域４６および／または接続領域１００におけるドーピング濃度より少なくとも５０％大きい（例えば、約５０％〜２００％、またはそれ以上）ドーピング濃度を有することができる。特定の実施形態では、高濃度ドープ領域１０２は、一般に、少なくとも１×１０１３ｃｍ−２／領域（例えば、ＣＢ領域４６および／または接続領域１００）の厚さであるドーピング濃度を有することができる。いくつかの実施形態では、高濃度ドープ領域１０２は、一般に、ＣＢ領域４６および／または接続領域１００におけるドーピング濃度より約１桁〜６桁大きいドーピング濃度を有することができる。
図示されているように、接続領域１００は幅１１０も含む。接続領域１００の幅１１０およびドーパント濃度は、ＣＢ領域４６を有するＣＢ層１６（例えば、下側エピ層１８Ａおよび１８Ｂ）内のチャージバランスを維持すると共に、ＳＪデバイス８０の所望の電気的性能（例えば、所望のブロッキング電圧）を可能にするように選択することができる。例えば、いくつかの実施形態では、幅１１０は、約１μｍ〜約３μｍであってもよい。さらに、接続領域１００のドーパント濃度は、約１×１０１６ｃｍ−３〜約１×１０１７ｃｍ−３、約１×１０１６ｃｍ−３〜約４×１０１６ｃｍ−３、または約４×１０１６ｃｍ−３〜約１×１０１７ｃｍ−３とすることができる。いくつかの実施形態では、接続領域１００のドーパント濃度は、ＣＢ領域４６のドーパント濃度以下であってもよい。
いくつかの実施形態では、ＣＢ領域４６は、接続領域１００と全体的または部分的に重なっていてもよい。例えば、図示されるように、ＣＢ領域４６は、ＣＢ領域４６が接続領域１００の幅１１０を通じて延伸するように、接続領域１００と全体的に重なってもよい。いくつかの実施形態では、図４のＳＪデバイス１２０の実施形態によって示されるように、ＣＢ領域４６は、接続領域１００の幅１１０を通じて部分的にのみ延伸してもよい。例えば、ＣＢ領域４６は、接続領域１００の幅１１０よりも小さい距離１４０だけ接続領域１００と重なってもよい。いくつかの実施形態では、距離１４０は、０．１μｍ以上であってもよい。特定の実施形態では、距離１４０は、幅１１０の半分未満であってもよい。
図３に示すＳＪデバイス８０および図４に示すＳＪデバイス１２０の実施形態は１つの接続領域１００を含むが、ＳＪデバイス８０および１２０は任意の適切な数の接続領域１００を含んでもよいことに留意されたい。いくつかの実施形態では、ＳＪデバイス８０または１２０は、２個，３個，４個，５個，６個，７個，８個，９個，１０個またはそれ以上の接続領域１００を含んでもよい。例えば、図５は、複数のＣＢ領域４６および異なるタイプの接続領域１００を含むＣＢ層１６の上面図を示す。いくつかの実施形態では、ＣＢ層１６は、層ごとに１つのＣＢ領域４６にのみ接続する第１の接続領域１６０、２つのＣＢ領域４６に接続する第２の接続領域１６２、および／または３つのＣＢ領域４６に接続する第３の接続領域１６４を含むことができる。特定の実施形態では、ＣＢ層１６は、４つのＣＢ領域４６に接続する第４の接続領域１６６、および、６つのＣＢ領域４６に接続する第５の接続領域１６８を含んでもよい。各接続領域１００は、任意の数のＣＢ領域４６（例えば、１個，２個，３個，４個，５個，６個，７個，８個，９個，１０個、またはそれ以上）に接続することができることに留意されたい。さらに、各ＣＢ領域４６は、異なる実施形態において、１つまたは複数の接続領域１００に接続することができる。例えば、ＣＢ層１６は、１つの接続領域１００のみに接続する第１のＣＢ領域１７０、および、２つの接続領域１００に接続する第２のＣＢ領域１７２を含むことができる。さらに、接続領域１００は、同じまたは異なる高濃度ドープ領域１０２（例えば、同じまたは異なるウェル領域２０、同じまたは異なるボディ領域３６、同じまたは異なるボディコンタクト領域３８など）に接続することができる。さらに、図示のように、ＣＢ層１６は、連続した（例えば、水平方向に連続、ｘ軸に沿って連続）ＣＢ領域１７４および／または不連続な（例えば、水平方向に不連続、ｘ軸に沿って不連続）ＣＢ領域１７６を含むことができる。
さらに、接続領域１００は、任意の適切な形状であってもよい。例えば、接続領域１００の断面は、長方形、正方形、円形、楕円形、三角形、不規則形などであってもよい。さらに、接続領域１００の形状および／または断面寸法は、実質的に一定であってもよく、またはそれぞれの深さ１０４に沿って（例えば、ｚ軸に沿って）変化してもよい。さらに、２つ以上の接続領域１００が使用される実施形態では、接続領域１００は、距離（例えば、間隔）１７４だけ離間していてもよい。いくつかの実施形態では、距離１７８は、幅１１０の５，６，７，８，９または１０倍以上であってもよい。いくつかの実施形態では、距離１７８は、１０μｍ、３０μｍ、または１００μｍ以上であってもよい。
ＳＪデバイスの所望の電気的性能（例えば、所望の阻止電圧、伝導損失、スイッチング速度など）を可能にするために、上述したエピ層１８およびＣＢ領域４６のパラメータに加えて、接続領域１００のドーピング、接続領域１００の寸法（例えば、深さ１０４、幅１１０、および／または長さ１８０）、および各接続領域１００間の距離１７８は、異なる実施形態では変化することができることは理解されたい。いくつかの実施形態では、各接続領域１００の寸法（例えば、幅１１０および長さ１８０）は、伝導損失を最小にするために小さくすることができる。上記のように、幅１１０は、約１μｍ〜３μｍであってもよい。さらに、特定の実施形態では、長さ１８０は、約１μｍ〜１０μｍ、１μｍ〜６μｍ、または１μｍ〜３μｍであってもよい。またさらに、各接続領域１００の寸法（例えば、深さ１０４、幅１１０、および長さ１８０）は同じであっても異なっていてもよく、各接続領域１００間の距離１７８は同じであっても異なっていてもよいことは理解されたい。２つの接続領域１００（例えば、２つの隣接する接続領域１００）の幅１１０が異なる実施形態では、２つの接続領域１００間の距離１７８は、２つの接続領域１００のうちの小さい方の幅１１０の５倍以上であってもよい。
図６は、ＣＢ領域４６および接続領域１００を含むＳＪデバイス１９０の一実施形態のドリフト領域１２の断面図を示す。特に、図示された実施形態では、多層ドリフト領域１２は３つのエピ層１８Ａ、１８Ｂ、および１８Ｃを含み、ＣＢ領域４６は下側エピ層１８Ａおよび１８Ｂ（すなわち、ＣＢ層１６Ａおよび１６Ｂ）内に形成される。さらに、図示の実施形態では、接続領域１００は、２つの特定のＣＢ領域４６Ａおよび４６Ｂを高濃度ドープ領域１０２と接続する。さらに、図６は、逆バイアス条件下でＳＪデバイス１９０のドリフト領域１２に存在する電界を示す等電位線２００を含む。電界の強度は、線が互いに近接している場合にはより強く、等電位線２００の間により大きい間隔がある場合にはより弱いものとして表される。図６に見られるように、図示された実施形態では、等電位線２００の間の間隔は、接続領域１００からに距離が増大するに従って実質的に変化しない。このように、接続領域１００はドリフト領域１２内の電界の強度を実質的に変化または改変しない。したがって、接続領域１００は、電界分布を実質的に変化させることなく、結果としてＳＪデバイス１９０の阻止電圧を低下させることなく、高濃度ドープ領域１０２からＣＢ領域４６にキャリアを供給することによって、ＳＪデバイス１９０のスイッチング速度を増加させることができる。
図７は、セグメント化接続領域１００を含むＳＪデバイス２２０の一実施形態を示す。図示のように、接続領域１００は、高濃度ドープ領域１０２から第２のＣＢ層１６Ｂ内のＣＢ領域４６まで延伸する第１の接続セグメント２２２を含むことができる。加えて、接続領域１００は、第２のＣＢ層１６Ｂ内のＣＢ領域４６から第１のＣＢ層１６Ａ内のＣＢ領域４６まで延伸する第２の接続セグメント２２４を含むことができる。図示されているように、第１の接続セグメント２２２および第２の接続セグメント２２４は隣接していない（例えば、互い違いになっている、垂直に整列していない）。特に、第２の接続セグメント２２４は、距離２２６だけ第１の接続セグメント２２２から離間している。接続領域１００は、２つ、３つ、４つ、５つ、またはそれ以上などの任意の適切な数の接続セグメントを含むことができ、接続セグメントは異なるＣＢ層１６内で隣接していても隣接していなくてもよいことに留意されたい。さらに、いくつかの実施形態では、接続領域１００は、同じＣＢ層１６内の複数のＣＢ領域４６を通って延伸する接続セグメントを含んでもよい。例えば、図８に示すように、接続領域１００は、高濃度ドープ領域１０２から第２のＣＢ層１６Ｂ内の第１のＣＢ領域２４２まで延伸する第１の接続セグメント２４０を含むことができる。さらに、接続領域１００は、第２のＣＢ層１６Ｂ内の第１のＣＢ領域２４２および第２のＣＢ層１６Ｂ内の第２のＣＢ領域２４６から、第１のＣＢ層１６Ａ内のそれぞれ第３のＣＢ領域２４８および第４のＣＢ領域２５０へと延伸する第２の接続セグメント２４４を含むことができる。さらに、図示のように、第１の接続セグメント２４０および第２の接続セグメント２４４は、いくつかの実施形態では隣接していなくてもよい。特定の実施形態では、第１の接続セグメント２４０および第２の接続セグメント２４４は、隣接していてもよい（例えば、少なくとも部分的に互いに重なり合っていてもよい）。
本発明の技法的効果は、漏れ電流を実質的に増加させることなく、またはＳＪデバイスの阻止電圧を低下させることなく、ＳＪデバイスのスイッチング損失を低減し、スイッチング速度を増加させるＳＪデバイス設計を含む。特に、開示されているＳＪデバイスは、依然として製造プロセスを比較的単純なままにしながら、低い伝導損失および高い阻止電圧を可能にするために、ＳＪデバイスの活性領域内の電界を再成形するＣＢ層を含む。さらに、開示されているＳＪデバイスは、ＣＢ層のＣＢ領域を高濃度ドープ領域（例えば、ウェル領域、ｐ＋領域）に接続する１つまたは複数の接続領域を含む。その結果、開示されているＳＪデバイスは、実質的に漏れ電流を増加させることなく、同じ電流／電圧定格を有する既存のＳＪデバイスと比較して、スイッチング速度の向上およびスイッチング損失の低減を可能にする。
本明細書は、本発明を最良の態様を含めて開示すると共に、あらゆる装置またはシステムの製作および使用ならびにあらゆる関連の方法の実行を含む本発明の実施を当業者にとって可能にするために、実施例を用いている。本発明の特許可能な範囲は、特許請求の範囲によって定義され、当業者が想到する他の実施例を含むことができる。このような他の実施例は、特許請求の範囲の文言との差がない構造要素を有する場合、または特許請求の範囲の文言との実質的な差がない等価の構造要素を含む場合、特許請求の範囲の技法的範囲に包含される。
８ 超接合（ＳＪ）ＭＯＳＦＥＴデバイス
１０ 上面
１１ 下部
１２ 多層ドリフト領域
１４ デバイス層
１６ ｎ型チャージバランス（ＣＢ）層
１６Ａ 第１のＣＢ層、下部ＣＢ層
１６Ｂ 第２のＣＢ層
１８ ｎ型ＳｉＣエピタキシャル層、ｐ型エピ層
１８Ａ 第１のエピ層、下側エピ層
１８Ｂ 第２のエピ層、下側エピ層
１８Ｃ 第３のエピ層、上部エピ層
２０ ｐ型ウェル領域
２２ ｎ型ソース領域
２４ 誘電体層
２６ ゲート電極
２８ ソースコンタクト
３０ 基板層、基板
３２ ドレインコンタクト
３４ ソースコンタクト領域
３６ ボディ領域
３８ ボディコンタクト領域
４０ チャネル領域
４２ 接合電界効果トランジスタ（ＪＦＥＴ）領域
４６ ＣＢ領域
４６Ａ ＣＢ領域
４６Ｂ ＣＢ領域
４８ 残りの部分
７０Ａ 厚さ
７０Ｂ 厚さ
７０Ｃ 厚さ
７２ 厚さ
７４ 幅
７６ 間隔
８０ ＳＪデバイス
１００ セグメント化接続領域
１０２ 高濃度ドープ領域
１０４ 深さ
１１０ 幅
１２０ ＳＪデバイス
１４０ 距離
１６０ 第１の接続領域
１６２ 第２の接続領域
１６４ 第３の接続領域
１６６ 第４の接続領域
１６８ 第５の接続領域
１７０ 第１のＣＢ領域
１７２ 第２のＣＢ領域
１７４ 連続したＣＢ領域
１７６ 不連続なＣＢ領域
１７８ 距離
１８０ 長さ
１９０ ＳＪデバイス
２００ 等電位線
２２０ ＳＪデバイス
２２２ 第１の接続セグメント
２２４ 第２の接続セグメント
２２６ 距離
２４０ 第１の接続セグメント
２４２ 第１のＣＢ領域
２４４ 第２の接続セグメント
２４６ 第２のＣＢ領域
２４８ 第３のＣＢ領域
２５０ 第４のＣＢ領域

Claims (25)

  1. 第１の導電型を有するデバイス層（１４）であって、前記デバイス層（１４）は、前記デバイス層（１４）の上面（１０）内に配置された第２の導電型を有する上部領域を含む、デバイス層（１４）と、
    前記デバイス層（１４）に隣接して配置されている、前記第１の導電型を有する第１のチャージバランス（ＣＢ）層（１６Ａ）であって、前記第１のＣＢ層（１６Ａ）は、前記第２の導電型を有する第１の複数のチャージバランス（ＣＢ）領域を含む、第１のチャージバランス（ＣＢ）層（１６Ａ）と、
    前記デバイス層（１４）および前記第１のＣＢ層（１６Ａ）内に配置されている前記第２の導電型を有する第１の接続領域（１６０）であって、前記第１の接続領域（１６０）は、前記デバイス層（１４）の前記上部領域から前記第１のＣＢ層（１６Ａ）の前記第１の複数のＣＢ領域のうちの少なくとも第１のＣＢ領域（１７０、２４２）まで延伸する、第１の接続領域（１６０）と
    を備える、超接合（ＳＪ）デバイス（８、８０、１２０、１９０、２２０）。
  2. 前記第１の接続領域（１６０）の幅は、約１μｍ〜５μｍである、請求項１に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  3. 前記第１の接続領域（１６０）のドーピング濃度は、約５×１０１５ｃｍ−３〜約４×１０１６ｃｍ−３である、請求項２に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  4. 前記ＳＪデバイス（８、８０、１２０、１９０、２２０）は、前記デバイス層（１４）および前記第１のＣＢ層（１６Ａ）内に配置されている前記第２の導電型を有する第２の接続領域（１６２）を備え、前記第２の接続領域（１６２）は、前記デバイス層（１４）の前記上部領域から前記第１の複数のＣＢ領域のうちの少なくとも第２のＣＢ領域（１７２、２４６）まで延伸する、請求項１に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  5. 前記第１の接続領域（１６０）と前記第２の接続領域（１６２）との間の間隔は、前記第１の接続領域（１６０）または前記第２の接続領域（１６２）の幅の５倍以上である、請求項４に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  6. 前記第１の接続領域（１６０）および前記第２の接続領域（１６２）のドーピング濃度は、約４×１０１６ｃｍ−３〜約１×１０１７ｃｍ−３である、請求項５に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  7. 前記デバイス層（１４）および前記ＣＢ層（１６）は、ワイドバンドギャップ半導体材料から作製される、請求項１に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  8. 前記デバイス層（１４）および前記ＣＢ層（１６）は、炭化ケイ素（ＳｉＣ）から作製される、請求項７に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  9. 前記ＳＪデバイス（８、８０、１２０、１９０、２２０）は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、またはダイオードである、請求項１に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  10. 前記第１の接続領域（１６０）は、前記第１の複数のＣＢ領域の前記第１のＣＢ領域（１７０、２４２）の厚さを通じて延伸する、請求項１に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  11. 前記第１の接続領域（１６０）は、前記第１の接続領域（１６０）の幅よりも小さい距離だけ前記第１のＣＢ領域（１７０、２４２）と重なる、請求項１１に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  12. 前記ＳＪデバイス（８、８０、１２０、１９０、２２０）は、前記第１のＣＢ層（１６Ａ）に隣接して配置されている前記第１の導電型を有する第２のチャージバランス（ＣＢ）層（１６Ｂ）を備え、前記第２のＣＢ層（１６Ｂ）は、前記第２の導電型を有する第２の複数のチャージバランス（ＣＢ）領域を備え、前記第１の接続領域（１６０）は、前記デバイス層（１４）の前記上部領域から、前記第２のＣＢ層（１６Ｂ）の前記第２の複数のＣＢ領域の少なくとも１つへと延伸する、請求項１に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  13. 前記第１の接続領域（１６０）は、前記デバイス層（１４）の前記上部領域から前記第１のＣＢ層（１６Ａ）の前記第１のＣＢ領域（１７０、２４２）まで延伸する第１の接続セグメント（２２２、２４０）を備え、前記第１の接続領域（１６０）は、前記第１の領域（１７０、２４２）から前記第２のＣＢ層（１６Ｂ）の前記第２の複数のＣＢ領域の第２のＣＢ領域（１７２、２４６）へと延伸する第２の接続セグメント（２２４、２４４）を備え、前記第１の接続セグメント（２２２、２４０）および前記第２の接続セグメント（２２４、２４４）は隣接しない、請求項１に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  14. 前記上部領域は、ウェル領域（２０）、電界効果トランジスタ（ＦＥＴ）のボディ領域（３６）、または、接合障壁ショットキー（ＪＢＳ）ダイオードもしくはマージドＰｉＮショットキー（ＭＰＳ）ダイオードの接合障壁領域を含む、請求項１に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  15. 前記ＳＪデバイス（８、８０、１２０、１９０、２２０）のスイッチング速度は１ｋＨｚより大きい、請求項１に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  16. 少なくとも１つのチャージバランス（ＣＢ）層（１６）を形成するために第２の導電型を有する複数のチャージバランス（ＣＢ）領域を含む第１の導電型を有する少なくとも１つのエピタキシャル（エピ）層（１８）であって、前記複数のＣＢ領域（４６）の各々の厚さは、前記少なくとも１つのＣＢ層（１６）の厚さよりも小さい、少なくとも１つのエピタキシャル（エピ）層（１８）と、
    デバイス層（１４）を形成するために前記少なくとも１つのＣＢ層（１６）に隣接して配置されている前記第１の導電型を有する上部エピタキシャル層であって、前記デバイス層（１４）は、前記第２の導電型を有する上部領域を含む、上部エピタキシャル層と、
    前記第２の導電型を有する接続領域（１００）であって、前記接続領域（１００）は、前記デバイス層（１４）の前記上部領域から前記少なくとも１つのＣＢ層（１６）の前記複数のＣＢ領域（４６）の少なくとも１つへと延伸する、接続領域（１００）と
    を備える、超接合（ＳＪ）デバイス（８、８０、１２０、１９０、２２０）。
  17. 前記接続領域（１００）の幅は、約１μｍ〜約５μｍであり、前記接続領域（１００）のドーピング濃度は、約１×１０１６ｃｍ−３〜約１×１０１７ｃｍ−３である、請求項１６に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  18. 前記ＳＪデバイス（８、８０、１２０、１９０、２２０）は、少なくとも２つのＣＢ層（１６）を形成するために前記第２の導電型を有するそれぞれの複数のＣＢ領域（４６）を含む、前記第１の導電型を有する少なくとも２つのエピ層（１８）を備え、前記接続領域（１００）は、前記少なくとも２つのＣＢ層（１６）の前記それぞれの複数のＣＢ領域（４６）の各々の少なくとも１つのＣＢ領域（４６）を通じて延伸する、請求項１６に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  19. 前記接続領域（１００）は、前記少なくとも２つのＣＢ層（１６）のうちの第１のＣＢ層（１６Ａ）の第１のＣＢ領域（１７０、２４２）から、前記少なくとも２つのＣＢ層（１６）のうちの第２のＣＢ層（１６Ｂ）の第２のＣＢ領域（１７２、２４６）まで延伸し、前記第２のＣＢ層（１６Ｂ）は前記第１のＣＢ層（１６Ａ）に隣接している、請求項１８に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  20. 前記接続領域（１００）は、前記上部領域から前記第１のＣＢ領域（１７０、２４２）まで延伸する第１の接続セグメント（２２２、２４０）を備え、前記接続領域（１００）は、前記第１のＣＢ領域（１７０、２４２）から前記第２のＣＢ領域（１７２、２４６）へと延伸する第２の接続セグメント（２２４、２４４）を備え、前記第１の接続セグメント（２２２、２４０）および前記第２の接続セグメント（２２４、２４４）は隣接しない、請求項１９に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  21. 前記接続領域（１００）は、前記上部領域から前記第１のＣＢ領域（１７０、２４２）まで延伸する第１の接続セグメント（２２２、２４０）を備え、前記接続領域（１００）は、前記第１のＣＢ領域（１７０、２４２）から前記第２のＣＢ領域（１７２、２４６）へと延伸する第２の接続セグメント（２２４、２４４）を備え、前記第１の接続セグメント（２２２、２４０）および前記第２の接続セグメント（２２４、２４４）は隣接している、請求項１９に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  22. 前記接続領域（１００）は、前記少なくとも１つのＣＢ領域の前記厚さを通じて延伸する、請求項１６に記載のＳＪデバイス（８、８０、１２０、１９０、２２０）。
  23. 超接合（ＳＪ）デバイス（８、８０、１２０、１９０、２２０）の製造方法であって、
    半導体基板層（３０）の上部に第１の導電型を有する第１の半導体層を形成するステップであって、前記第１の半導体層はワイドバンドギャップ材料から形成される、第１の半導体層を形成するステップと、
    前記第１の半導体層内に第２の導電型を有する第１の複数のチャージバランス（ＣＢ）領域を注入するステップと、
    前記第１半導体層の上方に前記第１の導電型を有する第２の半導体層を形成するステップと、
    前記第２の導電型を有する接続領域（１００）を前記第２の半導体層内に注入するステップであって、前記接続領域（１００）は、前記第２の半導体層を通じて延伸して、少なくとも前記第１の複数のＣＢ領域の第１のＣＢ領域（１７０、２４２）に電気的に接続する、接続領域（１００）を注入するステップと、
    前記接続領域（１００）に隣接しかつ電気的に接続されている前記第２の半導体層に前記第２の導電型を有する上部領域を注入するステップであって、前記接続領域（１００）は、前記上部領域から前記第１の複数のＣＢ領域のうちの前記第１のＣＢ領域（１７０、２４２）に延伸する、上部領域を注入するステップと
    を含む、超接合（ＳＪ）デバイスを製造する方法。
  24. 前記第１の複数のＣＢ領域を注入するステップは、約１ＭｅＶ未満の注入エネルギーを用いて注入するステップを含み、前記接続領域（１００）を注入するステップは、約１ＭｅＶ以上の注入エネルギーを用いて注入するステップを含む、請求項２３に記載の方法。
  25. 前記方法は、前記第１の半導体層上に前記第１の導電型を有する第３の半導体層を形成するステップと、前記第２の半導体層が形成される前に前記第３の半導体層内に第２の導電型を有する第２の複数のＣＢ領域を注入するステップとを含み、前記第３の半導体層は、前記ワイドバンドギャップ材料から形成され、前記接続領域（１００）を注入するステップは、前記第２の複数のＣＢ領域の第２のＣＢ領域（１７２、２４６）の全厚さを通じて、前記第３の半導体層の全厚さを通じて、前記第１の複数のＣＢ領域の前記第１のＣＢ領域（１７０、２４２）へと前記接続領域（１００）を注入するステップを含む、請求項２３に記載の方法。
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