JPS59100580A - 埋設ツエナ−ダイオ−ド - Google Patents
埋設ツエナ−ダイオ−ドInfo
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- JPS59100580A JPS59100580A JP21112783A JP21112783A JPS59100580A JP S59100580 A JPS59100580 A JP S59100580A JP 21112783 A JP21112783 A JP 21112783A JP 21112783 A JP21112783 A JP 21112783A JP S59100580 A JPS59100580 A JP S59100580A
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- semiconductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0664—Vertical bipolar transistor in combination with diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関するものであって、更に詳細に
は、ディスクリートなデバイスとして使用するか又は集
積回路内に於いて使用することの可能なツェナーダイオ
ードに関するものである。
は、ディスクリートなデバイスとして使用するか又は集
積回路内に於いて使用することの可能なツェナーダイオ
ードに関するものである。
ツェナーダイオードは従来公知であり、安定した基準電
圧を与えるべく礪能し、従ってツェナーダイオードは短
期的（即ち、数分程度）及び長期的（即ち、数時間程度
）の両方のツェナー電圧安定性を呈すると共に、ツェナ
ーノイズ（ツェナーブレークダウン電圧に於番プる公称
値からの変動）が低く、直列抵抗が最小であると共に、
多数のデバイス内にあって極めて再現性の高いツェナー
ブレークダウン電圧を与えるものでなければならない。
圧を与えるべく礪能し、従ってツェナーダイオードは短
期的（即ち、数分程度）及び長期的（即ち、数時間程度
）の両方のツェナー電圧安定性を呈すると共に、ツェナ
ーノイズ（ツェナーブレークダウン電圧に於番プる公称
値からの変動）が低く、直列抵抗が最小であると共に、
多数のデバイス内にあって極めて再現性の高いツェナー
ブレークダウン電圧を与えるものでなければならない。
集積回路に於ける１つのコンポーネントとしてツェナー
ダイオードが形成される場合には、同一の集積回路内に
設けられる他のデバイスに影響を与えることなしに製造
過程中に於いてツェナーブレークダウン電圧を変化させ
ることが可能である様な方法でツェナーダイオードを製
造することが可能でなければならず、且つ集積回路内の
他のデバイスを形成する為に使用するのと同一のプロセ
スによってツェナーダイオードを製造することが可能な
ものでなければならない。
ダイオードが形成される場合には、同一の集積回路内に
設けられる他のデバイスに影響を与えることなしに製造
過程中に於いてツェナーブレークダウン電圧を変化させ
ることが可能である様な方法でツェナーダイオードを製
造することが可能でなければならず、且つ集積回路内の
他のデバイスを形成する為に使用するのと同一のプロセ
スによってツェナーダイオードを製造することが可能な
ものでなければならない。
従来のツェナーダイオードの１例を第１図に断面で示し
てあり、例えば、Ｋ ｅｎｎｅｄｙ及びＱ’３ｒｉｅｎ
共若による゛拡散型Ｐ−Ｎ接合のアバランシェブレーク
ダウン特性（Ａ ｖａｌａｎｃｂｅ Ｂ ｒｅａｋｄ
ｏｗｎＣｈａｒａｃｔｅｒｉｓｔｉｃＳｏｆ ａ
Ｄ １ｆｆｕｓｅｄ Ｐ −ＮＪｕｎｃＮｏｎ ）
” 、 Ｉ ＲＥ ・トランズアクションズ・オン・
エレクｊ・ロン・デバイシーズ、 １９６２年１１月、
４７ｇ−４８３頁め文献に記載されている。第１図
に示した如く、Ｎ型コレクタ領域１１とＰ型ベース領域
１２とＮ十エミッタ領域１３とを有するトランジスタが
半導体基板内に形成されている。
てあり、例えば、Ｋ ｅｎｎｅｄｙ及びＱ’３ｒｉｅｎ
共若による゛拡散型Ｐ−Ｎ接合のアバランシェブレーク
ダウン特性（Ａ ｖａｌａｎｃｂｅ Ｂ ｒｅａｋｄ
ｏｗｎＣｈａｒａｃｔｅｒｉｓｔｉｃＳｏｆ ａ
Ｄ １ｆｆｕｓｅｄ Ｐ −ＮＪｕｎｃＮｏｎ ）
” 、 Ｉ ＲＥ ・トランズアクションズ・オン・
エレクｊ・ロン・デバイシーズ、 １９６２年１１月、
４７ｇ−４８３頁め文献に記載されている。第１図
に示した如く、Ｎ型コレクタ領域１１とＰ型ベース領域
１２とＮ十エミッタ領域１３とを有するトランジスタが
半導体基板内に形成されている。
重要なことであるが、このトランジスタをツェナーダイ
オードとして使用する場合には、コレクタ１１は電圧源
へ接続されず、且っＰＮツェナーダイオードがＰ型ベー
ス１２とＮ十エミッタ１３とによって形成される。この
様な所謂エミッターベースで形成されるツェナーダイオ
ードは、バイポーラトランジスタを製造する為の周知の
プロセスを使用することによって容易に製造することが
可能である。この様なエミッターベース型ツェナーダイ
オードは極めて再現性が高く、集積回路に於いてエミッ
ターベース型ツェナーダイオードを形成するのと同時に
形成されるバイポー、ラトランジスタのベース領域に対
して所望のシート抵抗を与えることが必要とされるＰ型
ベース領域１２内のドーパント濃度を極めて高精度で制
御することができるので、多数のデバイス、間に於いて
実質的に等しいツェナーブレークダウン電圧を与えるこ
とが可能である。しかしながら、この様なエミッターベ
ース型ツェナーダイオードのツェナーブレークダウン電
圧は不安定であり、ツェナーブレークダウン電圧に於け
るドリフトは、屡々、デバイスの最初の数分間の動作に
於いて約３０ミリボルトを超える様な場合がある。更に
、この様なエミッターベース型ツェナーダイオードのツ
ェナーノイズは極めて大きく且つ予測不可能なものであ
り、又比較的高濃度の所謂゛表面状態″が存在するデバ
イスの表面（即ち、酸化膜１４に隣接した領域）上に於
けるエミッタ１３とベース１２との接合部に於いてツェ
ナーブレークダウンが部分的に発生するので長期的なツ
ェナーブレークダウン電圧の安定性が劣っている。この
様な表面状態に関しては、゛半導体装置の物理及び技術
（Ｐ １１ｙｓｉｃｓ ａｎｄ Ｔ ｅｃｈｏ
ｏｉｏｇｙ ｏｆ Ｓ ｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｄ ｅｖｉｃｅｓ）”、ジョン ワイリー
アンド サンズ出版社、 １９６７年、 Ａ、 Ｓ、
Ｇｒｏｖｅ著の文献に記載されている。
オードとして使用する場合には、コレクタ１１は電圧源
へ接続されず、且っＰＮツェナーダイオードがＰ型ベー
ス１２とＮ十エミッタ１３とによって形成される。この
様な所謂エミッターベースで形成されるツェナーダイオ
ードは、バイポーラトランジスタを製造する為の周知の
プロセスを使用することによって容易に製造することが
可能である。この様なエミッターベース型ツェナーダイ
オードは極めて再現性が高く、集積回路に於いてエミッ
ターベース型ツェナーダイオードを形成するのと同時に
形成されるバイポー、ラトランジスタのベース領域に対
して所望のシート抵抗を与えることが必要とされるＰ型
ベース領域１２内のドーパント濃度を極めて高精度で制
御することができるので、多数のデバイス、間に於いて
実質的に等しいツェナーブレークダウン電圧を与えるこ
とが可能である。しかしながら、この様なエミッターベ
ース型ツェナーダイオードのツェナーブレークダウン電
圧は不安定であり、ツェナーブレークダウン電圧に於け
るドリフトは、屡々、デバイスの最初の数分間の動作に
於いて約３０ミリボルトを超える様な場合がある。更に
、この様なエミッターベース型ツェナーダイオードのツ
ェナーノイズは極めて大きく且つ予測不可能なものであ
り、又比較的高濃度の所謂゛表面状態″が存在するデバ
イスの表面（即ち、酸化膜１４に隣接した領域）上に於
けるエミッタ１３とベース１２との接合部に於いてツェ
ナーブレークダウンが部分的に発生するので長期的なツ
ェナーブレークダウン電圧の安定性が劣っている。この
様な表面状態に関しては、゛半導体装置の物理及び技術
（Ｐ １１ｙｓｉｃｓ ａｎｄ Ｔ ｅｃｈｏ
ｏｉｏｇｙ ｏｆ Ｓ ｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｄ ｅｖｉｃｅｓ）”、ジョン ワイリー
アンド サンズ出版社、 １９６７年、 Ａ、 Ｓ、
Ｇｒｏｖｅ著の文献に記載されている。
従来のツェナーダイオードの別の例としては、所謂゛分
離エミッタ埋設ツェナーダイオード″があり、その断面
を第２図に示してあり、又［）ｏｂｋｉｒｌ著の０．５
ｐｐｍ ／度のドリフトを有するモノリシックな温度安
定化させた電圧基準（Ｍ ｏｎｏｌ １ｔｈｉｃ Ｔ
ｅｍｐｅｒａｔｕｒｅ ５ｔａｂｉｌｉｚｅｄ Ｖ
ｏｌｔａｏｅ Ｒｅｆｅｒｅｎｃｅ ｗｉｔｈ
ｏ、ｓｐｐｍ ／” Ｄｒｉｆ’ｔ） ” 、 １９７
６年、ＩＥＥＥ・インターナショナル・ソリッドステイ
ト・サーキツツ・コンフエレンス、 １９７６年２月１
９日、 １０８−１０９頁の文献に記載されて−いる
。
離エミッタ埋設ツェナーダイオード″があり、その断面
を第２図に示してあり、又［）ｏｂｋｉｒｌ著の０．５
ｐｐｍ ／度のドリフトを有するモノリシックな温度安
定化させた電圧基準（Ｍ ｏｎｏｌ １ｔｈｉｃ Ｔ
ｅｍｐｅｒａｔｕｒｅ ５ｔａｂｉｌｉｚｅｄ Ｖ
ｏｌｔａｏｅ Ｒｅｆｅｒｅｎｃｅ ｗｉｔｈ
ｏ、ｓｐｐｍ ／” Ｄｒｉｆ’ｔ） ” 、 １９７
６年、ＩＥＥＥ・インターナショナル・ソリッドステイ
ト・サーキツツ・コンフエレンス、 １９７６年２月１
９日、 １０８−１０９頁の文献に記載されて−いる
。
第２図のアイソレーション−エミッタ型ツェナーダイオ
ードは、Ｎ−エピタキシャル層２２内に形成されている
Ｐ十型アイソレーション領域２３を有している。Ｐ＋ア
イソレーション（分離）領域２３へのコン、タクトは、
Ｐ型ベース領域２４によって成されている。図示した如
くＮ＋エミッタ２５が形成されており、埋設ツェナーダ
イオードがＰ＋アイソレーション領域２３とＮ十エミッ
タ領域２５との接合部に形成されている。重要なことで
あるが、Ｐ＋アイソレージ、ヨン領ｊａ ２３とＮ＋エ
ミッタ領域２５との間の接合全体が集積回路の表面２８
の下側に位置しており、従って第１図のエミッターベー
ス型ツェナーダイオードと比較して、ツェナーブレーク
ダウン電圧の安定性を著しく増加させている。しかしな
がら、Ｐ＋アイソレーション領域２３は、通常、比較的
大きく、従ってＰ＋アイソレーション領域２３とＮ十エ
ミッタ領域２５との間に極めて大きなツェナー接合を形
成しており、従ってツェナーダイオードのノイズレベル
が極めて高くなっている。更に、高度に制御可能なツェ
ナーブレークダウン電圧を与える為に、Ｐ＋アイソレー
ション領域２３のドーパント濃度は精密に制御されねば
ならない。このことは、集積回路を製造する上での極め
て不利益な点である。何故ならば、Ｐ＋アイソレーショ
ン領域２３を分離の為だけに使用するものであってツェ
ナーダイオードの１部を形成する為に使用するものでな
い場合には、Ｐ＋アイソレーション領域２３のドーパン
ト濃度をｒＲ密に制御することが必要ではないからであ
る。しかしながら、アイソレーション領域２３のドーパ
ント濃度を精密に制御した場合であっても、デバイス間
のツェナーブレークダウン電圧は最大１．５ボルト程度
異なる場合がある。
ードは、Ｎ−エピタキシャル層２２内に形成されている
Ｐ十型アイソレーション領域２３を有している。Ｐ＋ア
イソレーション（分離）領域２３へのコン、タクトは、
Ｐ型ベース領域２４によって成されている。図示した如
くＮ＋エミッタ２５が形成されており、埋設ツェナーダ
イオードがＰ＋アイソレーション領域２３とＮ十エミッ
タ領域２５との接合部に形成されている。重要なことで
あるが、Ｐ＋アイソレージ、ヨン領ｊａ ２３とＮ＋エ
ミッタ領域２５との間の接合全体が集積回路の表面２８
の下側に位置しており、従って第１図のエミッターベー
ス型ツェナーダイオードと比較して、ツェナーブレーク
ダウン電圧の安定性を著しく増加させている。しかしな
がら、Ｐ＋アイソレーション領域２３は、通常、比較的
大きく、従ってＰ＋アイソレーション領域２３とＮ十エ
ミッタ領域２５との間に極めて大きなツェナー接合を形
成しており、従ってツェナーダイオードのノイズレベル
が極めて高くなっている。更に、高度に制御可能なツェ
ナーブレークダウン電圧を与える為に、Ｐ＋アイソレー
ション領域２３のドーパント濃度は精密に制御されねば
ならない。このことは、集積回路を製造する上での極め
て不利益な点である。何故ならば、Ｐ＋アイソレーショ
ン領域２３を分離の為だけに使用するものであってツェ
ナーダイオードの１部を形成する為に使用するものでな
い場合には、Ｐ＋アイソレーション領域２３のドーパン
ト濃度をｒＲ密に制御することが必要ではないからであ
る。しかしながら、アイソレーション領域２３のドーパ
ント濃度を精密に制御した場合であっても、デバイス間
のツェナーブレークダウン電圧は最大１．５ボルト程度
異なる場合がある。
更に、Ｐ＋アイソレーション領域２３へ電気的接続を与
えているＰ−型ベース領域２４は、第３図及′び第４図
に示した如く、寄生のＰチャンネル接合型電界効果トラ
ンジスタ（ＪＦＥＴ）を形成している。更に詳細な第３
図の断面図及びそれに対応する第４図に示した如く、Ｐ
＋アイソレーション領域２３はＪＦＥＴ３０のドレイン
を形成しており、Ｎ十領域２５はＪＦＥＴ３０のゲート
を形成しており、Ｎ＋領域２５の下側に位置したＰ領域
２４の部分はＪＦＥＴ３０のチャンネルを形成しており
、且つ他のデバイスへ電気的に接続されでいるＰ型領域
２４０部分はＪＦＥＴ３０のソースを形成している。前
述した如く、Ｐ＋アイソレーション領域２３は埋設ツェ
ナーダイオード３１のアノードを形成し、又Ｎ十エミッ
タ領域２５は埋設ツェナーダイオード３１のカソードを
形成する。同様に、Ｐ領域Ｌ２４は所謂表面ツェナーダ
イオード３２のアノードを形成し、且つＮ十領域２５は
表面ツェナーダイオード３２のカソードを形成する。従
って、ＪＦＥＴ３０のチャンネル抵抗は、富に埋設ツェ
ナーダイオード３１と直列接続されており、従って直列
抵抗を不必要に高いものとしている。更に重要なことで
あるが、ＪＦＥＴ３０のピンチオフ電圧（即ち、それ以
上の値に於いてＪＦＥＴ３０がオフする仔なドレイン電
圧）が埋設ツェナーダイオード３１のツェナーブレーク
ダウン電圧よりも小さい場合に（ユ、ＪＦＥＴ３０がオ
フしたままの状態であり、ツェナーダイオード３１は端
子３５からクランプすべき電圧を受取ることがない。こ
の場合には、表面ツェナーダイオード３２のみが端子３
５上の電圧をクランプする。表面ツェナータイオード３
２は、前述した如く、エミッターベース型ツェナーダイ
オードの欠点の全てを有するものであるから、この様な
表面ツェナーダイオードによるクランプ動作は好ましい
ことではない。
えているＰ−型ベース領域２４は、第３図及′び第４図
に示した如く、寄生のＰチャンネル接合型電界効果トラ
ンジスタ（ＪＦＥＴ）を形成している。更に詳細な第３
図の断面図及びそれに対応する第４図に示した如く、Ｐ
＋アイソレーション領域２３はＪＦＥＴ３０のドレイン
を形成しており、Ｎ十領域２５はＪＦＥＴ３０のゲート
を形成しており、Ｎ＋領域２５の下側に位置したＰ領域
２４の部分はＪＦＥＴ３０のチャンネルを形成しており
、且つ他のデバイスへ電気的に接続されでいるＰ型領域
２４０部分はＪＦＥＴ３０のソースを形成している。前
述した如く、Ｐ＋アイソレーション領域２３は埋設ツェ
ナーダイオード３１のアノードを形成し、又Ｎ十エミッ
タ領域２５は埋設ツェナーダイオード３１のカソードを
形成する。同様に、Ｐ領域Ｌ２４は所謂表面ツェナーダ
イオード３２のアノードを形成し、且つＮ十領域２５は
表面ツェナーダイオード３２のカソードを形成する。従
って、ＪＦＥＴ３０のチャンネル抵抗は、富に埋設ツェ
ナーダイオード３１と直列接続されており、従って直列
抵抗を不必要に高いものとしている。更に重要なことで
あるが、ＪＦＥＴ３０のピンチオフ電圧（即ち、それ以
上の値に於いてＪＦＥＴ３０がオフする仔なドレイン電
圧）が埋設ツェナーダイオード３１のツェナーブレーク
ダウン電圧よりも小さい場合に（ユ、ＪＦＥＴ３０がオ
フしたままの状態であり、ツェナーダイオード３１は端
子３５からクランプすべき電圧を受取ることがない。こ
の場合には、表面ツェナーダイオード３２のみが端子３
５上の電圧をクランプする。表面ツェナータイオード３
２は、前述した如く、エミッターベース型ツェナーダイ
オードの欠点の全てを有するものであるから、この様な
表面ツェナーダイオードによるクランプ動作は好ましい
ことではない。
ＪＦＥＴ３０のピンチオフ電圧は以下の如く定性される
。
。
尚、■Ｐ：ビンチオフ電圧
Ｋ ：定数
Ｗｏｈ：第２図及び第３図に示した様なチャンネル幅
Ｐｃｈ：チャンネル領域２４の不純物潜度。
ＪＦＦＴ３０のピンチオフ電圧が埋設ツェナーダイオー
ド３１のツェナーブレークダウン電圧よりも大きいもの
であることを確保する為に、チャンネル２４のチャンネ
ル幅Ｗｃｈ 及び／又は ドーパント濃度Ｐ。１１は比
較的高いものでなければならない。何故ならば、集積回
路に於いては、トランジスタ装置（不図示）が第２図の
ツェナーダイオードの形成と同時的に形成され、且つト
ランジスタ装置のベース領域が第２図の領Ｉａ２４と同
時的に形成されるものであって、領域２４のチャンネル
幅Ｗ 及びドーパント温度Ｐ。１１が比較的太き１Ｎ いので、ベース幅及びベース領域のドーパン］・濃度が
比較的大きくなり、その結果集積回路の残部に形成され
るトランジスタの宵流利得即ちパべ一タ値°′が好まし
くない程度に低い値となる。
ド３１のツェナーブレークダウン電圧よりも大きいもの
であることを確保する為に、チャンネル２４のチャンネ
ル幅Ｗｃｈ 及び／又は ドーパント濃度Ｐ。１１は比
較的高いものでなければならない。何故ならば、集積回
路に於いては、トランジスタ装置（不図示）が第２図の
ツェナーダイオードの形成と同時的に形成され、且つト
ランジスタ装置のベース領域が第２図の領Ｉａ２４と同
時的に形成されるものであって、領域２４のチャンネル
幅Ｗ 及びドーパント温度Ｐ。１１が比較的太き１Ｎ いので、ベース幅及びベース領域のドーパン］・濃度が
比較的大きくなり、その結果集積回路の残部に形成され
るトランジスタの宵流利得即ちパべ一タ値°′が好まし
くない程度に低い値となる。
更に別の従来のツェナーダイオードは、１９７８年にカ
リフォルニア大学バーフレイ校の電気工学及びコンピュ
ータサイエンス部へ提出されたＫｗａｎ著の“イオン注
入した埋設モノリシックツェナーダイオード（Ｉ Ｏｎ
−１ｍｐｌａｎｔｅｄ Ｓ ｕｂ −Ｓ ｕｒｆａ
ｃｅＭｏｎｏｌｉｔｈｉｃ Ｚｅｎｅｒ Ｄｉｏｄ
ｅ）”というリサーチペーパーに記載されている。ｌ（
ｗａｎの構造を第５図に断面で示しである。第５図の構
造は、ツェナー接合面積が極めて小さく且つ高度に再現
性があり又安定なツェナーブレークダウン電圧を有する
ツェナーダイオードを与えている。しかしながら、第５
図に示したＫ ｗａｎの（＆造は、バイポーラ装置を製
造するのに使用するスタンダードのプロセス工程に加え
て、２個の拡散工程と、２個のマスクエ稈と、２個のド
ーパント注入工程とを必要としている。この様なアプロ
ーチをとることにより、第５図の（１４造を集積回路の
残部に同時的に形成されるバイポーラ装置（不図示）を
製造するのに必要なプロセス工程とは実質的に独立的に
製造されるものであり、従って比較的複雑であると共に
高価な製造プロセスとなっている。更に、第５図の構造
では、ツェナー接合９３とＰ型電気的コンタクト９４と
の間の相互接続領域８１を形成する為にイオン注入を使
用しており、その結果ツェナーダイオードと直列した好
ましくない程度に高い抵抗が形成されており、従ってツ
ェナーダイオードへ印加された電圧を広範囲の電流に亘
って選択した値ヘクランブさせるツェナーダイオードの
能力を劣化させている。
リフォルニア大学バーフレイ校の電気工学及びコンピュ
ータサイエンス部へ提出されたＫｗａｎ著の“イオン注
入した埋設モノリシックツェナーダイオード（Ｉ Ｏｎ
−１ｍｐｌａｎｔｅｄ Ｓ ｕｂ −Ｓ ｕｒｆａ
ｃｅＭｏｎｏｌｉｔｈｉｃ Ｚｅｎｅｒ Ｄｉｏｄ
ｅ）”というリサーチペーパーに記載されている。ｌ（
ｗａｎの構造を第５図に断面で示しである。第５図の構
造は、ツェナー接合面積が極めて小さく且つ高度に再現
性があり又安定なツェナーブレークダウン電圧を有する
ツェナーダイオードを与えている。しかしながら、第５
図に示したＫ ｗａｎの（＆造は、バイポーラ装置を製
造するのに使用するスタンダードのプロセス工程に加え
て、２個の拡散工程と、２個のマスクエ稈と、２個のド
ーパント注入工程とを必要としている。この様なアプロ
ーチをとることにより、第５図の（１４造を集積回路の
残部に同時的に形成されるバイポーラ装置（不図示）を
製造するのに必要なプロセス工程とは実質的に独立的に
製造されるものであり、従って比較的複雑であると共に
高価な製造プロセスとなっている。更に、第５図の構造
では、ツェナー接合９３とＰ型電気的コンタクト９４と
の間の相互接続領域８１を形成する為にイオン注入を使
用しており、その結果ツェナーダイオードと直列した好
ましくない程度に高い抵抗が形成されており、従ってツ
ェナーダイオードへ印加された電圧を広範囲の電流に亘
って選択した値ヘクランブさせるツェナーダイオードの
能力を劣化させている。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ディスクリートなツ
ェナーダイオードとして使用するのに好適であると共に
集積回路装置の１要素として使用するのにも適した新規
なツェナーダイオード及びその初造方法を提供すること
を目的とする。
した如き従来技術の欠点を解消し、ディスクリートなツ
ェナーダイオードとして使用するのに好適であると共に
集積回路装置の１要素として使用するのにも適した新規
なツェナーダイオード及びその初造方法を提供すること
を目的とする。
本発明の１実施例によれば、ツェナーダイオード内の付
加的にドーパントを導入することによってツェナーダイ
オードを製造する一方、その他のデバイスはこの付加的
なドーパントの導入を行なうことなしに形成される。従
って、形成されるツェナーダイオードは大きなチャンネ
ル幅を有しており、その結果直列抵抗が低く且つ奇生の
ＪＦＥＴピンチオフ電圧が高くなっτおり、一方その（
ｔ！１の形成されたデバイスは所望の電流刊行を有して
いる。
加的にドーパントを導入することによってツェナーダイ
オードを製造する一方、その他のデバイスはこの付加的
なドーパントの導入を行なうことなしに形成される。従
って、形成されるツェナーダイオードは大きなチャンネ
ル幅を有しており、その結果直列抵抗が低く且つ奇生の
ＪＦＥＴピンチオフ電圧が高くなっτおり、一方その（
ｔ！１の形成されたデバイスは所望の電流刊行を有して
いる。
本発明の別の実施例によれば、デバイスの表面近傍部分
に位置したツェナーダイオードのＰＮ接合部分が特にツ
ェナーダイオードの表面の下側に位置したツェナーダイ
オードＰＮ接合部分のツェナーブレークダウン電圧より
も一層高いツェナーブレークダウン電圧を有する様に製
造されており、従ってデバイスの表面に於いてツェナー
ブレークダウンが発生する様な従来のツェナーダイオー
ドと比較してツェナーダイオードの特性を改善している
。
に位置したツェナーダイオードのＰＮ接合部分が特にツ
ェナーダイオードの表面の下側に位置したツェナーダイ
オードＰＮ接合部分のツェナーブレークダウン電圧より
も一層高いツェナーブレークダウン電圧を有する様に製
造されており、従ってデバイスの表面に於いてツェナー
ブレークダウンが発生する様な従来のツェナーダイオー
ドと比較してツェナーダイオードの特性を改善している
。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第６ａ図の断面図は本発明に
基づいて構成されたツェナーダイオードの１実施例を示
している。Ｐ型領域２９が存在することにより、チャン
ネル幅Ｗ。ｈを従来のデバイスのチャンネル幅（通常１
乃至２μｍ）と比較して約８μｍへ増加させており、寄
生のＪＦＥＴ（第４図に関して前に説明した〉のピンチ
オフ電圧をツェナーブレークダウン電圧を遥かに超えた
値へ上昇させており、その結果領域２３．２４及び２５
によって形成される奇生のＪＦＥＴの効果を著しく減少
させると共にツェナーダイオード特性を不変のままとさ
せている。
について詳細に説明する。第６ａ図の断面図は本発明に
基づいて構成されたツェナーダイオードの１実施例を示
している。Ｐ型領域２９が存在することにより、チャン
ネル幅Ｗ。ｈを従来のデバイスのチャンネル幅（通常１
乃至２μｍ）と比較して約８μｍへ増加させており、寄
生のＪＦＥＴ（第４図に関して前に説明した〉のピンチ
オフ電圧をツェナーブレークダウン電圧を遥かに超えた
値へ上昇させており、その結果領域２３．２４及び２５
によって形成される奇生のＪＦＥＴの効果を著しく減少
させると共にツェナーダイオード特性を不変のままとさ
せている。
第６ａ図の埋設ツェナーダイオードを製造するのと同時
的にバイポーラトランジスタを製造する為の１技術に関
し第６ｂ図乃至第６ｇ図を参考に説明する。第６ｂ図に
示した如く、＜１１１＞の結晶方位を有し約５乃至２０
Ω・ｒ、ｍの範囲内の導電度を有するＰ型シリコン基板
１１を使用する。
的にバイポーラトランジスタを製造する為の１技術に関
し第６ｂ図乃至第６ｇ図を参考に説明する。第６ｂ図に
示した如く、＜１１１＞の結晶方位を有し約５乃至２０
Ω・ｒ、ｍの範囲内の導電度を有するＰ型シリコン基板
１１を使用する。
基板１１の表面上に、゛例えば、約１，１００℃の温度
で約６０分間湿潤酸素中におい−Ｃ酸化させることによ
り約１．３μｍの厚さに酸化層１２を形成する。
で約６０分間湿潤酸素中におい−Ｃ酸化させることによ
り約１．３μｍの厚さに酸化層１２を形成する。
酸化層１２を、例えば、公知のホトリソグラフィ技術及
びエツチング技術を使用してパターン形成し、Ｎ十埋込
コレクタ領域１３ａ及び１３ｂを形成する為の開口を画
定する。酸化層１２内のこれらの開口は、例えば、ＭＷ
弗化水素酸でエツチングすることによって形成する。次
いで、例えば、最初に砒素又はアンチモニのドーパント
を例えば約１，２７０℃の温度で約６０分間三酸化アン
チモン（Ｓｂ２０ａ）源等から付着させて約２５Ω／口
のシート抵抗を与えることによってＮ十埋込コレクタ領
域１３ａ、１３１＋を形成する。アンチモニドーパント
を使用する場合には、次いで、例えば、酸化層１４を形
成する際に基板１１内にドーパントを拡散させる。酸化
層１４の形成及びアンチモニドーパントの拡散は、例え
ば、基板１１を約１．２７０℃の温度で約３６０分間基
板１１を乾燥酸素へ露呈させ、酸化膜１４を約４，００
０人の厚さへ形成させることによって行なう。酸化膜１
２の厚さはこのステップの間に幾分増加するが、このこ
とは余り重要ではない。埋込コレクタ領域１３ａ【よ後
に形成されるべきツェナーダイオード１ａのアノードと
して掘能し、且つ埋込コレクタ領域１３ｂは後に形成さ
れるべきＮＰＮｔ−ランジスタ１ｂのコレクタとして機
能する。
びエツチング技術を使用してパターン形成し、Ｎ十埋込
コレクタ領域１３ａ及び１３ｂを形成する為の開口を画
定する。酸化層１２内のこれらの開口は、例えば、ＭＷ
弗化水素酸でエツチングすることによって形成する。次
いで、例えば、最初に砒素又はアンチモニのドーパント
を例えば約１，２７０℃の温度で約６０分間三酸化アン
チモン（Ｓｂ２０ａ）源等から付着させて約２５Ω／口
のシート抵抗を与えることによってＮ十埋込コレクタ領
域１３ａ、１３１＋を形成する。アンチモニドーパント
を使用する場合には、次いで、例えば、酸化層１４を形
成する際に基板１１内にドーパントを拡散させる。酸化
層１４の形成及びアンチモニドーパントの拡散は、例え
ば、基板１１を約１．２７０℃の温度で約３６０分間基
板１１を乾燥酸素へ露呈させ、酸化膜１４を約４，００
０人の厚さへ形成させることによって行なう。酸化膜１
２の厚さはこのステップの間に幾分増加するが、このこ
とは余り重要ではない。埋込コレクタ領域１３ａ【よ後
に形成されるべきツェナーダイオード１ａのアノードと
して掘能し、且つ埋込コレクタ領域１３ｂは後に形成さ
れるべきＮＰＮｔ−ランジスタ１ｂのコレクタとして機
能する。
次いで、例えば、弗化水素酸でエツチングすることによ
って酸化層１２及び１４を除去する。次いで、第６Ｃ図
に示した如く、Ｐ−基板１１上にＮ型エピタキシャルシ
リコ２層１５を形成する。
って酸化層１２及び１４を除去する。次いで、第６Ｃ図
に示した如く、Ｐ−基板１１上にＮ型エピタキシャルシ
リコ２層１５を形成する。
このエピタキシャルシリコン層１５は、例え＆よ、約１
，１５０℃の湿度で十分な時間ＳｉＣρ４を使用するこ
とによって約１８μｍの厚さに形成し、■ビタキシャル
シリコン層１５を所望の厚さとさせている。エピタキシ
ャルシリコンＩＪ１５Ｉま約１×１Ｑ ＋４乃至５ｘｌ
Ｏ”原子数／ ｃｍ’の範囲内のドーパント濃度を有し
ており、且つ約１乃至５Ω・ｃｍの範囲内の導電度を有
している。基板１１とエピタキシャルシリコン層１５と
を一体として以後゛°ウニ八へ°と呼称する。
，１５０℃の湿度で十分な時間ＳｉＣρ４を使用するこ
とによって約１８μｍの厚さに形成し、■ビタキシャル
シリコン層１５を所望の厚さとさせている。エピタキシ
ャルシリコンＩＪ１５Ｉま約１×１Ｑ ＋４乃至５ｘｌ
Ｏ”原子数／ ｃｍ’の範囲内のドーパント濃度を有し
ており、且つ約１乃至５Ω・ｃｍの範囲内の導電度を有
している。基板１１とエピタキシャルシリコン層１５と
を一体として以後゛°ウニ八へ°と呼称する。
１６ｃ図に関し説明すると、次いで、エピタキシャルシ
リコン層１５の表面上に酸化層１６を形成する。酸化層
１６は、例えば、約ｉ、ｉｏｏ℃の温度で約６０分間湿
潤酸素中において酸化さゼることによって約１３，００
０人の厚さへ形成させる。次し１で、酸化層１６を、例
えば、公知のホトリソグラフィ技術及びエツチング技術
を使用してパターン形成し、Ｐ＋アイソレーション領域
１７の位置を画定する。酸化層１６の露出部分を、例え
ば、緩衝弗化水素酸でエツチングし、その際にＰ＋アイ
ソレーション領域１７を形成すべきエピタキシャルシリ
コン層１５の領域を露出させる。第６Ｃ図に示した如く
、次いで、例えば、エピタキシャルシリコン層１５の露
出領域内にボロンドーノくントを導入させることによっ
てＰ＋アイソレーション領域１７を形成し、例えば、約
ｉ、ｉｏｏ℃の温度で約３０分間Ｂ２０３源を使用する
ことによって約６Ω／′口のシート抵抗を与える。この
様にボロンを領域１７内へ導入させた後に、ウェハを再
びマスフしてツェナータイオードを形成すべき領域１７
の部分の周りに付；ノロ的な領域２２を開口させる。
リコン層１５の表面上に酸化層１６を形成する。酸化層
１６は、例えば、約ｉ、ｉｏｏ℃の温度で約６０分間湿
潤酸素中において酸化さゼることによって約１３，００
０人の厚さへ形成させる。次し１で、酸化層１６を、例
えば、公知のホトリソグラフィ技術及びエツチング技術
を使用してパターン形成し、Ｐ＋アイソレーション領域
１７の位置を画定する。酸化層１６の露出部分を、例え
ば、緩衝弗化水素酸でエツチングし、その際にＰ＋アイ
ソレーション領域１７を形成すべきエピタキシャルシリ
コン層１５の領域を露出させる。第６Ｃ図に示した如く
、次いで、例えば、エピタキシャルシリコン層１５の露
出領域内にボロンドーノくントを導入させることによっ
てＰ＋アイソレーション領域１７を形成し、例えば、約
ｉ、ｉｏｏ℃の温度で約３０分間Ｂ２０３源を使用する
ことによって約６Ω／′口のシート抵抗を与える。この
様にボロンを領域１７内へ導入させた後に、ウェハを再
びマスフしてツェナータイオードを形成すべき領域１７
の部分の周りに付；ノロ的な領域２２を開口させる。
次いで、例えば、約９６５°Ｃの温度で約２０分間ＤＮ
８Ｔａを使用してウェハに対して一層高いシート抵抗
の第２のボロン付着４行ない、約５０Ω／口のシート抵
抗を与える。酸化１ｉ！１６の開口を介して後に形成す
１シるべさＰ＋アイソレーション領域１７及び後に形成
されるべき領域２２内へ導入されているボロンドーパン
トを、次いで、例えば、酸化層１８の形成の際に拡散さ
せる。ウェハを約１．２００℃の温度で約４詩聞乾爆引
１＼露呈させることによって酸化層１８を形成すると共
に、ボロンドーパントを拡散させ、その結果酸化層１８
を約６，０００人の厚さに形成すると共に、Ｐ＋トド−
ン１〜を拡散さゼることによってＰ＋アイソレーション
領Ｉｇ１７及び領域２２を形成する。この状態を第６Ｃ
図に示しである。酸化膜１８を形成する際に、酸化１俗
１６の厚さが多少増加するが、この点は特に問題ではな
い。
８Ｔａを使用してウェハに対して一層高いシート抵抗
の第２のボロン付着４行ない、約５０Ω／口のシート抵
抗を与える。酸化１ｉ！１６の開口を介して後に形成す
１シるべさＰ＋アイソレーション領域１７及び後に形成
されるべき領域２２内へ導入されているボロンドーパン
トを、次いで、例えば、酸化層１８の形成の際に拡散さ
せる。ウェハを約１．２００℃の温度で約４詩聞乾爆引
１＼露呈させることによって酸化層１８を形成すると共
に、ボロンドーパントを拡散させ、その結果酸化層１８
を約６，０００人の厚さに形成すると共に、Ｐ＋トド−
ン１〜を拡散さゼることによってＰ＋アイソレーション
領Ｉｇ１７及び領域２２を形成する。この状態を第６Ｃ
図に示しである。酸化膜１８を形成する際に、酸化１俗
１６の厚さが多少増加するが、この点は特に問題ではな
い。
第６ｄ図に示した如く、Ｎ＋フンタクト１９ｂを形成し
Ｎ十埋込コレクタ領、域１３ｂへの電気的接続部を提供
する。Ｎ＋シコンクト領域１９ｂを形成する為には、例
えば、公知のホトリソグラフィ技術を使用して、Ｎ＋シ
コンクト領域１９ｂの位置を決定する為に酸化層１６を
パターニングする。次いで、酸化層１６の露出部分を、
例えば、緩衝弗化水素酸でエツチングし、その際に後に
形成されるべきＮ＋シコンクト領域１９ｂの位置に於い
てエピタキシャルシリコン層１５の表面を露出させる。
Ｎ十埋込コレクタ領、域１３ｂへの電気的接続部を提供
する。Ｎ＋シコンクト領域１９ｂを形成する為には、例
えば、公知のホトリソグラフィ技術を使用して、Ｎ＋シ
コンクト領域１９ｂの位置を決定する為に酸化層１６を
パターニングする。次いで、酸化層１６の露出部分を、
例えば、緩衝弗化水素酸でエツチングし、その際に後に
形成されるべきＮ＋シコンクト領域１９ｂの位置に於い
てエピタキシャルシリコン層１５の表面を露出させる。
次いで、エピタキシャル層１５の露出領域内にＮ型ドー
パントを付着さゼる。この付着は、例えば、約２．２の
Ｖ／Ｉ特性を与える為に燐ドーパントを導入することに
よって行なわれ、例えば約ｉ、ｉｏｏ℃の温度で約１時
間ＰＯＣρ３を使用することによって行なう。次いで、
例えば、約１．２００℃の温度で約１８０分間ウェハを
乾燥酸素ｌ＼露呈させることによってＮ型ドーパントを
拡散させ、その際にＮ＋トド−ントを拡散させてＮ十埋
込コレクタ領Ｍ’１３ｂと接触するＮ＋コンタクト１９
１）を形成する。この拡散の過程中、酸化層２０が約３
，０００人の厚さに形成される。酸化層２０を形成する
際に、酸化１゛１６及び１８も多少厚さが増加づ−るが
、このことは特に問題ではない。重要なことであるが、
Ｎ＋シコンクト領域１９ｂを形成する必要がある場合は
、本発明に基づいて形成されるツェナーダイオードと同
時に形成されるトランジスタ又はその他のダイオードの
飽和抵抗、を減少することが望まれる場合のみである。
パントを付着さゼる。この付着は、例えば、約２．２の
Ｖ／Ｉ特性を与える為に燐ドーパントを導入することに
よって行なわれ、例えば約ｉ、ｉｏｏ℃の温度で約１時
間ＰＯＣρ３を使用することによって行なう。次いで、
例えば、約１．２００℃の温度で約１８０分間ウェハを
乾燥酸素ｌ＼露呈させることによってＮ型ドーパントを
拡散させ、その際にＮ＋トド−ントを拡散させてＮ十埋
込コレクタ領Ｍ’１３ｂと接触するＮ＋コンタクト１９
１）を形成する。この拡散の過程中、酸化層２０が約３
，０００人の厚さに形成される。酸化層２０を形成する
際に、酸化１゛１６及び１８も多少厚さが増加づ−るが
、このことは特に問題ではない。重要なことであるが、
Ｎ＋シコンクト領域１９ｂを形成する必要がある場合は
、本発明に基づいて形成されるツェナーダイオードと同
時に形成されるトランジスタ又はその他のダイオードの
飽和抵抗、を減少することが望まれる場合のみである。
次いで、第６ｅ図に示した如く、酸化層１６及び１８を
パターン形成して前に形成した領域２２とオーバーラツ
プするＰ型ツェナーダイオード領域２３ａとＰ型トラン
ジスタベース２３ｂを夫々形成する為の開口２１ａ及び
２１ｂを形成する。
パターン形成して前に形成した領域２２とオーバーラツ
プするＰ型ツェナーダイオード領域２３ａとＰ型トラン
ジスタベース２３ｂを夫々形成する為の開口２１ａ及び
２１ｂを形成する。
この工程に於いて、例えば、公知のホトリソグラフィ技
術を使用して酸化層１６及び１８をパターン形成し、酸
化層１６の露出部分を、例えば、緩衝弗化水素酸でエツ
チングすることによって除去する。次いで、例えば、ウ
ェハの表面を約９００乃至ｉ、ｏｏｏ℃の温度で約３５
分間ＢＮ源へ露呈することによってエピタキシャルシリ
コン層１５の露出部分内へＰ型ドーパントを導入し、エ
ピタキシャル層１５の露出部分内へドーパン１〜を導入
することによって約４０乃至６０Ω／口の範囲内のシー
ト抵抗を与える。次いで、例えば、ウェハを約１．１５
０℃の温度で約９０分間ウェハを湿潤酸素へ露呈するこ
とによってこれらのＰ型ドーパントを拡散させ、Ｐ型頭
域２３ａ及び２３ｂの上方に酸化層５６（第６ｆ図）を
約５，０ＯＯＡの厚さに形成する。この工程中酸化領域
１６，１８及び２０の厚さが多少増加するが、この様な
多少のＩさの増加は特に問題ではない。
術を使用して酸化層１６及び１８をパターン形成し、酸
化層１６の露出部分を、例えば、緩衝弗化水素酸でエツ
チングすることによって除去する。次いで、例えば、ウ
ェハの表面を約９００乃至ｉ、ｏｏｏ℃の温度で約３５
分間ＢＮ源へ露呈することによってエピタキシャルシリ
コン層１５の露出部分内へＰ型ドーパントを導入し、エ
ピタキシャル層１５の露出部分内へドーパン１〜を導入
することによって約４０乃至６０Ω／口の範囲内のシー
ト抵抗を与える。次いで、例えば、ウェハを約１．１５
０℃の温度で約９０分間ウェハを湿潤酸素へ露呈するこ
とによってこれらのＰ型ドーパントを拡散させ、Ｐ型頭
域２３ａ及び２３ｂの上方に酸化層５６（第６ｆ図）を
約５，０ＯＯＡの厚さに形成する。この工程中酸化領域
１６，１８及び２０の厚さが多少増加するが、この様な
多少のＩさの増加は特に問題ではない。
次いで、第６ｆ図に示した如く、例えば、公知のホトリ
ソグラフィ技術を使用してＮ十領域２５ａ 、２５ｂ
、２５ｃ及び２５ｄの位置を決定する。
ソグラフィ技術を使用してＮ十領域２５ａ 、２５ｂ
、２５ｃ及び２５ｄの位置を決定する。
次いで、例えば、緩衝弗化水素酸でエツチングする事に
よって酸化層５６の露出部分を除去し、Ｎ＋領域２５ａ
乃至２５ｄを形成すべきエピタキシャルシリコン層１５
の部分を露出させる。次いで、約４乃至６Ω／口の範囲
内のＶ／Ｉ特性を与える為に、例えば、約１，０２０℃
の温度でＰＯＣβ３源を使用することによってエピタキ
シャルシリコン層１５の露出部分内へ燐ドーパントを導
入させる串によってＮ十領域２５ａ乃至２５ｄを形成す
る。
よって酸化層５６の露出部分を除去し、Ｎ＋領域２５ａ
乃至２５ｄを形成すべきエピタキシャルシリコン層１５
の部分を露出させる。次いで、約４乃至６Ω／口の範囲
内のＶ／Ｉ特性を与える為に、例えば、約１，０２０℃
の温度でＰＯＣβ３源を使用することによってエピタキ
シャルシリコン層１５の露出部分内へ燐ドーパントを導
入させる串によってＮ十領域２５ａ乃至２５ｄを形成す
る。
次いで、例えば、約１，０７０℃の温度で約３０分間ウ
ェハを湿ｆｌｙ素へ露呈する事によってこれらの燐ドー
パントを拡散させてＮ十領域２５ａ乃至２５ｄを形成し
、その際に酸化層５７を約２，２００人の厚さに形成す
る。この場合に、酸化層１６，１８．２０及び５６の厚
さも多少増加するが、この様な厚さの増加は特に問題で
はない。領域２５ａはツェナーダイオード１ａのカソー
ドとして機能し、且つ領域１７の拡散された端部とオー
バーラツプせねばならない。領域２５ｂはＮＰＮトラン
ジスタ１ｂのエミッタとして機能する。領域２５Ｃはコ
レクタ領域１３ａへのコンタクトとして煎能し、且つ領
域２５ｄはコレクタ領域１３ｂへのコンタクトとして機
能する。
ェハを湿ｆｌｙ素へ露呈する事によってこれらの燐ドー
パントを拡散させてＮ十領域２５ａ乃至２５ｄを形成し
、その際に酸化層５７を約２，２００人の厚さに形成す
る。この場合に、酸化層１６，１８．２０及び５６の厚
さも多少増加するが、この様な厚さの増加は特に問題で
はない。領域２５ａはツェナーダイオード１ａのカソー
ドとして機能し、且つ領域１７の拡散された端部とオー
バーラツプせねばならない。領域２５ｂはＮＰＮトラン
ジスタ１ｂのエミッタとして機能する。領域２５Ｃはコ
レクタ領域１３ａへのコンタクトとして煎能し、且つ領
域２５ｄはコレクタ領域１３ｂへのコンタクトとして機
能する。
次いで、第６ｇ図に示した如く、所望により、電気的相
互接続３０−１乃至３０−４を形成する。
互接続３０−１乃至３０−４を形成する。
これらの電気的相互接続は、最初に、酸化層１６゜１８
．２０．５６及び５７をパターニングしてエピタキシャ
ルシリコン層１５内に形成されており相互接続３０−１
乃至３０−４へ接続されるべき領域を露出させることに
よって形成される。この酸化層１６，１８．２０．５６
及び５７の画定は、例えば、公知のホトリソグラフィ技
術を使用し酸化層の露出部分を緩衝弗化水素酸でエツチ
ングすることによって行なう。エピタキシャルシリコン
層１５内に形成されている選択領域を酸化層の適宜の部
分を除去することによって露出させ、例えばアルミニウ
ム、アルミニウム合金又はドープしたポリシリコン等の
様な電気的に導電性の物質からなる層を公知の方法でウ
ェハの表面上に形成し、且つ公知のホトリソグラフィエ
ツチング技術を使用してパターニングし、複数個の電気
的相互接続３０−１乃至３０−４を形成する。この様に
して完成した構造を第６ｇ図に示しである。
．２０．５６及び５７をパターニングしてエピタキシャ
ルシリコン層１５内に形成されており相互接続３０−１
乃至３０−４へ接続されるべき領域を露出させることに
よって形成される。この酸化層１６，１８．２０．５６
及び５７の画定は、例えば、公知のホトリソグラフィ技
術を使用し酸化層の露出部分を緩衝弗化水素酸でエツチ
ングすることによって行なう。エピタキシャルシリコン
層１５内に形成されている選択領域を酸化層の適宜の部
分を除去することによって露出させ、例えばアルミニウ
ム、アルミニウム合金又はドープしたポリシリコン等の
様な電気的に導電性の物質からなる層を公知の方法でウ
ェハの表面上に形成し、且つ公知のホトリソグラフィエ
ツチング技術を使用してパターニングし、複数個の電気
的相互接続３０−１乃至３０−４を形成する。この様に
して完成した構造を第６ｇ図に示しである。
本発明の別の実施例の断面を第７図に示しである。シリ
コン基板１１上にＮ型エピタキシャルシリコ２層５０が
形成されている。Ｎ型エピタキシャル領域５０内にＰ型
領域５１が形成されており、それは本発明の実施例に基
づいて構成されるツェナーダイオードのアノードを形成
する。Ｐ型領域５１内にＮ十領域５２が形成されており
、それはツェナーダイオードのカソードを形成する。図
示した如く、Ｎ型領域５４がＰ型領域５１内に形成され
ている。基板の表面は絶縁層５３によって被覆されてお
り、絶縁層５３を介して開口が形成されると共に、電気
的コンタクト５５及び５６が形成されており、Ｐ型頭Ｉ
ｔ＜５１及びＮ十領域５２の夫々へ電気的相互接続を与
えている。第７図の構成の１部を拡大して第８図に示し
ており、対応する要素には対応する番号を使用して示し
である。
コン基板１１上にＮ型エピタキシャルシリコ２層５０が
形成されている。Ｎ型エピタキシャル領域５０内にＰ型
領域５１が形成されており、それは本発明の実施例に基
づいて構成されるツェナーダイオードのアノードを形成
する。Ｐ型領域５１内にＮ十領域５２が形成されており
、それはツェナーダイオードのカソードを形成する。図
示した如く、Ｎ型領域５４がＰ型領域５１内に形成され
ている。基板の表面は絶縁層５３によって被覆されてお
り、絶縁層５３を介して開口が形成されると共に、電気
的コンタクト５５及び５６が形成されており、Ｐ型頭Ｉ
ｔ＜５１及びＮ十領域５２の夫々へ電気的相互接続を与
えている。第７図の構成の１部を拡大して第８図に示し
ており、対応する要素には対応する番号を使用して示し
である。
第８図の構造の領域Ａのツェナーブレークダウン電圧は
Ｎ型領域５４とＰ型領域５１との間の接合の平面接合ブ
レークダウン電圧である。領域ＡのＰＮ接合は対称的な
ステップ接合として考えることが可能である。何故なら
ば、接合の両側に於けるドーパント濃度は実質的に同じ
だからである（但し、導電型は反対極性である）。アバ
ランシェ電界（即ち、ＰＮ接合を横切ってアバランシェ
を起こさせるのに必要な電界）は約２，５Ｘ Ｉ ＱＳ
Ｖ／ｃｍである。領域Ａのツェナーブレークダウン電圧
は次式によって定６される。
Ｎ型領域５４とＰ型領域５１との間の接合の平面接合ブ
レークダウン電圧である。領域ＡのＰＮ接合は対称的な
ステップ接合として考えることが可能である。何故なら
ば、接合の両側に於けるドーパント濃度は実質的に同じ
だからである（但し、導電型は反対極性である）。アバ
ランシェ電界（即ち、ＰＮ接合を横切ってアバランシェ
を起こさせるのに必要な電界）は約２，５Ｘ Ｉ ＱＳ
Ｖ／ｃｍである。領域Ａのツェナーブレークダウン電圧
は次式によって定６される。
Ｖ ＝ Ｅ ２Ｅ、／（ＱＮ）
ａ ８１
− ９．７７ボル１〜
尚、Ｎ ：ドナー原子の濃度又はアクセプタ原子＝４Ｘ
１０ｉ８原子数／ ｃｍ３ Ｅｓｉ’シリコンの誘電率＝ １０−１２Ｆ／ｃｎ＋Ｅ
ａ ニブレークダウンに於ける臨界電界ｑ ：電子の
電荷の大きさ＝１．６ｘ ｉ ｏ−＋ｑＣｏｕｌｏｍｂ Ｖ ：領ＭＡのツェナーブレークダウン電圧。
１０ｉ８原子数／ ｃｍ３ Ｅｓｉ’シリコンの誘電率＝ １０−１２Ｆ／ｃｎ＋Ｅ
ａ ニブレークダウンに於ける臨界電界ｑ ：電子の
電荷の大きさ＝１．６ｘ ｉ ｏ−＋ｑＣｏｕｌｏｍｂ Ｖ ：領ＭＡのツェナーブレークダウン電圧。
第８図の領域ＢのＰＮ接合のツェナーブレークダウン電
圧は領域ＢのＰＮ接合の曲率半径に依存する。ＰＮ接合
の曲率半径がツェナーブレークダウン電圧に著しい影響
を与える為には、接合の曲率半径はアバランシェ動作中
の空乏層の幅よりも小さなものでなければならない。空
乏層の幅Ｗｄは次式の如く定ｉされる。
圧は領域ＢのＰＮ接合の曲率半径に依存する。ＰＮ接合
の曲率半径がツェナーブレークダウン電圧に著しい影響
を与える為には、接合の曲率半径はアバランシェ動作中
の空乏層の幅よりも小さなものでなければならない。空
乏層の幅Ｗｄは次式の如く定ｉされる。
尚、ＮＡニアクセブタ原子ａ度
ＮＤ：ドナー原子濃度。
従って、領域ＢのＰＮ接合がデバイスの表面９９から約
０．２μｍ超えた位置に位置している場合には、領域Ｂ
のＰＮ接合の曲率半径は領域ＢのＰＮ接合のツェナーブ
レークダウン電圧を領域ＡのＰＮ接合のツェナーブレー
クダウン電圧以下に著しく減少させることはない。この
ことはぐ領域Ｂ内に形成される表面ツェナーダイオード
の効果を除去する点で望ましいことである。
０．２μｍ超えた位置に位置している場合には、領域Ｂ
のＰＮ接合の曲率半径は領域ＢのＰＮ接合のツェナーブ
レークダウン電圧を領域ＡのＰＮ接合のツェナーブレー
クダウン電圧以下に著しく減少させることはない。この
ことはぐ領域Ｂ内に形成される表面ツェナーダイオード
の効果を除去する点で望ましいことである。
領ｔｉ、ｔ ｃのＰＮ接合のツェナーブレークダウン電
圧は、従来のＰＮダイオードのエミッターベース接合の
埋設ツェナーブレークダウン電圧であるに過ぎない。領
域ＣのＰＮ接合に対しては、ツェナーブレークダウン電
圧は、通常、約６ボルト程度である。
圧は、従来のＰＮダイオードのエミッターベース接合の
埋設ツェナーブレークダウン電圧であるに過ぎない。領
域ＣのＰＮ接合に対しては、ツェナーブレークダウン電
圧は、通常、約６ボルト程度である。
領域５４のドーパント濃度は領域５２のドーパント濃度
よりも著しく低いので、領域ＢのＰＮ接合のツェナーブ
レークダウン電圧は領域Ｃ及びＤのそれよりも著しく高
くなっている。領域り内の領域５１のドーパント濃度は
領域り内のＰＮ接合の湾曲によって発生されるドーパン
トの再分布効果に起因し領１ｇ、Ｃ内の領域５１のドー
パント濃度よりも低いので、領域りは領域Ｃよりも一層
高いツェナーブレークダウン電圧を有している。従って
、領域りに最も近い領域Ｃの部分は両方の領域５１及び
５２の最高のドーパント濃度を有しており、従って領域
りに最も近い領域Ｃの部分は領域Ａ、Ｂ、Ｃ及びＤの最
低のツェナーブレークダウン電圧を有している。
よりも著しく低いので、領域ＢのＰＮ接合のツェナーブ
レークダウン電圧は領域Ｃ及びＤのそれよりも著しく高
くなっている。領域り内の領域５１のドーパント濃度は
領域り内のＰＮ接合の湾曲によって発生されるドーパン
トの再分布効果に起因し領１ｇ、Ｃ内の領域５１のドー
パント濃度よりも低いので、領域りは領域Ｃよりも一層
高いツェナーブレークダウン電圧を有している。従って
、領域りに最も近い領域Ｃの部分は両方の領域５１及び
５２の最高のドーパント濃度を有しており、従って領域
りに最も近い領域Ｃの部分は領域Ａ、Ｂ、Ｃ及びＤの最
低のツェナーブレークダウン電圧を有している。
領域Ａ、Ｂ、Ｃ及びＤのＰＮ接合は一体となっては能し
、デバイス全体としてのツェナーブレークダウン電圧は
領域りに最も近いＣの部分によって支配される。何故な
らば、その他の全ての領域は領域Ｃのこの部分よりも一
層高いブレークダウン電圧を有するからである。
、デバイス全体としてのツェナーブレークダウン電圧は
領域りに最も近いＣの部分によって支配される。何故な
らば、その他の全ての領域は領域Ｃのこの部分よりも一
層高いブレークダウン電圧を有するからである。
従って、本発明のこの実施例に基づくツェナーダイオー
ドを製造するのに必要なドーパント条件は以下の如くで
ある。第１に、領域５４内にＰ型不純物よりも大きなＮ
型不耗物濃度を与え領域５４を軽度にドープしたＮ型領
域とさせる為に、Ｎ型領域５４のドーパント濃度は表面
９９に於けるＰ型領域５１のドーパント濃度よりも少な
くとも多少大きなものでなければならない。第２に、領
域Ａ及びＢ内の領域５４のＰ型ドーパント濃度と実質的
に等しいＮ型ドーパント濃度の領域５４を設け、領域Ａ
及びＢを領域Ｃ及びＤのツェナーブレークダウン電圧よ
りも一層高いツェナーブレークダウン電圧を有する対称
的な接合として薇能させる為に、表面９９に於いてＮ型
領域５４のドーパント濃度はＮ十領域５２のドーパント
濃度よりも低いものでなければならない（少なくとも１
０倍低いものであり且つ好適には１００倍低いものであ
る）。Ｐ型領域５１の直列抵抗を最小とする為には、Ｎ
型領域５４の厚さＴ１を、好適には、Ｐ型領域５１の厚
さＴ２よりも著しく小さなものとする。好適には、領域
５４の厚さを、島々、領域５１の厚さの１０％とする。
ドを製造するのに必要なドーパント条件は以下の如くで
ある。第１に、領域５４内にＰ型不純物よりも大きなＮ
型不耗物濃度を与え領域５４を軽度にドープしたＮ型領
域とさせる為に、Ｎ型領域５４のドーパント濃度は表面
９９に於けるＰ型領域５１のドーパント濃度よりも少な
くとも多少大きなものでなければならない。第２に、領
域Ａ及びＢ内の領域５４のＰ型ドーパント濃度と実質的
に等しいＮ型ドーパント濃度の領域５４を設け、領域Ａ
及びＢを領域Ｃ及びＤのツェナーブレークダウン電圧よ
りも一層高いツェナーブレークダウン電圧を有する対称
的な接合として薇能させる為に、表面９９に於いてＮ型
領域５４のドーパント濃度はＮ十領域５２のドーパント
濃度よりも低いものでなければならない（少なくとも１
０倍低いものであり且つ好適には１００倍低いものであ
る）。Ｐ型領域５１の直列抵抗を最小とする為には、Ｎ
型領域５４の厚さＴ１を、好適には、Ｐ型領域５１の厚
さＴ２よりも著しく小さなものとする。好適には、領域
５４の厚さを、島々、領域５１の厚さの１０％とする。
最後に、Ｎ型領域５４の厚さＴ１は、ツェナーブレーク
ダウン中の空乏領域（不図示）の幅より著しく大きなも
のでなければならない（好適には、１０倍以上大きなも
のである）。ツェナーブーレークダウン中の空乏領域の
幅は約０．０１μｍであり、電界の゛クラウディング効
果により領域Ａの実質的に直線な接合部に沿ったものよ
りも湾曲した接合部（例えば、領域Ｂ及びＤ）に於いて
空乏領域の幅は一層大きくなっている。
ダウン中の空乏領域（不図示）の幅より著しく大きなも
のでなければならない（好適には、１０倍以上大きなも
のである）。ツェナーブーレークダウン中の空乏領域の
幅は約０．０１μｍであり、電界の゛クラウディング効
果により領域Ａの実質的に直線な接合部に沿ったものよ
りも湾曲した接合部（例えば、領域Ｂ及びＤ）に於いて
空乏領域の幅は一層大きくなっている。
領域５４の厚さがツェナーブレークダウン中の空乏領域
の幅よりも大きいので、領域Ｂ内のＰＮ接合の湾曲は領
ＭＢのツェナーブレークダウン電圧に殆ど影響を与える
ことがなく、従って領域Ｂのツェナーブレークダウン電
圧が領域りのツェナーブレークダウン電圧よりも大きな
値に維持され、従って領１Ｂ内に於いてツェナーブレー
クダウンが発生することが防止される。
の幅よりも大きいので、領域Ｂ内のＰＮ接合の湾曲は領
ＭＢのツェナーブレークダウン電圧に殆ど影響を与える
ことがなく、従って領域Ｂのツェナーブレークダウン電
圧が領域りのツェナーブレークダウン電圧よりも大きな
値に維持され、従って領１Ｂ内に於いてツェナーブレー
クダウンが発生することが防止される。
特に必要なことではないが、望ましいこととして、Ｎ型
領域５４とＰ壁領域５１との間のドーパント濃度勾配が
Ｐ壁領域５１とＮ十領域５２との間のドーパント濃度勾
配よりも小さなものであることが望ましい−（少なくと
も１０倍小さく又好適には１００００倍小ものである）
。そうすることにより、領域Ａ及びＢのツェナーブレー
クダウン電圧を領ｖＵＤのツェナーブレークダウン電圧
よりも大きな値に確保することが可能となる。
領域５４とＰ壁領域５１との間のドーパント濃度勾配が
Ｐ壁領域５１とＮ十領域５２との間のドーパント濃度勾
配よりも小さなものであることが望ましい−（少なくと
も１０倍小さく又好適には１００００倍小ものである）
。そうすることにより、領域Ａ及びＢのツェナーブレー
クダウン電圧を領ｖＵＤのツェナーブレークダウン電圧
よりも大きな値に確保することが可能となる。
本発明の実施例に基づいて構成されたツェナーダイオー
ドのツェナーノイズは前述したＫｗａｎｌｉ造のツェナ
ーノイズと類似したものであって、ツェナーブレークダ
ウンが発生する小さな面積に起因するものである（即ち
、領域りに最も近接した領域Ｃの小さな部分）。更に、
）（ｗａｎの領域８１（第５図）と比較して領域５１（
第８図）の抵抗は一層低いものであるから、直列抵抗に
よるツェナーノイズへの寄与はＫｗａｎ構造のものより
も一層低いものである。
ドのツェナーノイズは前述したＫｗａｎｌｉ造のツェナ
ーノイズと類似したものであって、ツェナーブレークダ
ウンが発生する小さな面積に起因するものである（即ち
、領域りに最も近接した領域Ｃの小さな部分）。更に、
）（ｗａｎの領域８１（第５図）と比較して領域５１（
第８図）の抵抗は一層低いものであるから、直列抵抗に
よるツェナーノイズへの寄与はＫｗａｎ構造のものより
も一層低いものである。
本発明に基づいて構成される埋設ツェナーダイオードを
Ｉａ造すると共に同時的にバイポーラトランジスタを製
造する１技術に関し第９ａ図乃至第９ｑ図を参照して説
明する。第９ａ図に示した如く、約５乃至２０Ω・ｃｍ
の範囲内の導電度を有すると共に＜１１１＞の結晶方位
を有するＰ型シリコン基板１１を使用する。基板１１の
表面上に酸化層１２を、例えば、約１，１００℃の温度
で約６０分間湿潤酸素中において酸化させることによっ
て約１．３μｍの厚さに形成する。次いで、例えば、公
知のホトリソグラフィ技術及びエツチング技術を使用し
て酸化１ｉｊ１２をパターン形成し、Ｎ十埋込コレクタ
領域１３ａ及び１３ｂを形成する為の開口を画定する。
Ｉａ造すると共に同時的にバイポーラトランジスタを製
造する１技術に関し第９ａ図乃至第９ｑ図を参照して説
明する。第９ａ図に示した如く、約５乃至２０Ω・ｃｍ
の範囲内の導電度を有すると共に＜１１１＞の結晶方位
を有するＰ型シリコン基板１１を使用する。基板１１の
表面上に酸化層１２を、例えば、約１，１００℃の温度
で約６０分間湿潤酸素中において酸化させることによっ
て約１．３μｍの厚さに形成する。次いで、例えば、公
知のホトリソグラフィ技術及びエツチング技術を使用し
て酸化１ｉｊ１２をパターン形成し、Ｎ十埋込コレクタ
領域１３ａ及び１３ｂを形成する為の開口を画定する。
酸化層１２内のこれらの開口は、例えば、緩衝弗化水素
酸でエツチングすることによって形成する。次いで、例
えば、約２５０７／口のシート抵抗を与える為に、例え
ば約１，２７０℃の温度で約６０分間三酸化アンチモン
（ＳｂｚＯａ）源等から砒素又はアンチモニのドーパン
トを付着させることによってＮ十埋込コレクタ領ｂ１１
３ ａ及び１３ｂを形成する。アンチモニドーバントを
使用づ゛る場合には、次いで、例えば、酸化層１４を形
成する過捏中にドーパン］・を基板１１内に拡散させる
。酸化層１４とアンチモニドーパン１−の拡散とは、例
えば、約１，２７０℃の湿度で約３ｅｔＯ分間塁板１１
を乾燥酸素へ露呈することによって行なわれ、従って約
４，０００人の厚さに酸化層１４を形成する。この工程
中酸化膜１２の厚さが幾分増加されるが、このことは特
に重要なことではない。
酸でエツチングすることによって形成する。次いで、例
えば、約２５０７／口のシート抵抗を与える為に、例え
ば約１，２７０℃の温度で約６０分間三酸化アンチモン
（ＳｂｚＯａ）源等から砒素又はアンチモニのドーパン
トを付着させることによってＮ十埋込コレクタ領ｂ１１
３ ａ及び１３ｂを形成する。アンチモニドーバントを
使用づ゛る場合には、次いで、例えば、酸化層１４を形
成する過捏中にドーパン］・を基板１１内に拡散させる
。酸化層１４とアンチモニドーパン１−の拡散とは、例
えば、約１，２７０℃の湿度で約３ｅｔＯ分間塁板１１
を乾燥酸素へ露呈することによって行なわれ、従って約
４，０００人の厚さに酸化層１４を形成する。この工程
中酸化膜１２の厚さが幾分増加されるが、このことは特
に重要なことではない。
埋込コレクタ領域１３ａは後に形成されるべきツェナー
ダイオード１ａのアノードとして改能し、一方埋込コレ
クタ領域１３ｂは後に形成されるべきＮＰＮｔ−ランジ
スタ１ｂのコレクタとして機能する。
ダイオード１ａのアノードとして改能し、一方埋込コレ
クタ領域１３ｂは後に形成されるべきＮＰＮｔ−ランジ
スタ１ｂのコレクタとして機能する。
次いぐ、例えば、弗化水素酸でエツチングすることによ
り、酸化層１２及び１４を除去する。次いで、第９ｂ図
に示した如く、基板１１上にＮ型エピタキシャルシリコ
２層１５を形成する。このエピタキシャルシリコン層１
５は、例えば、約１．１５０℃の温度でエピタキシャル
シリコン層１５の所望の厚さが得られるのに十分な時間
に亘ってＳｉＣβ４を使用することによって約１８μｍ
の厚さに形成する。エピタキシャルシリコン層１５は、
約ｌＸ１０１４乃至５ Ｘ １０１５原子数／Ｃｌｌ１
１の範囲内のドーパント湯度を有しており、且つ約１乃
至５Ω・ｃｎ＋の範囲内の導電度を有している。以後、
基板１１とエピタキシャルシリコン層１５とを一体とし
て“′ウェハ″と呼称する。
り、酸化層１２及び１４を除去する。次いで、第９ｂ図
に示した如く、基板１１上にＮ型エピタキシャルシリコ
２層１５を形成する。このエピタキシャルシリコン層１
５は、例えば、約１．１５０℃の温度でエピタキシャル
シリコン層１５の所望の厚さが得られるのに十分な時間
に亘ってＳｉＣβ４を使用することによって約１８μｍ
の厚さに形成する。エピタキシャルシリコン層１５は、
約ｌＸ１０１４乃至５ Ｘ １０１５原子数／Ｃｌｌ１
１の範囲内のドーパント湯度を有しており、且つ約１乃
至５Ω・ｃｎ＋の範囲内の導電度を有している。以後、
基板１１とエピタキシャルシリコン層１５とを一体とし
て“′ウェハ″と呼称する。
次いで、エピタキシャルシリコン層１５の表面上に酸化
層１６を形成する。酸化層１６は例えば、約１，１００
℃の温度で約１２０分間湿潤酸素中において酸化するこ
とにより約１３，０００人の厚さに形成する。次いで、
例えば、公知のホトリソグラフィ技術及びエツチング技
術を使用して酸化層１６をバターニングし、Ｐ＋アイソ
レーション領域１７の位置を画定する。次いで、例えば
、緩衝弗化水素酸で酸化層１６を部分的にエツチングし
、Ｐ＋アイソレーション領域１７を形成すべきエピタキ
シャルシリコン層１５の領域を露出させる。次いで、例
えば、エピタキシャルシリコン層１５の露出領域内にボ
ロンドーパントを導入することによってＰ＋アイソレー
ション領域１７を形成する。この場合に、例えば、約１
，１００℃の温度で約３０分間Ｂ２０３源を使用するこ
とにより約６Ω／口のシート抵抗を与える。後に形成さ
れるべきＰ＋アイソレーション領域１７内へ酸化層１６
の開口を介して導入するボロンドーパントを、例えば、
酸化層１８を形成する過程中に拡散させる。例えば、ウ
ェハを約１，２００℃の温度で約４時間乾燥酸素へ露呈
させることにより酸化層１８を形成すると共にＰ＋アイ
ソレーションドーパントを拡散させ第９ｂ図に示した如
り、酸化層１８を約６，０００人の厚さに形成すると共
にＰ＋ドーパントを拡散してＰ＋アイソレーション領域
１７を形成する。酸化層１８を形成する過程中、酸化層
１６の厚さが多少増加するが、このことは特に重要では
ない。
層１６を形成する。酸化層１６は例えば、約１，１００
℃の温度で約１２０分間湿潤酸素中において酸化するこ
とにより約１３，０００人の厚さに形成する。次いで、
例えば、公知のホトリソグラフィ技術及びエツチング技
術を使用して酸化層１６をバターニングし、Ｐ＋アイソ
レーション領域１７の位置を画定する。次いで、例えば
、緩衝弗化水素酸で酸化層１６を部分的にエツチングし
、Ｐ＋アイソレーション領域１７を形成すべきエピタキ
シャルシリコン層１５の領域を露出させる。次いで、例
えば、エピタキシャルシリコン層１５の露出領域内にボ
ロンドーパントを導入することによってＰ＋アイソレー
ション領域１７を形成する。この場合に、例えば、約１
，１００℃の温度で約３０分間Ｂ２０３源を使用するこ
とにより約６Ω／口のシート抵抗を与える。後に形成さ
れるべきＰ＋アイソレーション領域１７内へ酸化層１６
の開口を介して導入するボロンドーパントを、例えば、
酸化層１８を形成する過程中に拡散させる。例えば、ウ
ェハを約１，２００℃の温度で約４時間乾燥酸素へ露呈
させることにより酸化層１８を形成すると共にＰ＋アイ
ソレーションドーパントを拡散させ第９ｂ図に示した如
り、酸化層１８を約６，０００人の厚さに形成すると共
にＰ＋ドーパントを拡散してＰ＋アイソレーション領域
１７を形成する。酸化層１８を形成する過程中、酸化層
１６の厚さが多少増加するが、このことは特に重要では
ない。
第９Ｃ図に示した如く、Ｎ＋コンタクト１９ｂが形成さ
れてＮ十埋込コレクタ領域１３ｂへの電気的接続を与え
る。Ｎ＋シコンクト領域１９ｂを形成する為には、例え
ば、公知のホトリングラフィ技術を使用して酸化層１６
をパターニングし、Ｎ＋シコンクト領域１９ｂの位置を
画定する。次いで、例えば、緩衝弗化水素酸でエツチン
グすることにより酸化層１６の露出部分を除去し、後に
Ｎ＋コンクト領ｂ１．１９ｂを形成すべき位置に於いて
エピタキシャルシリコン層１５の表面を露出させる。次
いで、エピタキシャルシリコン層１５の表面領域内にＮ
型ドーパントを付着させる。この付着は、〜例えば、約
ｉ、ｉｏｏ℃の温度で約１時間ＰＯＣρ３源を使用して
約２．２のＶ／Ｉ特性を与える為に燐ドーパントを導入
することによって行なう。次いで、例えば、約１，２０
０℃の温度で約１８０分間ウェハを乾燥酸素に露呈する
ことによりＮ型ドーパントを拡散させ、このＮ＋トド−
ントの拡散によりＮ十埋込コレクタ領域１３ｂとコンタ
クトするＮ＋コンタクト１９ｂを形成する。この拡散過
程中、酸化層２０は約３，０００人の厚さに形成される
。この酸化層２０の形成中、酸化層１６及び１８も多少
厚さが増加するが、このことは特に重要ではない。重要
なことは、本発明に基づいて形成されるツェナーダイオ
ードと共に同時的に形成されるトランジスタ又はその他
のダイオードの飽和抵抗を減少することが望まれる場合
にのみＮ十コンタクト領［１９ｂを形成する必要がある
ということである。
れてＮ十埋込コレクタ領域１３ｂへの電気的接続を与え
る。Ｎ＋シコンクト領域１９ｂを形成する為には、例え
ば、公知のホトリングラフィ技術を使用して酸化層１６
をパターニングし、Ｎ＋シコンクト領域１９ｂの位置を
画定する。次いで、例えば、緩衝弗化水素酸でエツチン
グすることにより酸化層１６の露出部分を除去し、後に
Ｎ＋コンクト領ｂ１．１９ｂを形成すべき位置に於いて
エピタキシャルシリコン層１５の表面を露出させる。次
いで、エピタキシャルシリコン層１５の表面領域内にＮ
型ドーパントを付着させる。この付着は、〜例えば、約
ｉ、ｉｏｏ℃の温度で約１時間ＰＯＣρ３源を使用して
約２．２のＶ／Ｉ特性を与える為に燐ドーパントを導入
することによって行なう。次いで、例えば、約１，２０
０℃の温度で約１８０分間ウェハを乾燥酸素に露呈する
ことによりＮ型ドーパントを拡散させ、このＮ＋トド−
ントの拡散によりＮ十埋込コレクタ領域１３ｂとコンタ
クトするＮ＋コンタクト１９ｂを形成する。この拡散過
程中、酸化層２０は約３，０００人の厚さに形成される
。この酸化層２０の形成中、酸化層１６及び１８も多少
厚さが増加するが、このことは特に重要ではない。重要
なことは、本発明に基づいて形成されるツェナーダイオ
ードと共に同時的に形成されるトランジスタ又はその他
のダイオードの飽和抵抗を減少することが望まれる場合
にのみＮ十コンタクト領［１９ｂを形成する必要がある
ということである。
第９ｄ図に示した如く、次いで、例えば、公知のホトリ
ソグラフィ技術によってツェナーダイオードを形成すべ
き位置２１ａを決定する。例えば、緩衝弗化水素酸でエ
ツチングすることにより、ツェナーダイオードを形成す
べき場所を表ね１′酸化層１−６の露出部分を除去する
。次いで、例えば、エピタキシャル層１５の再露出され
た部分内に砒素をイオン注入することによりＮ型領域２
２を形成する。この砒素のイオン注入は、例えば、約１
５０ＫｅＶのエネルギレベルで約２ ｘ １０ ”乃至
１０Ｘ１０”１１’を子数／Ｃｌｌ１２の範囲内のドー
ズ量を使用することにより公知のイオン注入技術を行な
って実施する。このドーズｍ＠調整して、形成すべきＰ
型領域２３ａ （第９ｅ図）のドーパント濃度に基づく
ツェナーダイオード特性をｆｉｌ ３Ｂ化する。
ソグラフィ技術によってツェナーダイオードを形成すべ
き位置２１ａを決定する。例えば、緩衝弗化水素酸でエ
ツチングすることにより、ツェナーダイオードを形成す
べき場所を表ね１′酸化層１−６の露出部分を除去する
。次いで、例えば、エピタキシャル層１５の再露出され
た部分内に砒素をイオン注入することによりＮ型領域２
２を形成する。この砒素のイオン注入は、例えば、約１
５０ＫｅＶのエネルギレベルで約２ ｘ １０ ”乃至
１０Ｘ１０”１１’を子数／Ｃｌｌ１２の範囲内のドー
ズ量を使用することにより公知のイオン注入技術を行な
って実施する。このドーズｍ＠調整して、形成すべきＰ
型領域２３ａ （第９ｅ図）のドーパント濃度に基づく
ツェナーダイオード特性をｆｉｌ ３Ｂ化する。
このイオン注入の過程中、酸化層１６．１８及び２０は
マスクとして□能し、酸化層１６が除去されている領ｂ
Ａ２２以外の領域内に砒素がイオン注入されることを防
止する。
マスクとして□能し、酸化層１６が除去されている領ｂ
Ａ２２以外の領域内に砒素がイオン注入されることを防
止する。
第９ｅ図に示した如く、次いで、酸化層１６をパターニ
ングしてＰ型ツェナーダイオード領［２３ａ及びＰ型ト
ランジスタベース２３ｂを夫々形成する為の開口２１ａ
及び２１ｂを形成する。このステップに於いて、例えば
、公知のホトリソグラフィ技術を使用することによって
酸化層１６をパターニングし、例えば、緩衝弗化水素酸
でエツチングすることによって酸化層１６の露出部分を
除去する。次いで、例えば、ウェハの表面を約９００乃
至ｉ、ｏｏｏ℃の温度で約３５分間ＢＮ源へ露呈するこ
とによってエピタキシャル層１５の露出部分内にＰ型ド
ーパントを付着させ、その際にドーパントをエピタキシ
ャル層１５の露出部分内に導入して約４０乃至６０Ω／
口の範囲内のシート抵抗を与える。次いで、例えば、ウ
ェハを約１，１５０℃の温度で約９０分間湿潤酸素へ露
呈することによってこれらのＰ型ドーパントを拡散させ
、その際にＰ型領域２３ａ及び２３ｂの上方に約ｓ、ｏ
ｏ。
ングしてＰ型ツェナーダイオード領［２３ａ及びＰ型ト
ランジスタベース２３ｂを夫々形成する為の開口２１ａ
及び２１ｂを形成する。このステップに於いて、例えば
、公知のホトリソグラフィ技術を使用することによって
酸化層１６をパターニングし、例えば、緩衝弗化水素酸
でエツチングすることによって酸化層１６の露出部分を
除去する。次いで、例えば、ウェハの表面を約９００乃
至ｉ、ｏｏｏ℃の温度で約３５分間ＢＮ源へ露呈するこ
とによってエピタキシャル層１５の露出部分内にＰ型ド
ーパントを付着させ、その際にドーパントをエピタキシ
ャル層１５の露出部分内に導入して約４０乃至６０Ω／
口の範囲内のシート抵抗を与える。次いで、例えば、ウ
ェハを約１，１５０℃の温度で約９０分間湿潤酸素へ露
呈することによってこれらのＰ型ドーパントを拡散させ
、その際にＰ型領域２３ａ及び２３ｂの上方に約ｓ、ｏ
ｏ。
人の厚さの酸化層５６を形成する（第９ｆ図）。
このステップ中、酸化領域１６．１８及び２０の厚さが
多少増加するが、この様な多少の厚さの増加は特に重要
ではない。
多少増加するが、この様な多少の厚さの増加は特に重要
ではない。
本ツェナーダイオードを形成するのと同時に形成される
その他のトランジスタ及びダイオードの動作特性に影響
を与えることなしに、上述した工程によって与えられる
ドーパント及び温度によって決められる値からツェナー
ブレークダウン電圧を修正することが望まれる場合には
、領域２４ａを形成すべき（即ち、領域２３ｂではない
）エピタキシャルシリコン層１５の部分のみを露出させ
るマスク工程を利用すると共に、拡散した後に領域２４
ａを形成する付加的なドーパント注入を使用する（第９
ｅ図乃至第９ｇ図）。Ｐ型ドーパント（例えばボロン）
でこの様な付加的なイオン注入を行なう場合には、ツェ
ナー電圧が減少され、一方、Ｎ型ドーパント（例えば燐
）を使用してイオン注入を行なう場合には、ツェナー電
圧が増加する。この様なツェナーブレークダウン電圧の
調整を行なうことにより、ツェナーダイオードの公称の
ツェナー電圧から約±３０％の範囲で調整を行なうこと
が可能である。
その他のトランジスタ及びダイオードの動作特性に影響
を与えることなしに、上述した工程によって与えられる
ドーパント及び温度によって決められる値からツェナー
ブレークダウン電圧を修正することが望まれる場合には
、領域２４ａを形成すべき（即ち、領域２３ｂではない
）エピタキシャルシリコン層１５の部分のみを露出させ
るマスク工程を利用すると共に、拡散した後に領域２４
ａを形成する付加的なドーパント注入を使用する（第９
ｅ図乃至第９ｇ図）。Ｐ型ドーパント（例えばボロン）
でこの様な付加的なイオン注入を行なう場合には、ツェ
ナー電圧が減少され、一方、Ｎ型ドーパント（例えば燐
）を使用してイオン注入を行なう場合には、ツェナー電
圧が増加する。この様なツェナーブレークダウン電圧の
調整を行なうことにより、ツェナーダイオードの公称の
ツェナー電圧から約±３０％の範囲で調整を行なうこと
が可能である。
次に、第９ｆ図に関し説明すると、例えば、公知のホト
リソグラフィ技術を使用することによってＮ十領域２５
ａ乃至２５ｄの位置を決定する。
リソグラフィ技術を使用することによってＮ十領域２５
ａ乃至２５ｄの位置を決定する。
次いで、例えば、緩衝弗化水素酸でエツチングすること
により酸化ＪＩ５６．１６及び２ｏの露出部分を除去し
、その際にＮ十領域２５ａ乃至２５ｄを形成すべ゛きエ
ピタキシャルシリコン層１５の部分を露出させる。次い
で、例えば、約１，０２０℃の温度でＰＯＣｌ２を使用
することによって、エピタキシャルシリコン層１５の露
出部分内に約４乃至６Ω／口の範囲内のＶ／Ｉ特性を与
える為に燐ドーパントを付着させることによってＮ十領
域２５ａ乃至２５ｄを形成する。次いで、例えば、約１
．０７０℃の温度で約３０分間ウェハを湿潤酸素へ露呈
することによってこれらの燐ドーパントを拡散させてＮ
十領域２５ａ乃至２５ｄを形成し、その際に約２，２０
０人の厚さの酸化層５７を形成する。
により酸化ＪＩ５６．１６及び２ｏの露出部分を除去し
、その際にＮ十領域２５ａ乃至２５ｄを形成すべ゛きエ
ピタキシャルシリコン層１５の部分を露出させる。次い
で、例えば、約１，０２０℃の温度でＰＯＣｌ２を使用
することによって、エピタキシャルシリコン層１５の露
出部分内に約４乃至６Ω／口の範囲内のＶ／Ｉ特性を与
える為に燐ドーパントを付着させることによってＮ十領
域２５ａ乃至２５ｄを形成する。次いで、例えば、約１
．０７０℃の温度で約３０分間ウェハを湿潤酸素へ露呈
することによってこれらの燐ドーパントを拡散させてＮ
十領域２５ａ乃至２５ｄを形成し、その際に約２，２０
０人の厚さの酸化層５７を形成する。
この際に、酸化層１６．１８．２０及び５６の厚さも多
少増加するが、この様な多少の厚さの増加は特に重数で
はない。領域２５ａはツェナーダイオード１ａのカソー
ドとして機能し、領域２５ｂはＮＰＮｔ−ランジスタ１
ｂのエミッタとして確能する。領域２５ｃはコレクタ領
域１３ａへのコレクタコンタクトとして機能し、領Ｍ２
５ｄはコレクタ領１１３ｂへのコレクタコンタクトとし
て機能する。
少増加するが、この様な多少の厚さの増加は特に重数で
はない。領域２５ａはツェナーダイオード１ａのカソー
ドとして機能し、領域２５ｂはＮＰＮｔ−ランジスタ１
ｂのエミッタとして確能する。領域２５ｃはコレクタ領
域１３ａへのコレクタコンタクトとして機能し、領Ｍ２
５ｄはコレクタ領１１３ｂへのコレクタコンタクトとし
て機能する。
第９ｇ図に示した如く、次いで、所望により、電気的相
互接続３０−１乃至３０−４を形成する。
互接続３０−１乃至３０−４を形成する。
これらの相互接続は、最初に、酸化層１６．１８゜５６
及び５７をパターニングして電気的相互接続３０−１乃
至３０−４へ接続すべきエピタキシャルシリコン層１５
内に形成されている領域を露出さゼることによって形成
する。例えば、公知のホトリソグラフィ技術を使用し酸
化層を緩衝弗化水素酸でエツチングすることによって酸
化層１６゜１８．５６及び５７の形状を画定する。酸化
層の適宜の部分を除去することによってエピタキシャル
シリコン層１５内に形成されている選択領域を露出させ
、アルミニウム、アルミニウム合金又はドープしたポリ
シリコンの様な導電性物質からな−る層をウェハの表面
上に形成し、且つ公知のホトリソグラフィ技術及びエツ
チング技術を使用してパターニングし、複数個の電気的
相互接続３〇−１乃至３０−４を形成する。かくの如く
して完成されたｖＩ造を第９ｇ図に示しである。
及び５７をパターニングして電気的相互接続３０−１乃
至３０−４へ接続すべきエピタキシャルシリコン層１５
内に形成されている領域を露出さゼることによって形成
する。例えば、公知のホトリソグラフィ技術を使用し酸
化層を緩衝弗化水素酸でエツチングすることによって酸
化層１６゜１８．５６及び５７の形状を画定する。酸化
層の適宜の部分を除去することによってエピタキシャル
シリコン層１５内に形成されている選択領域を露出させ
、アルミニウム、アルミニウム合金又はドープしたポリ
シリコンの様な導電性物質からな−る層をウェハの表面
上に形成し、且つ公知のホトリソグラフィ技術及びエツ
チング技術を使用してパターニングし、複数個の電気的
相互接続３〇−１乃至３０−４を形成する。かくの如く
して完成されたｖＩ造を第９ｇ図に示しである。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
第１図は従来のツェナーダイオードを示した断面図、第
２図は従来の別のツェナーダイオードを示した断面図、
第３図は第２図に示した従来のツエナーダイオードの詳
細図、第４図は第３図の梅漬を示した概略図、第５図は
従来の更に別のツェナーダイオードを示した断面図、第
６ａ図は、ｉｔ発明の１実施例に基づいて構成されたツ
ェナーダイオードを示した断面図、第６１）図乃至第６
ｇ図は第６ａ図のツェナーダイオードを製造するのに使
用される１製造工程を示した各断面図、第７図は本発明
の別の実施例に基づいて構成されたツェナーダイオード
の断面図、第８図は第７図のツェナーダイオードの１部
を更に詳廁に示した断面図、第９ａ図乃至第９ｇ図は他
の半導体デバイスを形成するのと同時的に本発明のツェ
ナーダイオードの１実施例を形成するのに使用される１
製造工程を示した各断面図、である。 （符号の説明） １１： 基板 １２： 酸化層 １３ａ、１３ｂ ： Ｎ十埋込コレクタ領域１４二
酸化層 １５： エピタキシャルシリコン層 １６二 酸化層 １７： Ｐ＋アイソレーション領域 １８二 〇化層 １９ｂ： Ｎ＋コンタクト領域 ２０二 酸化層 ２３ａ： Ｐ型ツェナーダイオード領域２３ｂ：
Ｐ型トランジスタベース ２５ａ乃至２５ｄ：Ｎ十領域 ３０−１乃至３０−４ ： 電気的相互接続特許出願
人 フェアチアイルド カメラアンド インストル
メント コーポレーション ・、°−−ｉ 図面の汀に（内容に変更なし） ＦＩＧ、９ｇ 手続補正口 昭和５９年 １月す日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年 特 許 願 第 ２
１１１２７ 号２、発明の名称 埋設ツェナーダ
イオード３、補正をする者 事件との関係 特許出願人 ４、代理人 （外１名） ５、補正命令の日付 自 発 ６、補正により増加する発明の数 な し７、補
正の対象 図 面 ８、補正の内容 別紙の通り
２図は従来の別のツェナーダイオードを示した断面図、
第３図は第２図に示した従来のツエナーダイオードの詳
細図、第４図は第３図の梅漬を示した概略図、第５図は
従来の更に別のツェナーダイオードを示した断面図、第
６ａ図は、ｉｔ発明の１実施例に基づいて構成されたツ
ェナーダイオードを示した断面図、第６１）図乃至第６
ｇ図は第６ａ図のツェナーダイオードを製造するのに使
用される１製造工程を示した各断面図、第７図は本発明
の別の実施例に基づいて構成されたツェナーダイオード
の断面図、第８図は第７図のツェナーダイオードの１部
を更に詳廁に示した断面図、第９ａ図乃至第９ｇ図は他
の半導体デバイスを形成するのと同時的に本発明のツェ
ナーダイオードの１実施例を形成するのに使用される１
製造工程を示した各断面図、である。 （符号の説明） １１： 基板 １２： 酸化層 １３ａ、１３ｂ ： Ｎ十埋込コレクタ領域１４二
酸化層 １５： エピタキシャルシリコン層 １６二 酸化層 １７： Ｐ＋アイソレーション領域 １８二 〇化層 １９ｂ： Ｎ＋コンタクト領域 ２０二 酸化層 ２３ａ： Ｐ型ツェナーダイオード領域２３ｂ：
Ｐ型トランジスタベース ２５ａ乃至２５ｄ：Ｎ十領域 ３０−１乃至３０−４ ： 電気的相互接続特許出願
人 フェアチアイルド カメラアンド インストル
メント コーポレーション ・、°−−ｉ 図面の汀に（内容に変更なし） ＦＩＧ、９ｇ 手続補正口 昭和５９年 １月す日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年 特 許 願 第 ２
１１１２７ 号２、発明の名称 埋設ツェナーダ
イオード３、補正をする者 事件との関係 特許出願人 ４、代理人 （外１名） ５、補正命令の日付 自 発 ６、補正により増加する発明の数 な し７、補
正の対象 図 面 ８、補正の内容 別紙の通り
Claims (1)
- 【特許請求の範囲】 １、上表面を具備した第１導電型の第１半導体領域と、
前記第１領域内に形成されており前記第１導電型と反対
の第２導電型の第２半導体領域と、前記第２半導体領域
内に形成されており前記第１導電型の第３半導体領域と
、前記第３半導体領域を取囲んで前記第２半導体領域内
に形成されており前記第３半導体領域より浅く形成され
ている前記第１導電型の第４半導体領域とを有しており
、前記第２半導体領域と第３半導体領域との間の接合の
ツェナーブレークダウン電圧が前記第２半導体領域と第
４半導体領域との間の接合のツェナーブレークダウン電
圧よりも小さいものであることを特徴とするツェナーダ
イオード。 ２、特許請求の範囲第１項に於いて、前記第１半導体領
域が前記第２導電型の半導体基板上に形成されているエ
ピタキシャルシリコン層を有してＪ３つ、且つ前記第１
−導電型、の埋込領域が前記基板内に形成されているこ
とを特徴とするツェナーダイオード。 ３、特許請求の範囲第１項又は第２項に於いて、前記第
４領域のドーパント濃度が前記第１半導体領域の前記上
表面に於ける前記第３領域のドーパント濃度よりも小さ
いものであることを特徴とするツェナーダイオード。 ４、特許請求の範囲第３項に於いて、前記第４領域の前
記ドーパント濃度が前記第１半導体領域の前記上表面に
於ける前記第３領域のドーパント濃度よりも少なくとも
１０倍小さいものであることを特徴とするツェナーダイ
オード。 ５、特許請求の範囲第４項に於いて、前記第２領域と前
記第４領域との間のドーパント濃度勾配が前記第２領域
と前記第３領域との間のドーパント濃度勾配よりも小さ
いものであることを特徴とするツェナーダイオード。 ６、特許請求の範囲第５項に於いて、前記第２領域と前
記第４領域との間の前記ドーパント濃度勾配が前記第２
領域と前記第３領域との間の前記ドーパント湿度勾配よ
りも少なくとも１０倍小さいものであることを特徴とす
るツェナーダイオード。 ７、特許請求の範囲第１項乃至第６項の内の何れか１項
に於いて、前記第４領域の厚さが前記第２領域の厚さの
約１０％であることを特徴とするツェナーダイオード。 ８、特許請求の範囲第１項乃至第７項の内の何れか１項
に於いて、前記第４領域の厚さが、ツェナーブレークダ
ウンの際に前記第２領域と第４領域との間に形成される
接合を取囲む空乏層の幅より大きいものであることを特
徴とするツェナーダイオード。 ９、特許請求の範囲第１項乃至第８項の内の何れか１項
に於いて、前記第１半導体領域内に第５半導体領域が形
成されており、前記第５領域が前記第２半導体領域によ
って取囲まれると共に前記第２半導体領域と略同じ厚さ
に形成されていることを特徴とするツェナーダイオード
。 １０、上表面を具備すると共に第１厚さを有しており第
１導電型からなる第１半導体領域と、完全に前記上表面
の下側であって前記第１領域内に第２厚さに形成されて
いる前記第１導電型と反対の第２導電型からなる第２半
導体領域と、前記上表面に隣接し前記第２７さよりも小
さな第３厚さへ前記第１半導体領域内に形成されている
前記第２導電型からなる第３半導体領域と、前記第２厚
さよりも小さな第４厚さへ前記上表面に隣接して前記第
３半導体領域内に形成されている前記第１導電型からな
る第４半導体領域と、前記第２領域と第３領域とに隣接
し前記第１領域内に形成されている前記第２導電型から
なる第５半導体領域とを有しており、ドレインが前記第
２領域によって形成されゲートが前記第４領域によって
形成されチャンネルが前記第３領域及び前記第５領域の
前記第４領域下側に位置する部分によって形成されソー
スが前記上表面に隣接する前記第３領域の部分によって
形成されている寄生Ｊ ＦＥＴのピンチオフ電圧が前記
第２半導体領域と第４半導体領域どの間の接合のツェナ
ーブレークダウン電圧よりも実質的に大きなものである
ことを特徴とするツェナーダイオード。 １１、特許請求の範囲第１０項に於いて、前記第１半導
体領域が前記第２導電型からなる半導体基板上に形成さ
れているエピタキシャルシリコン層を有しており、且つ
前記第１導電型からなる埋込領域が前記基板内に形成さ
れており、前記埋込領域が前記第２半導体領域にコンタ
クトしていることを特徴とするツェナーダイオード。 １２、ツェナーダイオードの製造方法に於いで、第１導
電型からなる第１半導体領域内に前記第１導電型からな
る第２領域を形成し、前記第１半導体領域内に前記第１
導電型とは反対の第２導電型からなる第３領域を前記第
２領域が前記第３領域内に含まれる杵に形成し、前記第
２領域内に前記第１導電型からなる第４領域を形成し、
その際に前記第４領域の深さが前記第２領域の深さより
も大きく且つ前記第３領域の深さよりも浅い様に形成す
ることを特徴とする方法。 １３、特許請求の範囲第１，２項に於いて、前記第３領
域によって取囲まれると共に前記第３領域と略同じ厚さ
に第５領域を形成することを特徴とする方法。 １４、特許請求の範囲第１２項又は第１３項に於いて、
前記第１導電型からなるシリコン基板上に形成されるエ
ピタキシャルシリコン層として前記第１領域を形成する
と共に前記基板内に埋込コレクタ領域を形成し、且つ前
記第２領域及び第３領域を前記埋込コレクタ領域とコン
タクトするのに十分な深さに形成することを特徴とする
方法。 １５、ツェナーダイオードの製造方法に於いて、第１導
電型からなる第１半導体領域内に前記第１導電型とは反
対の第２導電型からなる第２ｆｔ域を形成し、前記第１
半導体領域内に前記第２ｓ電型からなる第３領域を前記
第３領域内に前記第２領域が含まれる様に形成し、前記
第１領域内に前記第２導電型からなる第４領域を前記第
４領域の深さが前記第３領域の深さよりも小さい様に形
成し、前記第３領域内に前記第１導電型からなる第５領
域を前記第５領域が前記第２領域の深さよりも浅い深さ
であって且つ前記第２領域の幅よりも大きな幅を有する
様に形成することを特徴とする方法。 １６、特許請求の範囲第１５項に於いて、前記第１領域
を前記第１導重型からなるシリコン基板上に形成するエ
ピタキシャルシリコン層として形成すると共に前記基板
内に埋込コレクタ領域を形成し、且つ前記第２領域及び
第３領域を前記埋込コンタクト領域とコンタクトするの
に十分な深さに形成することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US44102882A | 1982-11-12 | 1982-11-12 | |
| US441028 | 1982-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59100580A true JPS59100580A (ja) | 1984-06-09 |
Family
ID=23751203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21112783A Pending JPS59100580A (ja) | 1982-11-12 | 1983-11-11 | 埋設ツエナ−ダイオ−ド |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0109888A3 (ja) |
| JP (1) | JPS59100580A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103851A (ja) * | 1987-02-26 | 1989-04-20 | Toshiba Corp | 高耐圧半導体素子 |
| JPH02237167A (ja) * | 1989-03-10 | 1990-09-19 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03156979A (ja) * | 1989-11-15 | 1991-07-04 | Toshiba Corp | バイポーラ型ダイオード |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833509A (en) * | 1983-10-31 | 1989-05-23 | Burr-Brown Corporation | Integrated circuit reference diode and fabrication method therefor |
| DE69228046T2 (de) * | 1991-12-16 | 1999-07-01 | Koninkl Philips Electronics Nv | Zener-Diode mit Bezugs- und Schutzdiode |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4127859A (en) * | 1977-02-25 | 1978-11-28 | National Semiconductor Corporation | Integrated circuit subsurface zener diode |
| FR2501914A1 (fr) * | 1981-03-13 | 1982-09-17 | Thomson Csf | Diode zener 4 a 8 volts fonctionnant en avalanche a faible niveau de courant et procede de fabrication |
-
1983
- 1983-11-09 EP EP83402172A patent/EP0109888A3/en not_active Withdrawn
- 1983-11-11 JP JP21112783A patent/JPS59100580A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103851A (ja) * | 1987-02-26 | 1989-04-20 | Toshiba Corp | 高耐圧半導体素子 |
| JPH02237167A (ja) * | 1989-03-10 | 1990-09-19 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03156979A (ja) * | 1989-11-15 | 1991-07-04 | Toshiba Corp | バイポーラ型ダイオード |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0109888A3 (en) | 1987-05-20 |
| EP0109888A2 (en) | 1984-05-30 |
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