JPS60235447A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60235447A JPS60235447A JP59093473A JP9347384A JPS60235447A JP S60235447 A JPS60235447 A JP S60235447A JP 59093473 A JP59093473 A JP 59093473A JP 9347384 A JP9347384 A JP 9347384A JP S60235447 A JPS60235447 A JP S60235447A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- buried diffusion
- layer
- capacity
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置に係り、特にそのＭＯＳキャパ
シタの構成に特徴があるものである。
シタの構成に特徴があるものである。
従来のこの棟の装置として第１図に示すものがアッタ。
第１図（ａ）〜（ｇ） において、１は半導体基板で、
例えばシリコン基板、２は電気的分離の几めのフィール
ド酸化膜、３は前記シリコン基板１ＶＣ形成さｔＮｋエ
ツチング穴、４はゲート酸化膜、５は例えばポリシリコ
ンより成るキャパシタ電極、６は絶縁膜、７は牟寺→ゲ
ート電極、８は拡散層、９は例えばリンガラスより成る
絶縁層、ｉｏｉ！例えばＡ１合金より成る配線層である
。
例えばシリコン基板、２は電気的分離の几めのフィール
ド酸化膜、３は前記シリコン基板１ＶＣ形成さｔＮｋエ
ツチング穴、４はゲート酸化膜、５は例えばポリシリコ
ンより成るキャパシタ電極、６は絶縁膜、７は牟寺→ゲ
ート電極、８は拡散層、９は例えばリンガラスより成る
絶縁層、ｉｏｉ！例えばＡ１合金より成る配線層である
。
次に上記半導体装置の製造方法について説明する。まず
、第１図（ａ）のように通常の選択酸化技術を用いてフ
ィールド酸化膜２のパターンケ所定の形状に形成した後
、第１図（ｂ）のように所定位置ニエッチング穴３を形
成する。エツチング穴３の形成げ通常の写真食刻技術で
得たレジストパターンをマスクにして、フレオン系のガ
スプラズマを用いｊば容易に行える。しかる後、この表
面を熱酸化して第１図（ｃ）のようにゲート酸化膜４乞
形成する。この後に、例えばＣＶＤ （Ｃｈｅｍｉｃａ
ｉ’Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）技術、写真
食刻技術、およびエツチング技術を組み合わせて、ポリ
シリコンより成るキャパシタ電極５を第１図（ｄ）のよ
うに形成し、次いで第１図（ｅ）のようＫこのキャパシ
タ電極５を絶縁膜６で覆つに後（これは、キャパシタ電
極５のポリシリコンの酸化によって容易にできる。ン、
ゲート電極７を形成する。ゲート電極１はこの図の例で
はＭＯＳ ）ランジスタのゲート電極となる。次に、第
１図（ｆ）のようにイオン注入でヒ素を打ち込み、高温
熱処理丁ｊば、拡散層８が形成される。次にその上に絶
縁層９を形成して必要部分にコンタクト穴を開ける。次
に第１図（ｇ）のように配線層１０を形成丁ｊば、ｌト
ランジスタｌキャパシタ型のＭＯＳダイナミックＲＡＭ
のメモリセル構造が構成さｒる。
、第１図（ａ）のように通常の選択酸化技術を用いてフ
ィールド酸化膜２のパターンケ所定の形状に形成した後
、第１図（ｂ）のように所定位置ニエッチング穴３を形
成する。エツチング穴３の形成げ通常の写真食刻技術で
得たレジストパターンをマスクにして、フレオン系のガ
スプラズマを用いｊば容易に行える。しかる後、この表
面を熱酸化して第１図（ｃ）のようにゲート酸化膜４乞
形成する。この後に、例えばＣＶＤ （Ｃｈｅｍｉｃａ
ｉ’Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）技術、写真
食刻技術、およびエツチング技術を組み合わせて、ポリ
シリコンより成るキャパシタ電極５を第１図（ｄ）のよ
うに形成し、次いで第１図（ｅ）のようＫこのキャパシ
タ電極５を絶縁膜６で覆つに後（これは、キャパシタ電
極５のポリシリコンの酸化によって容易にできる。ン、
ゲート電極７を形成する。ゲート電極１はこの図の例で
はＭＯＳ ）ランジスタのゲート電極となる。次に、第
１図（ｆ）のようにイオン注入でヒ素を打ち込み、高温
熱処理丁ｊば、拡散層８が形成される。次にその上に絶
縁層９を形成して必要部分にコンタクト穴を開ける。次
に第１図（ｇ）のように配線層１０を形成丁ｊば、ｌト
ランジスタｌキャパシタ型のＭＯＳダイナミックＲＡＭ
のメモリセル構造が構成さｒる。
第１図（ｇ）ＶＣおいて、メモリとの関係から言えば、
キャパシタ電極５が蓄積キャパシタの電極、ゲート電極
１がトランスファゲート（ワード線ン、配線層１０がビ
ット線に相当する。この種のメモリの動作の上では、蓄
積キャパシタに蓄えることのできる電荷量が極めて重要
で、一般に蓄積電荷量が多げｎば多いほどノイズに対す
る動作マージンが拡大して安定に高速動作するメモリが
作れる。
キャパシタ電極５が蓄積キャパシタの電極、ゲート電極
１がトランスファゲート（ワード線ン、配線層１０がビ
ット線に相当する。この種のメモリの動作の上では、蓄
積キャパシタに蓄えることのできる電荷量が極めて重要
で、一般に蓄積電荷量が多げｎば多いほどノイズに対す
る動作マージンが拡大して安定に高速動作するメモリが
作れる。
従来のＭＯＳダイナミックメモリ装置は以上のように構
成さｎているので、蓄積キャパシタンスは蓄積キャパシ
タのキャパシタ電極５とシリコン基板１の間で作るＭＯ
Ｓキャパシタの面積を増す（穴の深さ７増して表面積ン
大きくする）か、ゲート酸化膜４を薄くするかしかない
が、そのいずｎＶｃも製造技術上限度があり（穴の深さ
く５μｍ。
成さｎているので、蓄積キャパシタンスは蓄積キャパシ
タのキャパシタ電極５とシリコン基板１の間で作るＭＯ
Ｓキャパシタの面積を増す（穴の深さ７増して表面積ン
大きくする）か、ゲート酸化膜４を薄くするかしかない
が、そのいずｎＶｃも製造技術上限度があり（穴の深さ
く５μｍ。
ゲート膜厚〉ｌＯＯ′Ａ）、自動的に蓄積キャパシタン
スの大きさが限定さｎてし！つという致命的欠点があつ
に０ 〔発明の概要〕 この発明は、上記のような従来のものの欠点乞除去する
ためになさｔ′Ｉｋもので、エピタキシャル成長層下に
不純物を拡散した埋込み拡散層を配置して埋込み拡散層
のキャパシタンスを加えた構造とし、同一平面積で大き
な電荷容量を持つ半導体装置ヲ提供することを目的とし
ている。υ下この発明の一実−雄側を図面について説明
する。
スの大きさが限定さｎてし！つという致命的欠点があつ
に０ 〔発明の概要〕 この発明は、上記のような従来のものの欠点乞除去する
ためになさｔ′Ｉｋもので、エピタキシャル成長層下に
不純物を拡散した埋込み拡散層を配置して埋込み拡散層
のキャパシタンスを加えた構造とし、同一平面積で大き
な電荷容量を持つ半導体装置ヲ提供することを目的とし
ている。υ下この発明の一実−雄側を図面について説明
する。
第２図（ａ）〜（ｇ）はこの発明の一実施例を示す半導
体装置の製造工程図である。第２図において、１人はエ
ピタキシャル成長の下地となるシリコン基板（低抵抗シ
リコン基板表面、１１は埋込み層形成用マスクとなるレ
ジストパターン、１２は例えばヒ素等の不純物を拡散し
て形成した埋込み拡散ｌ＃、１３はエピタキシャル成長
シリコン層である。その他は第１図と同じである。
体装置の製造工程図である。第２図において、１人はエ
ピタキシャル成長の下地となるシリコン基板（低抵抗シ
リコン基板表面、１１は埋込み層形成用マスクとなるレ
ジストパターン、１２は例えばヒ素等の不純物を拡散し
て形成した埋込み拡散ｌ＃、１３はエピタキシャル成長
シリコン層である。その他は第１図と同じである。
次に上記の製造工程について説明する。第２図（ａ）の
ようＫ、例えばｐ型の低抵抗シリコン基板ハＩＡＫ、第
２図（ｂ）のよ５に通常のプンーナ拡散技術を用いて所
定部分に、例えばヒ素等の不純物を拡散して埋込み拡散
層１２を形成する。この後、拡散のマスクとなったレジ
ストパターン１１Ｚ除去後、このワエノー上面忙、例え
ば厚さ４〜５μｍ程度Ｋｐ型シリコン層を第２図（Ｃ）
のようにエピタキシャル成長させてエピタキシャル成長
シリコン層１３を形成する。このエピタキシャル成長シ
リコン層１３の比抵抗は通常、従来例の基板濃度と同程
度に選ぶ。しかる後、エビクキシャル成長シリコン層１
３下に埋め込んだ埋込み拡散層１２の形状パターンに目
合わせして第２図（ｄ）のようにフィールド酸化膜２を
形成する。次に、第２図（ｅ）のように所定位置にシリ
コンエツチングを施し、エツチング穴３をあける。この
時、少なくともこのエツチング穴３の底が、埋込み拡散
層１２に達しているようにパラメータ管理することか必
要である。次に第２図（ｆ）、第２図（ｇ）までの工程
を従来例と同じ手順でデバイス作製を行えば、第２図（
ｇ）のよう！ＩＣ新しい構造を持つｋＭＯＳメモリ素子
が完成さｊる。
ようＫ、例えばｐ型の低抵抗シリコン基板ハＩＡＫ、第
２図（ｂ）のよ５に通常のプンーナ拡散技術を用いて所
定部分に、例えばヒ素等の不純物を拡散して埋込み拡散
層１２を形成する。この後、拡散のマスクとなったレジ
ストパターン１１Ｚ除去後、このワエノー上面忙、例え
ば厚さ４〜５μｍ程度Ｋｐ型シリコン層を第２図（Ｃ）
のようにエピタキシャル成長させてエピタキシャル成長
シリコン層１３を形成する。このエピタキシャル成長シ
リコン層１３の比抵抗は通常、従来例の基板濃度と同程
度に選ぶ。しかる後、エビクキシャル成長シリコン層１
３下に埋め込んだ埋込み拡散層１２の形状パターンに目
合わせして第２図（ｄ）のようにフィールド酸化膜２を
形成する。次に、第２図（ｅ）のように所定位置にシリ
コンエツチングを施し、エツチング穴３をあける。この
時、少なくともこのエツチング穴３の底が、埋込み拡散
層１２に達しているようにパラメータ管理することか必
要である。次に第２図（ｆ）、第２図（ｇ）までの工程
を従来例と同じ手順でデバイス作製を行えば、第２図（
ｇ）のよう！ＩＣ新しい構造を持つｋＭＯＳメモリ素子
が完成さｊる。
以上のように、この発明にかかるメモリセル構造では、
エツチング穴３の底部が埋込み拡散層１２と接する形に
なるので、キャパシタ電極ＳＶｃ正電圧が加えらｎてＭ
ＯＳキャパシタのシリコン基板ＩＡ＠Ｔｌｃｎ型反転層
が形成されると、この反転層と埋込み拡散層１２が導通
して、結果的ＫＭＯＳキャパシタの作る容量に埋込み拡
散層１２の持つ接合容量が加わることになって容量が大
幅に増大する。埋込み拡散層１２は、全くシリコン内部
で横方向に拡がっているので、本来キャパシタとして占
有する面積を越えてゲート電極７やピント線拡散の下Ｋ
まで伸ばすことができ、シリコン基板表面を二重に有効
に利用できる。
エツチング穴３の底部が埋込み拡散層１２と接する形に
なるので、キャパシタ電極ＳＶｃ正電圧が加えらｎてＭ
ＯＳキャパシタのシリコン基板ＩＡ＠Ｔｌｃｎ型反転層
が形成されると、この反転層と埋込み拡散層１２が導通
して、結果的ＫＭＯＳキャパシタの作る容量に埋込み拡
散層１２の持つ接合容量が加わることになって容量が大
幅に増大する。埋込み拡散層１２は、全くシリコン内部
で横方向に拡がっているので、本来キャパシタとして占
有する面積を越えてゲート電極７やピント線拡散の下Ｋ
まで伸ばすことができ、シリコン基板表面を二重に有効
に利用できる。
なお、上記実施例では、新構造のキャパシタンス１ｋＭ
Ｏｓダイナミックメモリに適用しに例について示したが
、同一面積で大きなキャパシタンスを必要とするような
あらゆる半導体装置に上記方法か有効であることはいう
までもない。
Ｏｓダイナミックメモリに適用しに例について示したが
、同一面積で大きなキャパシタンスを必要とするような
あらゆる半導体装置に上記方法か有効であることはいう
までもない。
まＬ、上記実施例ではシリコン素子７例にとって説明し
たが、ガリワムーヒ素その他の半導体においても有効で
あることはいうまでもない。
たが、ガリワムーヒ素その他の半導体においても有効で
あることはいうまでもない。
以上説明しｋようＫ、この発明は、半導体基板に形成し
た不純物拡散層上にエピタキシャル成長ｌシ タを形成したので、簡単に小さな占有面積で大きな容量
のキャパシタンスが実現でき、高集積で動作マージンの
大きな半導体装置が得らｊるという効果がある。
た不純物拡散層上にエピタキシャル成長ｌシ タを形成したので、簡単に小さな占有面積で大きな容量
のキャパシタンスが実現でき、高集積で動作マージンの
大きな半導体装置が得らｊるという効果がある。
第１図（ａ）〜（ｇ）は従来の半導体装置の製造工程を
説明するための断面図、第２図（ａ）〜（ｇ）はこの発
明の一実施例による半導体装置の製造工程を説明するた
めの断面図である。 図中、ＩＡＩ！シリコン基板、３はエッチツク穴、４は
ゲート酸化膜、５はキヤバンク電極、１２は埋込み拡散
層、１３はエピタキシャル成長シリコン層である。 なお、図中の同一符号は同−筐りは相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 （ａ）９ 第１図
説明するための断面図、第２図（ａ）〜（ｇ）はこの発
明の一実施例による半導体装置の製造工程を説明するた
めの断面図である。 図中、ＩＡＩ！シリコン基板、３はエッチツク穴、４は
ゲート酸化膜、５はキヤバンク電極、１２は埋込み拡散
層、１３はエピタキシャル成長シリコン層である。 なお、図中の同一符号は同−筐りは相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 （ａ）９ 第１図
Claims (1)
- 半導体基板上の所定部分に不純物を拡散して埋込み拡散
層を形成し、この上に形成しｆ、−エピタキシャル成長
層の所定個所に、前記埋込み拡散層に達する深さのエツ
チング穴を形成し、このエツチング穴にキャパシタを形
成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093473A JPS60235447A (ja) | 1984-05-08 | 1984-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093473A JPS60235447A (ja) | 1984-05-08 | 1984-05-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60235447A true JPS60235447A (ja) | 1985-11-22 |
Family
ID=14083308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59093473A Pending JPS60235447A (ja) | 1984-05-08 | 1984-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136066A (ja) * | 1985-12-09 | 1987-06-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1984
- 1984-05-08 JP JP59093473A patent/JPS60235447A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136066A (ja) * | 1985-12-09 | 1987-06-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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