JPH04124834A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［＄１要］ 半導体装置に関し、 ホットキャリアが発生するような強電界が集中する領域
においても、ホットキャリアによる素子の特性及び信頼
性の低下を防止することができる半導体装置を提供する
ことを目的とし、半導体基板と、前記半導体基板上に設
けられ、前記半導体基板の強電界が集中する領域上に空
隙を形成する絶縁層とを有し、前記空隙により、前記強
電界が集中する領域に発生したホットキャリアが前記絶
縁膜中に注入、捕獲されることを防止するように構成す
る。

［産業上の利用分野］ 本発明は半導体装置及びその製造方法に関する。

近年の半導体集積回路の集積度の向上による素子の微細
化に伴い、素子内における局所的な電界の集中が顕著に
なってきた。その結果、強電界の集中する領域でホット
キャリアが発生し、素子の信頼性を低下させるという問
題が起きている。そこで、ホットキャリアによる素子の
信頼性低下をいかに防止するかが大きな課題となってい
る。

［従来の技術］ 従来の半導体装置における例えばホットエレクトロンの
発生を説明する。

従来のＭＯ３型トランジスタでは、電界集中の緩和及び
ホットエレクトロンによる素子特性の劣化を防止するた
め、第１６図（ａ、　）に示されるように、ＬＤＤ　（
Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ−ｓｏｕｃｅ
　）構造が用いられている。

即ち、フィールド酸化ＷＡ２２によって素子分離されて
いる能動素子領域のｐ型シリコン基板２１表面には、ｎ
−型低濃度不純物領域２３とｎ＋型嵩高濃度不純物領域
２４の二重構造からなるｎ型ソース、ドレイン領域２５
が形成され、ＬＤＤ梢造をなしている。これらｎ型ソー
ス、ドレイン領域２５のｎ−型低濃度不純物領域２３に
挟まれたチャネル領域２６上には、ゲー）［化Ｍ２７を
介して、ゲート電極２８が設けられている。

また、このゲート電極２８側壁にはサイドウオール層２
９が形成されている。更に、全面には絶縁層３１が堆積
されており、この絶縁層３１に開口したコンタクト窓を
介して、ｎ型ソース、ドレイン領域２５のｎ＋型嵩高濃
度不純物領域２４上ソース、ドレインを極３２が形成さ
れている。

このように、ｎ型ソース、ドレイン領域２５がｎ−型低
濃度不純物領域２３とｎ＋型嵩高濃度不純物領域２４の
二重構造となっているため、特にドレイン領域近傍にお
ける強電界の集中が緩和され、ホットエレクトロンの発
生を抑制している。

［発明が解決しようとする課題］ しかし、半導体素子の微細化に伴い、上記従来のＬＤＤ
梢造のＭＯ８型トランジスタにおいても電界集中の緩和
が充分ではなくなり、その改善か必要となっている。

即ち、従来のＬＤＤ梢遺のＭＯ３型トランジスタにおい
ては、その動作時に、ゲート電極２８に印加されたゲー
ト電界により、チャネル領域２６表面に電流の通り道で
あるチャネル６４が形成され、ｎ型ソース、ドレイン領
域２５間に電流か流れるようになる。

ところが、特にドレイン領域近傍には大きな電界が集中
するため、この部分ではキャリア、例えば電子が大きく
加速される。そしてその運動エネルギーが１／２ＫＴ　
（Ｋはボルツマン定数、Ｔは絶対温度を示す。）を越え
る運動エネルギーをもつようになると、いわゆるホット
エレクトロンとなる。素子の微細化に伴うチャネル長の
短縮化により、キャリアのチャネル領域における衝突の
確率は小さくなるため、それだけ電子が加速されてホッ
トエレクトロンの発生確率が大きくなる。

こうして発生したホットエレクトロンは、ドレイン近傍
での半導体原子との衝突による進路の変更と、ゲート電
極２８からのクーロン力の作用によって、第１６図（ｂ
）に示されるように、ＬＤＤ構遺のゲートを極２８側壁
のサイドウオール層２９内部に注入されるようになる。

このようにしてサイドウオール層２９底面に注入されて
トラップされた電荷量が次第に増加してくると、ｎ−型
低濃度不純物領域２３表面をＰ形反転させ、チャネル電
流の流れを阻害するようになる。このようなメカニズム
により、ＭＯ３型トランジスタの特性及び信頼性が低下
することになる。

また、バイポーラ型トランジスターにおいても、ベース
とエミッタの接する界面付近において、ＭＯ８型トラン
ジスターの場合と類似したメカニズムによって、素子の
劣化が発生する。

例えばベース抵抗を小さくし、コレクターベース間容量
等の寄生容量を小さくするセルファライン（Ｓｅｌｆ−
ａｌｉ（ｌｎ）構造のバイポーラ型トランジスタを用い
て説明する。

第１７図（ａ）はこのバイポーラ型トランジスタを示す
断面図、第１７図（ｂ）はその一部拡大図である。

ｐ型シリコン基板４１上にｎ＋＋コレクタ埋込み層４２
が埋め込まれ、このｎ４型コレクタ埋込み層４２上にｎ
−型コレクター領域４３及びｎ＋＋コレクタコンタクト
領域４５がフィールド酸化膜４４によって分離して形成
され、ｎ−型コレクタ領域４３表面にはＰ″梨型外ベー
ス領域４６及びＰ−型内部ベース領域４７が形成され、
Ｐ−型内部ベース領域４７表面にはｎ１型エミツタ領域
４８が形成されている。そしてｐ１型外部ベース領域４
６上及びｎ＋＋エミッタ領域４８上には、それぞれｐ型
及びｎ型の不純物がドープされたボリシリコン層からな
るベース引出し電極４９及びエミッタ引出し電極５０か
形成されている。

また、全面を覆う絶縁層５１に開口したコンタクト窓を
介して、ｎ”型コレクタコンタクト領域４５上、ベース
引出しｔ　ｆ／ｆ！４９上及びエミッタ引出し電極５０
上には、それぞれＡ１からなるコレクタ電極５２、ベー
ス電極５３及びエミッタ電極５４が形成されている。

いま、ベース電極５３とエミッタ電極５４との間に逆バ
イアスが印加されると、Ｐ−型内部ベース領域４７とｎ
４型エミツタ領域４８との接合部分に空乏層が形成され
る。このとき、セルファライン構造の特徴からｐ＋梨型
外ベース領域４６とｎ＋型エミッタ領域４８とに挟まれ
たＰ−型内部ベース領域４７の長さが短いため、形成さ
れる空乏層の幅は比較的狭い。従って、ベース−エミッ
タ間に高電界が印加されると、空乏層内で対発生したキ
ャリアがこの高電界によって加速されてホットキャリア
となる。そしてその一部はＰ−型内部ベース領域４７上
の絶縁層５１中に注入され、トラップされる。例えば正
孔が絶縁層５１中にトラップされるとＰ−型内部ベース
領域４７表面かｎ形反転し、ベース抵抗が高くなり、ひ
いては表面の空間電荷領域における再結合か増加し、電
流増幅率ｈＦ！を低下させてしまう。

このようにしてバイポーラ型トランジスタにおいても、
ＭＯ３型トランジスタと同様にホットキャリアの発生に
よる素子特性の劣化が生じる。

そこで本発明は、ホットキャリアが発生するような強電
界が集中する領域においても、ホットキャリアによる素
子の特性及び信頼性の低下を防止することができる半導
体装置及びその製造方法を提供することを目的とする。

［課題を解決するための手段］ 第１図及び第２図は、それぞれ本発明の原理説明図であ
る。

第１図において、半導体基板１１表面に、局所的な強電
界が集中する領域１２が形成されている。

このような強電界の集中は、例えば強い逆バイアスが印
加されたｐｎ接合に形成される空乏層内等に発生する。

そして半導体基板１１上には絶縁層１３が設けられてい
るが、この半導体基板１１の強電界が集中する領域１２
表面と絶縁層１３底面との間には空隙１４が形成されて
いる。

このように本発明は半導体基板１１の強電界が集中する
領域１２上に空隙１４が形成されている点に特徴がある
。

次に、動作を説明する。

いま、強電界が集中する領域１２内に注入されてきたキ
ャリア又は強電界が集中する領域１２内において対発生
したキャリアは、この強電界によって加速されて大きな
運動エネルギーをもつホットキャリアとなる。そしてこ
のホットキャリアは強電界が集中する領域１２内の半導
体原子と衝突して進路を変更する。このとき、例えば半
導体基板１１上方からクーロン力の作用が加わたりする
と、一定方向への例えば上方への進路変更の確率は特に
高くなる。

しかし、この強電界が集中する領域１２上には空隙１４
が形成されているため、強電界が集中する領域１２から
ホットキャリアが飛び出し、空隙１４を突き抜けて絶縁
層１３に注入されることはない、即ち、強電界が集中す
る領域１２上に、ホットキャリアをトラップする絶縁層
１３が存在しないため、ホットキャリアが発生しても電
荷の蓄積が生ぜず、従って特性や信頼性を低下させるこ
ともない。

また、第２図においては、半導体基板１１上に絶縁層１
３が設けられ、半導体基板１１の強電界が集中する領域
１２表面と絶縁層１３底面との間に空隙１４が形成され
ているのは上記第１図と同じであるが、この空隙１４内
の強電界が集中する領域１２上に絶縁薄膜１５が形成さ
れている。

このように本発明は強電界が集中する領域１２上に絶縁
薄膜１５を介して空隙１４が形成されていてもよい。

次に、動作を説明する。

強電界が集中する領域１２上に絶縁薄膜１５が形成され
ているため、強電界によって発生したホットキャリアの
一部は絶縁薄膜１５中に蓄積される。しかし絶縁薄膜１
５はその膜厚が極めて薄くかつその上方が空隙１４とな
っているため、絶縁層Ｊ！［１５に蓄積される電荷量を
極めて小さく抑制することができ、また一定量の電荷が
蓄積されるとそれ以上の電荷の蓄積は生じない。

従って、この蓄積電荷量を所定の値以下に抑制すること
により、特性及び信頼性を低下させることが可能となる
。

また、半導体基板１１の強電界が集中する領域１２表面
を真空又は空気に晒すことが望ましくない場合は、絶縁
層ＷＡ１５の存在によってその表面が保護される。

［作用コ 本発明は、局所的に強電界が集中する領域１２上に、空
隙１４を設けるか又は絶縁層ＷＡ１５を介して空隙１４
を設けることにより、強電界が集中する領域１２に発生
するホットキャリアが注入されトラップされる絶縁層自
体が存在しないなめ、ホットキャリアか絶縁層中に累積
的に蓄積されることはなくなる。

これにより、強電界が集中する領域において発生するホ
ットキャリアに起因する半導体装置の特性及び信頼性の
劣化を防止することかできる。

［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

（１）第１の実施例 第３図（ａ）は本発明の第１の実施例によるＭＯ８型ト
ランジスタを示す断面図、第３図（ｂ）はその一部拡大
図である。

Ｐ型シリコン基板２１表面は、フィールド酸化膜２２に
よって素子分離されている。そしてその能動素子領域の
ｐ型シリコン基板２１表面には、ｎ−型低濃度不純物領
域２３とｎ１型高濃度不純物領域２４との二重構造から
なるｎ型ソース、ドレイン領域２５が形成され、ＬＤＤ
構造をなしている。これらｎ型ソース、ドレイン領域２
５のｎ型低濃度不純物領域２３に挟まれたチャネル領域
２６上には、ゲート酸化膜２７を介して、ゲート電極２
８が設けられている。

また、このゲートｔ％２８側壁にはサイドウオール層２
９が形成されている。そしてこのサイドウオール層２９
下部には、空隙３０が形成されている点に、本実施例の
特徴がある。従って、ｎ型ソース、ドレイン領域２５の
ｎ−型低濃度不純物領域２３上は空隙３０となっていて
、サイドウオール層２９は存在していない。

更に、全面に絶縁層３１が堆積されていて、この空隙３
０の口を塞いでいる。そしてこの絶縁層３１に開口した
コンタクト窓を介して、ｎ型ソース、ドレイン領域２５
のｎ＋型型温濃度不純物領域２４上ソース、ドレイン電
極３２が形成されている。

このように第１の実施例によれば、ｎ型ソース、ドレイ
ン領域２５のｎ−型低濃度不純物領域２３表面とサイド
ウオール層２９底面との間に空隙３０が形成されている
ため、強電界集中によって発生したホットエレクトロン
が半導体原子と衝突して進路を変更しても、ゲート電極
２８からのクーロン力の作用を受けても、ｎ−型低濃度
不純物領域２３表面から飛び出し空隙１４を突き抜けて
サイドウオール層２９に注入されトラップされることは
ない。

また、仮に空隙１４を抜けてサイドウオール層２９に一
部のホットエレクトロンがトラップされたとしてもトラ
ップされた電荷は空隙１４の距離能れたサイドウオール
層２９の中にしか存在できないので、トラップ電荷は空
隙１４の分だけ離れたところからしか基板にクーロン力
の作用を及ぼせない。従ってその影響は格段に小さくな
る。

従って、素子の微細化に伴うチャネル長の短縮化により
ホットエレクトロンの発生確率が大きくなっても、サイ
ドウオール層２９底面に注入されトラップされた電荷量
によってｎ−型低濃度不純物領域２３表面がｐ形反転し
てＬＤＤ構造のＭＯ８型トランジスタの特性及び信頼性
が低下することを防止することができる。

次に、第３図に示すＭＯ３型トランジスタの第１の実施
例による製造方法を、第４図を用いて説明する。

Ｐ型シリコン基板２１の能動素子領域に積層した厚さ２
００人のパッド酸化膜と厚さ１０００へのＣＶＤ窒化膜
とをマスクとして、全面を温度９００℃でウェット酸化
して、厚さ約５０００人のフィールド酸化膜２２を形成
する。続いて、燐酸ボイル及びＨＦ（フッ酸）によって
ＣＶＤ窒化膜及びパッド酸化膜をそれぞれ除去した後、
フィールド酸化膜２２によって分離した能動素子領域の
Ｐ型シリコン基板２１上に、ＨＣＪ　　（塩酸）酸化に
よって厚さ５０〜３００へのゲート酸化膜２７を形成す
る（第４図（ａ）参照）。

次いで、全面に厚さ４０００人のポリシリコン層２８ａ
を堆積した後（第４図（ｂ）参照）、Ｐ塑成いはｎ型不
純物を拡散して導電性をもたせるこのポリシリコン層２
８ａを所定の形状にパターニングしてゲートを極２８を
形成する（第４図（ｃ）１１照）。続いて、フィールド
酸化ＷＡ２２及びゲート電極２８をマスクとして、加速
電圧６０ｋｅＶ、ドーズ量３　Ｘ　１０　”ＣＭ−２の
条件でＡｓ（ヒ素）＋イオンを注入する。これによりＰ
型シリコン基板２１表面にｎ−型低濃度不純物領域２３
を形成する（第４図（ｄ）参照）。

次いで、厚さ５００〜１０００人のＣＶＤ窒化膜及び厚
さ２０００〜３０００人のＣＶＤＭ化膜を順に成長させ
た後、異方性エツチングを行ない、ゲート電極２８側壁
及びこのゲート電極２８近傍のゲート酸化膜２７上にＣ
ＶＤ窒化膜３３を残存させ、またこのＣＶＤ窒化膜３３
上にＣＶＤ酸化膜からなるサイドウオール層３４を形成
する。

続いて、フィールド酸化膜２２、ゲート電極２８、ＣＶ
Ｄ窒化膜３３及びサイドウオール層３４をマスクとして
、加速電圧６０ｋｅＶ、ドーズ量１〜５　Ｘ　１０　”
Ｃ１１−”の条件でＡｓ＋イオンを注入し、Ｐ型シリコ
ン基板２１表面にｎ＋型型温濃度不純物領域２４形成す
る。

こうしてｐ型シリコン基板２１表面にはｎ−型低濃度不
純物領域２３とｎ１型高濃度不純物領域２４との２重構
造からなるｎ型ソース、ドレイン領域２５が形成される
。また、これらｎ型ソース、ドレイン領域２５に挟まれ
たチャネル領域２６が形成される（第４図（ｅ）参照）
。

次いで、燐酸を用いたコントロールエツチングにより、
シリコン酸化膜からなるサイドウオール層３４及びゲー
ト酸化ＷＡ２７とのエツチング速度の差を利用して、Ｃ
ＶＤ窒化膜３３のみを選択的に除去し、サイドウオール
層３４とゲート酸化膜２７との間に隙間を形成する。こ
のとき、ＣＶＤ窒化膜３３のエツチングがゲート電極２
８にまで達してゲート電極２８側壁が露出しないように
制御する。なお、このときサイドウオール層３４上部に
おけるゲート電極２８との間のＣＶＤ窒化膜３３も同様
にエツチングされ、ここにも隙間が形成される。

続いて、ＨＦを用いたコントロールエツチングにより、
残存するＣＶＤ窒化膜３３とのエツチング速度の差を利
用して、サイドウオール層３４下のゲート酸化膜２７を
除去する。このときも、ゲート酸化膜２７のエツチング
がゲート電極２８Ｇ二まで達してゲート電極２８ｆＦｌ
壁が露出しな（１ように制御する。こうしてサイドウオ
ール層３４底面とｎ−型低濃度不純物領域２３表面との
間Ｇこ隙間３０ａを形成する。（第４図（ｆ）参照）。

次いで、全面にＣＶＤ酸化膜からなる厚さ約３０００人
の絶縁層３１を堆積する。このとき、真空度を適度に下
げて原子の平均自由行程を短くすることにより、隙間３
０ａ内部まで絶縁層３１が回り込まないように制御する
。こうして、絶縁層３１により隙間３０ａの口を塞ぎ、
ｎ−型低濃度不純物領域２３上に空隙３０を形成する。

なお、同様にして、サイドウオール層３４上部における
ゲート電極２８との間にも空隙が形成されるが、絶縁層
３１によって覆われて髪）るため、素子特性に悪影響を
及ぼすことはな髪）。

続いて、ｎ＋型型温濃度不純物領域２４上絶縁層３１に
開口部を形成した後、この開口部を介してｎ＋型型温濃
度不純物領域２４上Ａｊ　　（アルミニウム）からなる
ソース、ドレイン電極３２を形成する（第４図（ｇ）参
照）。

このようにして、ｎ−型低濃度不純物領域２３上に空隙
３０が形成されたＬＤＤ梢造のＭＯ３型トランジスタを
Ｉｉ！造することができる。

次ぎに、第３図に示されるＭＯ３型トランジスタの第２
の実施例による製造方法を、第５図を用いて説明する。

上記第４図（ａ）〜（ｄ）の工程と同様にして、Ｐ型シ
リコン基板２１上にゲート酸化膜２７を介してゲート電
極２８を形成した後、ゲート電極２８をマスクとするイ
オン注入によりｐ型シリコン基板２１表面にｎ−型低濃
度不純物領域２３を形成する（第５図（ａ）＃照）。

次いで、ゲート電極２８をマスクとしてゲート酸化膜２
７をエツチング除去した後、全面に厚さ１００〜３００
人のＣＶＤ窒化膜を堆積する。そして異方性エツチング
を行ない、ゲート電極２８及びゲート電極２８下のゲー
ト酸化！Ｉ！２７ｆＰｌ壁にＣＶＤ窒化膜からなる薄い
サイドウオール１３５を形成する（第５図（ｂ）参照）
。

続いて、露出しなｎ−型低濃度不純物領域２３表面及び
ゲート電極２８上面を選択的に熱酸化して、厚さ１００
〜３００人のシリコン酸化膜３６を形成する（第５図（
Ｃ）＃照）。

次いで、全面に厚さ２０００〜３００〇へのＣＶＤ窒化
膜を堆積した後、異方性エツチングにより、ゲート電極
２８側壁にサイドウオール層３５を介してＣＶＤ窒化膜
からなるサイドウオール層３７を形成する。続いて、ゲ
ート電極２８、サイドウオール層３５．３７及びフィー
ルド酸化膜２２をマスクとするイオン注入により、ｐ型
シリコン基板２１表面にｎ＋型嵩高濃度不純物領域２４
形成する。こうして、ｎ−型低濃度不純物領域２３とｎ
＋型嵩高濃度不純物領域２４からなるｎ型ソース、ドレ
イン領域２５を形成し、これらｎ型ソース、ドレイン領
域２５に挟まれたチャネル領域２６を形成する（第５図
（ｄｌ照）。

次いで、ＨＦを用いＣＶＤ窒化膜からなるサイドウオー
ル層３７とのエツチング速度の差を利用して、シリコン
酸化膜３６を選択的にエツチング除去する。これにより
サイドウオール層３７とｎ−型低濃度不純物領域２３と
の間に隙間３０ａを形成する（第５図（ｅ）参照）。

なお、このシリコン酸化膜３６のエツチングにおいて、
ゲート電極２８側壁にはＣＶＤ窒化膜からなるサイドウ
オール層３５が形成されているため、ゲート電極２８側
壁が露出しないよう制御するコントロールエツチングは
必要でなくなり、上記第１の例よりもプロセスが容易に
なる。

次いで、上記第４図（ｇ）の工程と同様にして、全面に
絶縁層３１を堆積して隙間３０ａの口を塞ぎ、ｎ−型低
濃度不純物領域２３上に空隙３０を形成した後、ｎ＋型
型温濃度不純物領域２４上ソース、ドレイン電極３２を
形成する（第５図（ｆ）参照）。

このようにして、ｎ−型低濃度不純物領域２３上に空隙
３０が形成されたＬＤＤ梢造のＭＯ３型トランジスタを
製造することができる。

次に、第３図に示されるＭＯ８型トランジスタの第３の
実施例による製造方法を、第６図を用いて説明する。

上記第４図（ａ）〜（ｄ）の工程と同様にして、Ｐ型シ
リコン基板２１上にゲート酸化膜２７を介してゲート電
極２８を形成した後、ゲート電極２８をマスクとするイ
オン注入によりＰ型シリコン基板２１表面にｎ−型低濃
度不純物領域２３を形成する（第６図（ａ）参照）。

次いで、全面に厚さ２０００〜３０００へのＣＶＤ窒化
膜を堆積した後、異方性エツチングにより、ゲート電極
２８側壁にＣＶＤ窒化膜からなるサイドウオール層３８
を形成する。続いて、ゲート電極２８及びサイドウオー
ル層３８をマスクとするイオン注入を行ない、ｐ型シリ
コン基板２１表面にｎ＋型嵩高濃度不純物領域２４形成
することにより、ｎ−型低濃度不純物領域２３とｎ′″
型高濃度不純物領域２４とからなるｎ型ソース、ドレイ
ン領域２５及びこれらｎ型ソース、ドレイン領域２５に
挟まれたチャネル領域２６を形成する（第６図（ｂ）参
照）。

次いで、ＨＦを用いたコントロールエッチングにより、
ＣＶＤ窒化膜からなるサイドウオール層３７とのエツチ
ング速度の差を利用して、サイドウオール層３８下のゲ
ート酸化膜２７を除去する。

このとき、ゲート酸化膜２７のエツチングがゲート電極
２８にまで達してゲート電極２８下面が露出しないよう
に制御する。こうしてサイドウオール層３８底面とｎ−
型低濃度不純物領域２３表面との間に隙間３０ａを形成
する（第６図（Ｃ）参照）。

次いで、上記第４図（ｇ）の工程と同様にして、全面に
絶縁層３１を堆積して隙間３０ａの口を塞ぎ、ｎ−型低
濃度不純物領域２３上に空隙３０を形成した後、ｎ＋型
高濃度不純物領域２４上にソース、ドレイン領域極３２
を形成する（第６図（ｄ）参照）。

このようにして、ｎ−型低濃度不純物領域２３上に空隙
３０が形成されたＬＤＤ構造のＭＯＳ型トランジスタを
製造することができる。

（２）第２の実施例 次に、本発明の第２の実施例によるＭＯＳ型トランジス
タを説明する。

第７図（ａ）は第２の実施例によるＭＯＳ型トランジス
タを示す断面図、第７図（ｂ）はその−部拡大図である
。

第２の実施例は、上記第３図に示すＭＯＳ型トランジス
タとほぼ同様の１１１造をなしている。即ち、Ｐ型シリ
コン基板２１表面にはｎ−型低濃度不純物領域２３とｎ
＋型高濃度不純物領域２４との二重構造からなるｎ型ソ
ース、ドレイン領域２５が形成されてＬＤＤ梢造をなし
、これらｎ−型低濃度不純物領域２３に挟まれたチャネ
ル領域２６上には、ゲート酸化膜２７を介して、ゲート
電極２８が設けられている。そしてゲート電極２８側壁
にはサイドウオール層２９が形成され、このサイドウオ
ール層２９下部には空隙３０が形成されている。

但し、第２の実施例は、この空隙３０内のｎ型低濃度不
純物領域２３上に絶縁薄膜３９が形成されている点に特
徴がある。従って、ｎ型ソース、ドレイン領域２５のｎ
−型低濃度不純物領域２３上は、絶縁ＮＷＡ３９を介し
て空隙３０が形成されている。

このように第２の実施例によれば、ｎ型ソース、ドレイ
ン領域２５のｎ−型低濃度不純物領域２３上は、絶縁薄
膜３９を介して空隙３０が形成されているため、強電界
によって発生したホットエレクトロンの一部は絶縁薄Ｗ
Ａ３９中に蓄積されるが、この絶縁薄膜３９はその膜厚
が極めて薄くかつその上方が空隙３０となっていること
により、絶縁薄膜３９に蓄積される電荷量を極めて小さ
く抑制することができる。

従って、この蓄積電荷量を所定の値以下に抑制すること
により、上記第１の実施例とほぼ同様にして、素子の特
性及び信頼性の劣化を防止することができる。

また、この絶縁薄膜３９はｎ−型低濃度不純物領域２３
表面が真空又は空気に晒されることを防止するため、こ
のような表面保護の点においては、上記第１の実施例よ
りも望ましい。

次に、第７図に示されるＭＯＳトランジスタの第１の実
施例による製造方法を、第８１ｊ！Ｕを用いて説明する
。

上記第４図の（ａ）〜（ｅ）の工程と同様にして、Ｐ型
シリコン基板２１上にゲート酸化膜２７を介して形成し
たゲート電極２８をマスクとするイオン注入によりＰ型
シリコン基板２１表面にｎ−型低濃度不純物領域２３を
形成し、ゲート電極２８側壁及びこのゲート電極２８近
傍のゲート酸化膜２７上にＣＶＤ窒化膜３３を、またこ
のｃＶＤＷ化８３化上３３上Ｄ酸化膜からなるサイドウ
オール層３４を形成した後、フィールド酸化Ｉ！ｌ！２
２、ゲート電極２８、ＣＶＤ窒化膜３３及びサイドウオ
ール層３４をマスクとするイオン注入により、Ｐ型シリ
コン基板２１表面にｎ＋型高濃度不純物領域２４を形成
してｎ−型低濃度不純物領域２３とｎ１型高濃度不純物
領域２４との２重構造からなるｎ型ソース、ドレイン領
域２５を形成する（第８図（ａ）参照）。

次いで、ｆＩＡ酸を用いたコントロールエツチングによ
り、ＣＶＤ窒化ｊｉｇ！３３のみを選択的に除去し、サ
イドウオール層３４底面とゲート酸化膜２７表面との間
に隙間３０ａを形成する。このとき、ＣＶＤ窒化Ｗ４３
３のエツチングがゲートを極２８にまで達してゲート電
極２８側壁が露出しないように制御する（第８図（ｂ）
参照）。

次いで、上記第４図（ｇ）の工程と同様にして、全面に
絶縁層３１を堆積して隙間３０ａの口を塞ぎ、サイドウ
オール層３４とゲート酸化膜２７との間に空隙３０を形
成した後、ｎ＋型嵩高濃度不純物領域２４上ソース、ド
レイン電極３２を形成する（第８図（Ｃ）参照）。

このようにして、ｎ−型低濃度不純物領域２３上にゲー
ト酸化膜２７を介して空隙３０が形成されたＬＤＤ梢造
のＭＯＳ型トランジスタを製造することができる。即ち
、この場合はゲート酸化膜２７を絶縁薄膜として用いて
いる。

次に、第７図に示されるＭＯＳトランジスタの第２の実
施例による製造方法を、第９図を用いて説明する。

上記第４図の（ａ）〜（ｆ）の工程と同様にして、ｇ４
酸を用いたコントロールエツチングにより、ＣＶＤ窒化
Ｍ３３のみを選択的に除去して、サイドウオール層３４
底面とゲート酸化膜２７表面との間に隙間を形成するの
に続き、ＨＦを用いたコントロールエツチングにより、
サイドウオール層３４下のゲート酸化膜２７をも除去し
て、サイドウオール層３４底面とｎ−型低濃度不純物領
域２３表面との間に隙間３０ａを形成する（第９図（ａ
）参照）。

次いで、露出しなｎ−型低濃度不純物領域２３及びｎ＋
型嵩高濃度不純物領域２４表面びにゲート電極２８上面
を選択的に熱酸化して、ｎ−型低濃度不純物領域２３上
には厚さ５０〜３００人の熱酸化膜からなる絶縁薄膜４
０を形成する。従って、隙間３０ａはサイドウオール層
３４とｎ−型低濃度不純物領域２３上の絶縁層ＷＡ４０
との間になる（第９図（ｂ）参照）。

なお、第９図（ａ）に示す工程において、ＣｖＤ窒化ｌ
！ｇ！３３又はゲート酸化１！２７のコントロールエツ
チングの際にエツチング量のバラツキによってゲート電
極２８側壁又は下面を露出させても、この熱酸化により
、ゲートを極２８側壁又は下面を絶縁薄膜４０によって
覆うことができる。従って、ＣＶＤ窒化膜３３及びゲー
ト酸化膜２７のエツチング工程は容易になる。

また、このときの熱酸化による酸化レートは、単結晶の
ｎ−型低濃度不純物領域２３上よりも多結晶のゲート電
極２８上のほうが大きいため、サイドウオール層３４上
部におけるゲート電極２８との間に形成される隙間は絶
縁薄膜４０によってほぼ埋め込まれてしまう。

次いで、上記第８図（Ｃ）の工程と同様にして、全面に
絶縁層３１を堆積して隙間３０ａの日を塞ぎ、サイドウ
オール層３４と絶縁薄膜４０との間に空隙３０を形成し
た後、ｎ＋型嵩高濃度不純物領域２４上ソース、ドレイ
ン電極３２を形成する（第９図（ｃ）参照）。

このようにして、ｎ−型低濃度不純物領域２３上に絶縁
層ＷＡ４０を介して空隙３０が形成されたＬＤＤ梢造の
ＭＯＳ型トランジスタを製造することができる。

次に、第７図に示されるＭＯＳ）−ランジスタの第３の
実施例による製造方法を、第１０図を用いて説明する。

上記第５図の（ａ）〜（ｅ）の工程と同様にして、Ｐ型
シリコン基板２１表面には、ｎ−型低濃度不純物領域２
３とｎ＋型嵩高濃度不純物領域２４からなるｎ型ソース
、ドレイン領域２５を形成し、これらｎ型ソース、ドレ
イン領域２５に挟まれたチャネル領域２６上には、ゲー
ト酸化膜２７を介してゲート電極２８を形成し、これら
ゲート電極２８側壁及びゲート電極２８下のゲート酸化
ＷＡ２７側壁には薄いサイドウオール層３５を介してＣ
ＶＤ窒化膜からなるサイドウオール層３７を形成し、更
にこのサイドウオール層３４底面とｎ−型低濃度不純物
領域２３表面との間に隙間３０ａを形成する（第１０図
（ａ）５ＩＪ照）。

次いで、上記第９図の（ｂ）〜（ｃ）の工程と同様にし
て、露出したｎ型ソース、ドレイン領域２５表面及びゲ
ート電極２８上面を選択的に熱酸化して、ｎ−型低濃度
不純物領域２３上には厚さ５０〜３００人の熱酸化膜か
らなる絶縁薄膜４゜を形成した後（第１０図（ｂ）参照
）、全面に絶縁１３１を堆積して隙間３０ａの口を塞ぎ
、サイドウオール１３７と絶縁薄膜４ｏとの間に空隙３
０を形成し、更にｎ“型高濃度不純物領域２４上にソー
ス、ドレイン電極３２を形成する（第１０図（ｃ）ｌ照
）。

このようにして、ｎ−型低濃度不純物領域２３上に絶縁
薄膜４０を介して空隙３０が形成されたＬＤＤｍ造のＭ
ＯＳ型トランジスタを製造することができる。

次に、第７図に示されるＭＯＳトランジスタの第４の例
による製造方法を、第１１図を用いて説明する。

上記第６図の（ａ）〜（ｃ）の工程と同様にして、ｐ型
シリコン基板２１表面にｎ−型低濃度不純物領域２３及
びｎ＋型嵩高濃度不純物領域２４らなるｎ型ソース、ド
レイン領域２５を形成し、これらｎ型ソース、ドレイン
領域２５に挾まれたチャネル領域２６上にゲート酸化！
Ｉ！２７を介してゲート電極２８を形成し、これらゲー
ト＠後２８側壁にＣＶＤ窒化膜からなるサイドウオール
層３８を形成し、そしてＨＦを用いたコントロールエツ
チングにより、サイドウオールＮｌ３７下のゲート酸化
Ｉｌ！２７を選択的に除去して、サイドウオール層３８
底面とｎ−型低濃度不純物領域２３表面との間に隙間３
０ａを形成する（第１１図（ａ＞参照）。

次いで、上記第１０図の（ｂ）〜（Ｃ）の工程と同様に
して、ｎ−型低濃度不純物領域２３上に絶縁薄膜４０を
形成する（第１１図（ｂ）参照）。

そして全面に絶縁層３１を堆積させて隙間３０ａの口を
塞ぎ、サイドウオール層３８と絶縁層ＷＡ４０との間に
空隙３０を形成する（第１１図（ｃ）参照）。

このようにして、ｎ−型低濃度不純物領域２３上に、絶
縁薄膜４０を介して空隙３０が形成されたＬＤＤ梢迫の
ＭＯＳ型トランジスタを製造することができる。

（３）第３の実施例 次に、本発明の第３の実施例によるバイポーラ型トラン
ジスタを説明する。

第１２図（ａ）は第３の実施例によるバイポーラ型トラ
ンジスタを示す断面図、第１２図（ｂ）はその一部拡大
図である。

Ｐ型シリコン基板４１上にｎ＋＋コレクタ埋込み層４２
が埋め込まれ、このｎ”型コレクタ埋込み層４２上にｎ
−型コレクター領域４３が形成されている。そしてｎ−
型コレクター領域４３はフィールド酸化膜４４によって
分離されている。またｎ′″型コレクタ埋込み層４２上
にはｎ＋＋コレクタコンタクト領域４５が設けられてい
る。

そしてｎ−型コレクタ領域４３表面には、周囲を２１型
外部ベース領域４６によって囲まれたＰ型内部ベース領
域４７が形成され、Ｐ−型内部ベース領域４７表面には
、ｎ１型エミツタ領域４８が形成されている。ｐ＋型外
部ベース領域４６上には、Ｐ型不純物がドープされたポ
リシリコン層からなるベース引出し電極４９が形成され
、またｎ“型エミッタ領域４８上には、ｎ型不純物がド
ープされたポリシリコン層からなるエミッタ引出し電極
５０が形成されている。そしてこれらのベース引出し電
極４９及びエミッタ引出し電極５０はそれぞれ絶縁層５
１によって分離絶縁されている。

更にｎ＋＋コレクタコンタクト領域４５上、ベース引出
し電極４９上及びエミッタ引出し電極５０上には、それ
ぞれＡｊからなるコレクタ電極５２、ベース電極５３及
びエミッタ電極５４が形成されている。

そしてｐ−型内部ベース領域４７表面と絶縁層５１底面
との間に空隙５５が形成されている点に、本実施例の特
徴がある。

このように第３の実施例によれば、Ｐ＋型外部ベース領
域４６とｎ“型エミッタ領域４８とに挟まれたＰ−型内
部ベース領域４７上に空隙５５が形成されているため、
ベース−エミッタ間に逆バイアスが印加され、Ｐ−型内
部ベース領域４７とｎ＋＋エミッタ領域４８との接合部
分に空乏層が形成され、この空乏層内で対発生したキャ
リアがこの高電界によって加速されてホットキャリアと
なっても、Ｐ−型内部ベース領域４７表面から飛び出し
て空隙５５を介し絶縁層５１中に注入され、トラップさ
れることはない。

従って、セルファライン構造によってＰ−型内部ベース
領域４７の長さが短くなることにより、空乏層の幅が狭
くなって高電界が集中されることになっても、例えば正
孔が絶縁層５１底部に蓄積されてＰ−型内部ベース領域
４７表面をｎ形反転させてベース抵抗の高抵抗化や電流
増幅率り、の低下を招くことを防止することができる。

次に、その製造方法を、第１３図を用いて説明する。

Ｐ型シリコン基板４１上にＡｓ或いはＰ（燐）を拡散し
て、ｎ＋型コレクタ埋込み層４２を形成した後、ｎ−型
エピタキシャル層を約１μｍ成長させる。そして能動素
子領域及びコレクタコンタクト形成予定領域上に形成し
た厚さ２００人のパッド酸化膜と厚さ１０００人のＣＶ
Ｄ窒化膜をマスクとして、温度１０００℃の条件でウェ
ット酸化を行ない、膜厚は６０００人のフィールド酸化
膜４４を形成する。このフィールド酸化１１！４４によ
って、ｎ−型エピタキシャル層が分離され、ｎ型コレク
タ領域４３が形成される。

続いて、加速電圧７０ｋｅＶ、ドーズ量５×ＩＱ”ａｌ
ｌ−２の条件でＰ１イオンを選択的に注入し、温度１１
００℃、３０分のアニール処理を行ない、ｎ＋型コレク
タコンタクト領域４５を形成した後、燐酸ボイル及びＨ
Ｆエツチングにより、ＣＶＤ窒化膜及びパッド酸化膜を
それぞれ除去する（第１３図（ａ）参照）。

次いで、Ｐ型不純物をドーグした厚さ３０００Ａのポリ
シリコン層を全面に堆積した後、このポリシリコン層を
所定の形状にバターニングしてベース引出し＄ｉＩｆ！
４９を形成する。続いて、全面に厚さ３０００人のＣＶ
Ｄ窒化膜５６を堆積する（第１３図（ｂ）参照）。

なお、ここではＣＶＤ窒化膜５６を用いたか、表層が窒
化膜であればよく、例えば厚さ２０００へのＣＶＤ酸化
膜と厚さ１００ＯＡのＣＶＤ窒化膜との積層構造であっ
てもよい。

次いで、レジストマスクを用いてｎ−型コレクタ領域４
３上の所定の位置のＣＶＤ窒化膜５６及びベース引出し
電極４９を異方性エツチングし、開口部５７を形成する
。そして熱酸化によりｎ型コレクタ領域４３表面及びベ
ース引出し電極４９側壁の露出部分に厚さ１００〜１Ｏ
ｏＯ人のシリコン酸化膜５８を形成する。

続いて、開口部５７内のｎ−型コレクタ領域４３表面の
ｐ−型内部ベース形成予定領域に、例えば加速電圧３５
ｋｅＶ、ドーズ量３Ｘ１０”Ｏｌｌの条件でＢ（硼素）
＋イオン５９を注入する（第１３図（Ｃ）参照）。

次いで、開口部５７を拡大した第１３図（ｄ）に示され
るように、全面に厚さ２０００〜３０００人のＣＶＤ窒
化膜を堆積した後、異方性エツチングを行ない、開口部
５７内のＣＶＤ窒化Ｉｇ！５６及びシリコン酸化膜５８
側壁にＣＶＤ窒化膜からなるサイドウオール層６０を形
成する。

次いで、ＨＦを用いたコントロールエツチングにより、
ＣＶＤ窒化膜５６及びサイドウオール層６０とのエツチ
ング速度の差を利用して、サイドウオール層６０下のシ
リコン酸化ＷＡ５８を除去する。これにより、サイドウ
オールＦ１６Ｑとｎ−型コレクタ領域４３との間に隙間
５５ａを形成する（第１３図（ｅ）＃照）。

なお、このときシリコン酸化ＷＡ５８のエツチングがベ
ース引出し電極４９ｆＦｌ壁まで達しないように制御す
るが、エツチング量のバラツキによってベース引出し電
極４９１ＰＩ壁が露出したとしても素子特性に大きく影
響することはない。

次いで、全面に厚さ３００〜１０００人のＣＶＤ酸化膜
を成長した後、異方性エツチングにより、サイドウオー
ル層６０側壁にＣＶＤ酸化膜からなるサイドウオール層
６１を形成する。このとき、ＣＶＤ酸化膜の形成条件を
制御することにより、ＣＶＤ酸化膜が隙間５５ａ内部に
回り込まないようにする。これによってサイドウオール
層６１が隙間５５ａの口を塞ぐことになり、サイドウォ
−ル層６０とｎ−型コレクタ領域４３との間に空隙５５
を形成する（第１３図（ｆ）参照）。

次いで、全面に堆積させた厚さ１０００人のポリシリコ
ン層に、加速電圧６０ｋｅＶ、ドーズ量Ｉ　Ｘ　１０１
６ｔｘｒ−２の条件でＡｓ”イオンを注入した後、この
ポリシリコン層を所定の形状にバターニングして、開口
部５７を埋めるエミッタ引出し電極５０を形成する。

続いて、例えば温度１１５０℃、２０秒のアニール処理
を行なう。これにより、ベース引出し電極４９からＰ型
不純物をｎ−型コレクタ領域４３表面に拡散してｐ　＋
型外部ベース領域４６を形成し、イオン注入したＢ＋イ
オンを活性化してＰ型内部ベース領域４７を形成し、更
にエミッタ引出し電極５０からＡｓを拡散してｎ”型エ
ミッタ領域４８をＰ−型内部ベース領域４７表面に形成
する。従って、空隙５５の下は、ｐ”型外部ベース領域
４６とｎ＋型エミッタ領域４８とに挟まれたＰ−型内部
ベース領域４７表面となる（第１３図（ｇ）参照）。

次いで、ｎ＋型コレクタコンタクト領域４５上及びベー
ス引出し＠層４９上の所定の場所のＣＶＤ窒化膜５６に
コンタクト窓を開口した後、ｎ＋型コレクタコンタクト
領域４５上、ベース引出し電極４９上及びエミッタ引出
し電極５０上に、それぞれＡ１からなるコレクタｔ　極
５２　、ベース電極５３、エミッタ’Ｋｉ＃！５４を形
成する（第１３図（ｈ）＃照）。

このようにして、Ｐ−型内部ベース領域４７表面と、Ｃ
ＶＤ窒化膜５６及びサイドウオール層６０．６１からな
る絶縁層５１底面との間に、空隙５５が形成されたセル
ファライン構造のバイポーラ型トランジスタを製造する
ことができる。

（４）第４の実施例 次に、本発明の第４の実施例によるバイポーラ型トラン
ジスタを説明する。

第１４図（ａ）は第４の実施例によるバイポーラ型トラ
ンジスタを示す断面図、第１４図（ｂ）はその一部拡大
図である。

第４の実施例は、上記第１２図に示すバイポーラ型トラ
ンジスタとほぼ同様の構造をなしている。

即ち、Ｐ型シリコン基板４１上にｎ＋型コレクタ埋込み
層４２が埋め込まれ、このｎ＋型コレクタ埋込み層４２
上にｎ−型コレクター領域４３及びｎ＋型コレクタコン
タクト領域４５がフィールド酸化膜４４によって分離し
て形成され、ｎ−型コレクタ領域４３表面にはＰ＋型外
部ベース領域４６及びＰ−型内部ベース領域４７が形成
され、Ｐ−型内部ベース領域４７表面にはｎ＋型エミッ
タ領域４８が形成されている。

また、全面を覆う絶縁層５１ａに開口したコンタクト窓
を介して、ｎ中型コレクタコンタクト領域４５上及びＰ
＋型外部ベース領域４６と接続しているベース引出し電
極４９上には、それぞれＡ１からなるコレクタ電極５２
及びベース電極５３が形成されている。そしてＰ−型内
部ベース領域４７表面と絶縁層５１ａ底面との間には空
隙５５が形成されている。

但し、第４の実施例は、ｎ１型エミツタ領域４８上には
直接にＡＪからなるエミッタ電極６２が形成され、この
エミッタ電極６２によって空隙５５の一方の口が塞がれ
ている点に特徴がある。

このように第４の実施例によれば、空隙５５の周囲が絶
縁層５１ａのみならず、その一部はＡ１からなるエミッ
タを極６２という導電体であるが、本発明の本質に変わ
るところはない。従って、上記第３の実施例と全く同様
な効果を奏することができる。

次に、その製造方法を、第１５図を用いて説明する。

上記第１３図（ａ）〜（ｄ）に示す工程と同様にして、
ｎ−型コレクタ領域４３上に、Ｐ型不純物をドープした
ベース引出し電極４９及びＣＶＤ窒化膜５６を積層した
後、異方性エツチングにより開口部５７を形成し、この
開口部５７内のｎ型コレクタ領域４３表面及びベース引
出し電極４９側壁の露出部分にシリコン酸化１１１！５
８を形成し、更に開口部５７内のＰ−型内部ベース形成
予定領域にＢ″ｌｌイオン５９入し、耽いて開口部５７
内のＣＶＤ窒化膜５６及びシリコン酸化１！Ｉ！１５８
側壁にＣＶＤ窒化膜からなるサイドウオール層６０を形
成する〈第１５図（ａ）参照）。

次いで、ＣＶＤ窒化膜５６及びサイドウオール層６０を
マスクとしてＡｓ＋イオンのイオン注入を行なった後、
アニール処理より、ベース引出し電極４つからｐ型不純
物をｎ−型コレクタ領域４３表面に拡散してＰ＋型外部
ベース領域４６を形成すると共に、注入したＢ＋及びＡ
ｓ＋イオンを活性化してそれぞれＰ−型内部ベース領域
４７及びｎ＋型エミッタ領域４８を形成する。

続いて、ＨＦを用いたコントロールエツチングにより、
サイドウオール層６０下のシリコン酸化１！ｌ！５８を
除去して、サイドウオール層６０底面とＰ−型内部ベー
ス領域４７表面との間に隙間５５ａを形成する。また、
図示はしないが、ｎ＋型コレクタコンタクト領域４５及
びベース引出し電極４９上の所定の位置のＣＶＤ窒化！
ｌ！５６に開口部を設ける。そして全面にＡｊ無蒸着行
なってＡｊ層６３を形成する。このＡｊ無蒸着おいて、
ＡＪ層６３が隙間５５ａ内部に回り込まないように制御
することにより、隙間５５ａの口を塞ぎ、サイドウオー
ル層６０底面とＰ−型内部ベース領域４７表面との間に
空隙５５を形成する（第１５図（ｂ）参照）。

このように空隙５５は絶縁層によってその口を塞がれる
場合だけでなく、ＡＪ層６３のような導電性物質によっ
て塞ぐこともできる。

次いで、Ａｊ層６３を所定の形状にバターニングして、
ｎ＋型コレクタコンタクト領域４５上、ベース引出し電
極４９上及び開口部５７内のエミッタ領域４８上に、そ
れぞれＡ、ｌｌからなるコレクタ電極５２、ベース電極
５３、エミッタ電極６２を形成する（第１５図（ｃ）参
照）。

このようにして、ｎ＋型エミッタ領域４８と接するＰ−
型内部ベース領域４７表面と、ＣＶＤ窒化膜５６及びサ
イドウオール層６０からなる絶縁層５１ａ底面との間に
、空隙５５が形成されたセルファライン梢造のバイポー
ラ型トランジスタを製造することができる。

なお、上記第１乃至第４の実施例においては、シリコン
を用いたＭＯＳ型及びバイポーラ型トランジスタの場合
について説明してきたが、これらに限定されることなく
、半導体基板表面で強電界の集中が生じるものであれば
、例えば高電圧トランジスタ等やシリコン以外の化合物
半導体等を用いたものにも、本発明を広く適用すること
ができる。

［発明の効果］ 以上のように本発明によれば、半導体基板の局所的に強
電界が集中する領域上に、空隙を設けるか又は絶縁薄膜
を介して空隙を設けることにより、強電界が集中する領
域に発生するホットキャリアが注入されトラップされる
絶縁層自体が存在しないため、強電界が集中する領域上
の絶縁層中にホットキャリアが累積的に蓄積されること
はなくなる。

これにより、ホットキャリアが発生するような強電界が
集中する領域においても、ホットキャリアの発生による
素子の特性及び信頼性の低下を防止することができる。

【図面の簡単な説明】

第１図及び第２図は本発明の原理説明図、第３図は本発
明の第１の実施例によるＭＯ３型トランジスタを示す断
面図、 第４図は第３図に示すＭＯ８型トランジスタの第１の例
による製造方法を説明するための工程図、第５図は第３
図に示すＭＯ８型トランジスタの第２の例による製造方
法を説明するための工程図、第６図は第３図に示すＭＯ
３型トランジスタの第３の例による製造方法を説明する
ための工程図、第７図は本発明の第２の実施例によるＭ
Ｏ３型トランジスタを示す断面図、 第８図は第７図に示すＭＯ３型トランジスタの第１の例
による製造方法を説明するための工程図、第９図は第７
図に示すＭＯ８型トランジスタの第２の例による製造方
法を説明するための工程図、第１０図は第７図に示すＭ
Ｏ３型トランジスタの第３の例による製造方法を説明す
るための工程図、 第１１図は第７図に示すＭＯ８型トランジスタの第４の
例による製造方法を説明するための工程図、 第１２図は本発明の第３の実施例によるバイポーラ型ト
ランジスタを示す断面図、 第１３図は第１２図に示すバイポーラ型トランジスタの
製造方法を説明するための工程図、第１４図は本発明の
第４の実施例によるバイポーラ型トランジスタを示す断
面図、 第１５図は第１４図に示すバイポーラ型トランジスタの
製造方法を説明するための工程図、第１６図は従来のＭ
Ｏ８型トランジスタを示す断面図、 第１７図は従来のバイポーラ型トランジスタを示す断面
図である。 図において、 １１・・・・・・半導体基板、 １２・・・・・・強電界が集中する領域、１３．３１．
５１．５１ａ・・・・・・絶縁層、１４．３０．５５・
・・・・・空隙、 １５．３９．４０・・・・・・絶縁薄膜、２１．４１・
・・・・・Ｐ型シリコン基板、２２．４４・・・・・・
フィールド酸化膜、２３・・・・・・ｎ−型低濃度不純
物領域、２４・・・・・・ｎ＋型嵩高濃度不純物領域２
５・・・・・・ｎ型ソース、ドレイン領域、２６・・・
・・・チャネル領域、 ２７・・・・・・ゲート酸化膜、 ２８・・・・・・ゲート電極、 ２８ａ・・・・・・ポリシリコン層、 ２９．３４．３５．３７．３８．６０、・・・サイドウ
オール層、 ３０ａ、５５ａ・・・・・・隙間、 ３２・・・・−・ソース、ドレインを極、３３．５６・
・・・・・ＣＶＤ窒化膜、３６．５８・・・・・・シリ
コン酸化膜、４２・・・・・・ｎ＋＋コレクタ埋込み層
、４３・・・・・・ｎ−型コレクタ領域、１・・・ ４５・・・・・・ｎ＋＋コレクタコンタク４６・・・・
・・Ｐ４型外部ベース領域、４７・・・・・・Ｐ−型内
部ベース領域、４８・・・・・・ｎ１型エミツタ領域、
４９・・・・・・ベース引出し電極、 ５０・・・・・・エミッタ引出し電極、５２・・・・・
・コレクタ電極、 ５３・・・・・・ベース電極、 ５４．６２・・・・・・エミッタ電極、５７・・・・・
・開口部、 ５９・・・・・・Ｂ＋イオン、 ６３・・・・・・Ａｊ層、 ６４・・・・・・チャネル。 ト領域、

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、 前記半導体基板上に設けられ、前記半導体基板の強電界
   が集中する領域上に空隙を形成する絶縁層とを有し、 前記空隙により、前記強電界が集中する領域に発生した
   ホットキャリアが前記絶縁膜中に注入、捕獲されること
   を防止する ことを特徴とする半導体装置。 ２、請求項１記載の装置において、 前記空隙内の前記強電界が集中する領域上に、絶縁薄膜
   が形成されている ことを特徴とする半導体装置。 ３、半導体基板と、 前記半導体基板表面に設けられたソース領域及びドレイ
   ン領域と、 前記ソース領域及びドレイン領域に挟まれたチャネル領
   域上に、ゲート絶縁膜を介して設けられたゲート電極と
   、 前記半導体基板上に設けられ、前記ソース領域及びドレ
   イン領域の前記チャネル領域と接する領域上に空隙を形
   成する絶縁層と を有することを特徴とする半導体装置。 ４、請求項３記載の装置において、 前記空隙内の前記ソース領域及びドレイン領域の前記チ
   ャネル領域と接する領域上に、絶縁薄膜が形成されてい
   る ことを特徴とする半導体装置。 ５、半導体基板と、 前記半導体基板表面に設けられたコレクタ領域と、 前記コレクタ領域表面に設けられ、外部ベース領域及び
   内部ベース領域からなるベース領域と、前記内部ベース
   領域表面に設けられたエミッタ領域と、 前記半導体基板上に設けられ、前記内部ベース領域上に
   空隙を形成する絶縁層と を有することを特徴とする半導体装置。 ６、半導体基板の強電界が集中する領域上に、第１の層
   を選択的に形成する工程と、 前記半導体基板上及び前記第１の層上に、絶縁層を形成
   する工程と、 前記絶縁層を選択的にエッチングして前記第１の層の一
   部を露出させた後、前記絶縁層とのエッチング速度の差
   を利用して前記第１の層を選択的にエッチング除去し、
   前記強電界が集中する領域と前記絶縁層との間に隙間を
   形成する工程と、全面に第２の層を堆積して前記隙間の
   口を塞ぎ、前記強電界が集中する領域上に空隙を形成す
   る工程と を有することを特徴とする半導体装置の製造方法。 ７、請求項６記載の方法において、 前記第１の層を形成する工程の前又は前記第１の層をエ
   ッチング除去する工程の後に、前記半導体基板上に絶縁
   薄膜を形成する工程を有し、前記空隙内の前記強電界が
   集中する領域上に、前記絶縁薄膜が形成される ことを特徴とする半導体装置の製造方法。 ８、半導体基板表面のチャネル領域上に、ゲート絶縁膜
   を介してゲート電極を形成した後、前記ゲート電極をマ
   スクとして前記半導体基板表面に不純物を注入し拡散し
   てソース領域及びドレイン領域を形成する工程と、 前記ソース領域及びドレイン領域の前記チャネル領域と
   接する領域上及び前記ゲート電極側壁に、第１及び第２
   の絶縁層が積層されたサイドウォール層を形成する工程
   と、 前記サイドウォール層の前記第１の絶縁層と前記第２の
   絶縁層とのエッチング速度の差を利用して、前記第１の
   絶縁層を選択的にエッチング除去し、前記ソース領域及
   びドレイン領域表面と前記サイドウォール層の前記第２
   の絶縁層底面との間に隙間を形成する工程と、 全面に第３の絶縁層を堆積して前記隙間の口を塞ぎ、前
   記ソース領域及びドレイン領域の前記チャネル領域と接
   する領域上に空隙を形成する工程と を有することを特徴とする半導体装置の製造方法。 ９、請求項８記載の方法において、 前記第１の絶縁層を形成する工程の前又は前記第１の絶
   縁層をエッチング除去した工程の後に、前記ソース領域
   及びドレイン領域上に絶縁薄膜を形成する工程を有し、 前記空隙内の前記ソース領域及びドレイン領域の前記チ
   ャネル領域と接する領域上に前記絶縁薄膜が形成される ことを特徴とする半導体装置の形成方法。 １０、第１導電型の半導体よりなるコレクタ領域を形成
   する工程と、 前記コレクタ領域上に、第２導電型の不純物がドープさ
   れたポリシリコン層からなるベース電極を形成する工程
   と、 全面に第１の絶縁層を形成した後、前記コレクタ領域上
   の所定の場所の前記第１の絶縁層及び前記ベース電極を
   選択的にエッチングして開口部を形成する工程と、 前記開口部内の前記コレクタ領域上及び前記ベース電極
   側壁に、第２の絶縁層を形成する工程と、前記第１の絶
   縁層をマスクとして、第２導電型の不純物イオンを前記
   開口部内の前記コレクタ領域表面に選択的に注入する工
   程と、 前記開口部内の前記第１及び第２の絶縁層側壁に第１の
   サイドウォール層を形成する工程と、前記第１の絶縁層
   及び前記第１のサイドウォール層とのエッチング速度の
   差を利用して、前記第２の絶縁層を選択的にエッチング
   除去し、前記コレクタ領域表面と前記第１のサイドウォ
   ール層底面との間に間隙を形成する工程と、 前記第１のサイドウォール層側壁に第２のサイドウォー
   ル層を形成して前記隙間の口を塞ぎ、前記内部ベース形
   成予定領域上に空隙を形成する工程と、 前記第１及び第２のサイドウォール層からなる前記開口
   部内の前記コレクタ領域表面に第２導電型の不純物を導
   入して前記コレクタ層表面に外部ベース領域を形成し、
   前記コレクタ領域表面に注入した第２導電型の不純物イ
   オンを活性化させて前記外部ベース領域と接続する内部
   ベース領域を形成し、前記内部ベース領域表面に第１導
   電型の不純物を拡散させてエミッタ領域を形成する工程
   とを有し、 前記内部ベース領域上に前記空隙が形成されることを特
   徴とする半導体装置の製造方法。 １１、第１導電型の半導体よりなるコレクタ領域を形成
   する工程と、 前記コレクタ領域上に、第２導電型の不純物がドープさ
   れたポリシリコン層からなるベース電極を形成する工程
   と、 全面に第１の絶縁層を形成した後、前記コレクタ領域上
   の所定の場所の前記第１の絶縁層及び前記ベース電極を
   選択的にエッチングして開口部を形成する工程と、 前記開口部内の前記コレクタ領域上及び前記ベース電極
   側壁に第２の絶縁層を形成する工程と、前記第１の絶縁
   層をマスクとして、第２導電型の不純物イオンを前記開
   口部内の前記コレクタ領域表面に選択的に注入する工程
   と、 前記開口部内の前記第１及び第２の絶縁層の側壁にサイ
   ドウォール層を形成する工程と、 前記第１の絶縁層及び前記サイドウォール層をマスクと
   して、第１導電型の不純物イオンを前記開口部内の前記
   コレクタ領域表面に選択的に注入する工程と、 熱処理により、前記ベース電極から第２導電型の不純物
   を拡散させて前記コレクター層表面に外部ベース領域を
   形成し、前記コレクタ領域表面に注入した第２導電型及
   び第１導電型の不純物イオンを活性化させて前記外部ベ
   ース領域と接続する内部ベース領域及び前記内部ベース
   領域表面のエミッター領域をそれぞれ形成する工程と、 前記第１の絶縁層及び前記サイドウォール層とのエッチ
   ング速度の差を利用して、前記第２の絶縁層を選択的に
   エッチング除去し、前記内部ベース領域表面と前記サイ
   ドウォール層表面との間に間隙を形成する工程と、 全面に導電層を形成し、前記隙間の口を塞いで前記内部
   ベース領域上に空隙を形成した後、所定の形状にパター
   ニングして、前記開口部内の前記エミッタ領域上に、エ
   ミッタ電極を形成する工程とを有し、 前記内部ベース領域上に前記空隙が形成されることを特
   徴とする半導体装置の製造方法。