JPS63301545A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はスタンダードセル方式によりＭＯＳトランジス
タとバイポーラトランジスタをともに含む半導体集積回
路装置を製造する方法に関するものである。

（従来技術） スタンダードセル方式とは、予め人手又は計算機によっ
て設計され、検証されたスタンダールセルのライブラリ
ーを用いて、所望の論理機能を満足する半導体集積回路
装置を実現する設計手法である。

スタンダードセル方式では主としてＭＯＳトランジスタ
を含む半導体集積回路装置が製造されている。カスタム
ＩＣではアナログ回路とデジタル回路をともに備えた半
導体集積回路装置が必要になるが、そのようなカスタム
ＩＣの設計に関してはバイポーラトランジスタの部分が
スタンダードセル化されていないのが現状である。

第２図にバイポーラトランジスタとＣＭＯＳトランジス
タを含む所１１Ｂｉ　−ＣＭＯ３型半導体集積回路装置
を示す。

Ｐ型シリコン基板１上にＰ型のエピタキシャル層２が形
成されている。バイポーラのＮＰＮトランジスタが形成
される領域では基板１とエピタキシャル層２の間にＮ＋
型埋込み層３が形成されている。ＮＰＮトランジスタ形
成領域ではＮ型ウェル４ａが形成され、ウェル４ａがコ
レクタとなり。

ウェル４ａ内にＰ型のベース７が形成され、ベース７内
にＮ型のエミッタ８が形成されてＮＰＮトランジスタ１
５が形成されている。

ＰＭＯＳトランジスタが形成される領域にはエピタキシ
ャル層２にＮ型ウェル４ｂが形成され、ウェル４ｂの表
面にＰ＋型拡散層６，６が形成され、チャネル領域の上
部にゲート酸化膜を介してポリシリコン層にてなるゲー
ト電極１０ａが形成されてＰＭＯＳトランジスタ１４が
構成されている。

ＮＭＯ３トランジスタが形成される領域にはエピタキシ
ャル層２の表面にＮ＋型型数散層５５が形成され、チャ
ネル領域の上部にゲート酸化膜を介してポリシリコン層
にてなるゲート電極ｔａｂが形成されてＮＭＯＳトラン
ジスタ１３が形成されている。

なお、９はフィールド酸化膜、１１はＰＳＧ膜、１２は
アルミニウム配線である。

第２図のように形成されたアナログ回路・デジタル回路
混載の半導体集積回路装置では、バイポーラトランジス
タ１５を含むアナログ回路部分の電源電圧と、ＰＭＯＳ
トランジスタ１４とＮ　Ｍ　ＯＳトランジスタ１３を含
むデジタル回路部分の電源電圧が異なることがある。例
えばアナログ回路の電源電圧が±５ｖであるとすると、
デジタル回路部分の電源電圧が一５〜Ｏｖの範囲となる
。この半導体集積回路装置と他のデジタル半導体集積回
路装置の間でデータをやりとりする場合、他のデジタル
半導体集積回路装置は０〜５ｖの範囲で動作させること
が多いため、これらの両生導体集積回路装置間で電源電
圧が異なり、問題となる。

このような場合、従来はレベルシフタと称される回路を
用いて信号の電圧レベルをスライドさせ、相互の信号の
電圧レベルを合わせていた。しかし、高速動作が必要な
場合、レベルシフタに限界があるとともに、余分な回路
を付加するため半導体集積回路装置の集積度も低下して
しまう。

バイポーラトランジスタとＭＯＳトランジスタをともに
含む半導体集積回路装置ではこのように両者の電源電圧
が異なるため、ＭＯＳトランジスタ部分は従来からスタ
ンダードセル化されているが、バイポーラトランジスタ
部分をＭＯＳトランジスタのセルライブラリと同じスタ
ンダードセル構造にするのが困難であるという事情があ
り、これまでスタンダードセル方式によってＢ１−ＣＭ
ＯＳカスタムＩＣのスタンダードセル方式による設計は
行なわれていない。

その結果、バイポーラトランジスタとＭＯＳトランジス
タをともに含むカスタムＩＣの設計では、開発期間が長
く、開発費用が高く、検証済のセルを使用できないため
成功の確率が低いという問題がある。

（目的） 本発明はＭＯＳトランジスタを含む部分とバイポーラト
ランジスタを含む部分の電源電圧を独立に設定できるよ
うにすることにより、バイポーラトランジスタ部分とＭ
ＯＳトランジスタ部分をともにスタンダードセルとして
バイポーラ・ＭＯ８混載の半導体集積回路装置をスタン
ダードセル方式で製造できるようにすることを目的とす
るものである。

（構成） 本発明では、ＭＯＳ）−ランジスタにてなるＭＯＳスタ
ンダードセルと、バイポーラトランジスタにてなるバイ
ポーラスタンダードセルをともにライブラリに用意し、
半導体基板表面にエピタキシャル層を形成する際に埋込
み層とウェルによって島状に分離した領域を形成し、Ｍ
ＯＳトランジスタをその分離領域内に形成してＭＯＳス
タンダードセルとバイポーラスタンダードセルを同一チ
ップ上に配置し、かつ、自動配置配線を行なう。

以下、実施例について具体的に説明する。

第１図（Ａ）〜（Ｃ）により一実施例の製造方法を説明
する。

Ｐ型シリコン基板１に写真製版技術と拡散技術を用いて
選択的にＮ＋＋埋込み層３を形成する。

埋込み層３を形成する領域はＣＭＯＳトランジスタを形
成する領域とＮ　Ｐ　Ｎ　トランジスタを形成する領域
である。

次に、Ｐ型の単結晶シリコン層２をエピタキシャル技術
を用いて成長させる（同図（Ａ）参照）。

次に、ＮＰＮトランジスタを形成する領域、ＰＭＯＳト
ランジスタを形成する領域、及びＣＭＯＳトランジスタ
領域とバイポーラトランジスタ領域の間の分離領域に、
それぞれＮ型不純物をイオン注入し、ドライブして同図
（Ｂ）に示されるようにＮ型ウェル４ａ、４ｂ、４ｃを
形成する。

その後、通常の方法により同図（Ｃ）に示されるように
、ウェル４ａ内にはベース７とエミッタ８を形成してＮ
ＰＮトランジスタ１５を形成し。

ウェル４ｂ領域にはポリシリコン層にてなるゲート電極
１０ａ、Ｐ＋型拡散層６，６を形成してＰＭＯＳトラン
ジスタを形成し、ＮＭＯＳトランジスタ形成領域にはポ
リシリコン層にてなるゲート電極１０ｂ、Ｎ＋型拡散Ｍ
５，５を形成してＮＭＯＳトランジスタを形成する。

なお、第２図と同様に９はフィールド酸化膜、１１はＰ
ＳＧ膜、１２はアルミニウム配線である。

第１図（Ｃ）に示されるように、ＰＭＯ３ｔ−ランジス
タとＮＭｏ５トランジスタを含む領域（０ＭＯ５領域）
は、埋込み層３とウェル４ｂ、４ｃによって基板ｌから
島状に分離し、バイポーラトランジスタ領域と完全に独
立する。これによりＣＭＯＳトランジスタ領域とバイポ
ーラトランジスタ領域の電源電圧を独立して設定するこ
とができる。

第３図に第１図の方法により、スタンダードセル方式で
形成される半導体集積回路装置の一例を示す。

チップ２０内にはＣＰＵ２２．バイポーラ部分２４、ペ
リフェラル部分２６．メモリ部分２８及びＩ１０部分３
０がそれぞれスタンダードセルとして配列され、自動配
置配線が施されて１個の半導体集積回路装置が構成され
ている。バイポーラ部分２４には例えばＤ／Ａコンバー
タ、Ａ／Ｄコンバータ、コンパレータ又はオペアンプな
どのアンログ回路が構成される。

第４図に０ＭＯ３構成のデジタル回路３２とバイポーラ
構成のアナログ回路２４の他に、スイッチト・キャパシ
タ・フィルタ（Ｓ　ＣＦ）回路３４を含む半導体集積回
路装置を示す、第５図にはさらにＥＰＲＯＭ又はＥＥＰ
ＲＯＭ３６を含む半導体集積回路装置を示す。

第６図にはアナログ回路２４とロジック回路３２、ＳＣ
Ｆ回路３４の他に、０ＭＯ８構成（７）ＣＰＵ３８と、
ＥＰＲＯＭ又はＥＥＰＲＯＭ３６を含む半導体集積回路
装置を示している。

ＳＣＦ回路はＭＯ３集積回路技術により形成することが
できるので、ロジック回路とアナログフィルタを備えた
集積回路であるが、ＭＯＳトランジスタを使用した場合
、ＭＯＳトランジスタの雑音が大きくなる問題がある。

そこで、本発明によりＳＣＦ回路とともにバイポーラト
ランジスタをスタンダードセル方式で形成することによ
り、ＭＯＳトランジスタの雑音を少なくすることができ
る。

ＳＣＦ回路はアナログ情報源とＤＳＰ（デジタル・シグ
ナル・プロセッサ）回路のインターフニス的な使い方を
することができるが、本実施例によって同一チップ上に
バイポーラトランジスタ、ＣＭＯＳトランジスタ及びＳ
ＣＦ回路を形成することにより、１チツプで通信回路や
音声処理用の半導体集積回路装置などを実現することが
できる。

第７図に第４図から第６図に示される実施例の装置を概
略的に示す６ Ｐ型シリコン基板１上のＰ型エピタキシャル層２にはウ
ェル４ａ、４ｂ、４ｃ、４ｄが形成されている。ウェル
４ａ内にはＮＰＮトランジスタが形成され、ウェル４ｄ
内には横型のＰＮＰトランジスタが形成され、ウェル４
ｂ内にはＰＭＯＳトランジスタが形成されている。また
、埋込み層３とウェル４ｂ、４ｃで囲まれたエピタキシ
ャル層にはＮＭｏ５トランジスタが形成され、他にＥＰ
ＲＯＭとＥＥＰＲＯＭのいずれかが形成されるようにな
っている。

また、フィールド酸化膜９上には二層ポリシリコンＲ４
０，４２からなるＳＣＦ回路が形成されている。

ＳＣＦ回路は従来のＮ型ウェル方式のＢ１−ＣＭＯＳプ
ロセスにポリシリコン層４０とポリシリコン層４２を形
成する工程を付加することによって実現することができ
る。

第７図に示されるような各部を適宜選択することによっ
て、第４図から第６図に示されるような半導体集積回路
装置をスタンダードセル方式で実現することができる。

本発明により、バイポーラトランジスタとＭＯＳトラン
ジスタを含む半導体集積回路装置でバイポーラトランジ
スタの電流−電圧特性を向上させ、しかもそのプロセス
の自由度を高くする方法を第８図により説明する。

同図（Ａ）に示されるように、Ｐ型シリコン基板１の表
面に熱酸化膜４４を形成し、写真製版とエツチング技術
によって埋込み層を形成する部分の酸化膜４４を除去す
る。

この後、埋込み層形成用の不純物、例えばアンチモン、
砒素、隣などをイオン注入技術又は拡散技術を用いて導
入し、拡散領域４６を形成する。

このとき、拡散領域４６には例えばアンチモンとリンを
拡散させておく。

酸化膜４４を全て除去した後、エピタキシャル技術を用
いて、同図（Ｂ）に示されるように単結晶シリコン層２
を成長させる。

そして、同図（Ｃ）に示されるように、コレクタ４を形
成し、コレクタ４内にベース７を形成し、ベース７内に
エミッタ８を形成してＮＰＮトランジスタを構成すれば
、コレクタ４のＮ型ウェルの底の部分ではリンが破線４
６ｂで示されるように拡散により広がり、ウェル４の底
の部分の濃度を広い幅に渡って上げることができる。４
６ａはアンチモンの埋込み層である。これによりバイポ
ーラトランジスタの立ち上り特性が改善される。

第８図の方法によれば、エピタキシャル層２の膜厚や熱
処理条件に完全に制約されるということがなくなり、バ
イポーラトランジスタの特性向上を図ることができるの
で、Ｂ１−ＣＭＯＳプロセスにおけるＭＯＳトランジス
タの特性を犠牲にする必要がなくなる。

第９図には第８図（Ｃ）におけるＡ−Ａ線位置での各不
純物の濃度分布を示している。

第１図（Ｃ）に示された半導体集積回路装置に第８図の
実施例を適用した例を第１０図に示す。

第１図（Ｃ）と比較すると、埋込み層がアンチモンによ
る埋込み層４６ａとリンによる埋込み層４６ｂとから構
成されている点で異なっている。

この方法によれば、エピタキシャル層２をかなり厚くし
てもＭＯＳトランジスタ領域とバイポーラトランジスタ
領域を完全に分離することができる。

（効果） 本発明によれば、ＭＯＳトランジスタ部分とバイポーラ
トランジスタ部分を埋込み層とウェルによって分離し、
それぞれの部分の電ｇ電圧を独立に設定することができ
るようにしたので、バイポーラトランジスタ部分とＭＯ
Ｓトランジスタ部分をともにスタンダードセル化するこ
とができ、これによりバイポーラトランジスタとＭＯＳ
トランジスタをともに含んだ半導体集積回路装置をスタ
ンダードセル方式で実現することができる。その結果、
カスタムＩＣの開発期間が短縮され、開発費用が低減さ
れ、開発の角度が向上する。

【図面の簡単な説明】

第１図（Ａ）から同図（Ｃ）は一実施例を示す断面図、
第２図は従来の半導体集積回路装置を示す断面図、第３
図から第６図はそれぞれ本発明で構成される半導体集積
回路装置の各部の配列の例を示す概略図、第７図は第４
図から第６図を実現する装置を示す断面図、第８図（Ａ
）から同図（Ｃ）は本発明の他の実施例におけるバイポ
ーラトランジスタの製造方法を示す断面図、第９図は第
８図（Ｃ）における不純物濃度分布を示す図、第１０図
は他の実施例で製造された半導体集積回路装置を示す断
面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｐ型
エピタキシャル層、４ａ、４ｂ、４ｃ・・・・・・Ｎ型
ウェル、１３・・・・・・ＮＭＯＳトランジスタ、１４
・・・・・・ＰＭＯＳトランジスタ、１５・・・・・・
ＮＰＮトランジスタ。

Claims (1)

【特許請求の範囲】
1. （１）ＭＯＳトランジスタにてなるＭＯＳスタンダード
   セルと、バイポーラトランジスタにてなるバイポーラス
   タンダードセルをともにライブラリに用意し、半導体基
   板表面にエピタキシャル層を形成する際に埋込み層とウ
   ェルによって島状に分離した領域を形成し、ＭＯＳトラ
   ンジスタをその分離領域内に形成してＭＯＳスタンダー
   ドセルとバイポーラスタンダードセルを同一チップ上に
   配置し、かつ、自動配置配線を行なう半導体集積回路装
   置の製造方法。