JP3534626B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 31
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 229920005591 polysilicon Polymers 0.000 description 33
- 239000000758 substrate Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【０００１】
【発明の属する技術分野】本発明は抵抗素子を備えた半
導体装置とその製造方法に関するものである。ここで対
象とする半導体装置は、半導体チップに抵抗素子のみが
形成されたもののほか、トランジスタやコンデンサなど
他の素子とともに同一チップ上に抵抗素子が形成された
ものも含んでいる。
導体装置とその製造方法に関するものである。ここで対
象とする半導体装置は、半導体チップに抵抗素子のみが
形成されたもののほか、トランジスタやコンデンサなど
他の素子とともに同一チップ上に抵抗素子が形成された
ものも含んでいる。
【０００２】
【従来の技術】半導体装置における抵抗素子は、半導体
基板に形成された拡散層や基板上に絶縁層を介して形成
されたポリシリコン層をパターン化することにより構成
されるのが一般的である。抵抗素子の抵抗値のばらつき
を低減する方法として、抵抗素子を構成する導電層の層
抵抗のばらつきを抑える方法と、パターン加工精度を向
上させる方法の２通りが考えられる。
基板に形成された拡散層や基板上に絶縁層を介して形成
されたポリシリコン層をパターン化することにより構成
されるのが一般的である。抵抗素子の抵抗値のばらつき
を低減する方法として、抵抗素子を構成する導電層の層
抵抗のばらつきを抑える方法と、パターン加工精度を向
上させる方法の２通りが考えられる。
【０００３】層抵抗のばらつきを抑えるために、導電層
の膜厚や膜質を制御する方法が提案されている（特開平
７−１１５１７３号公報、特開平９−２３２５２１号公
報参照）。パターン加工精度を向上させて抵抗値のばら
つきを抑える方法としては、ポリシリコン層を平坦化す
ることによりパターン加工精度を向上させるようにする
方法（特開平５−２１８３０６号公報参照）や、実際に
使用する抵抗パターンのそばに実際には使用しないダミ
ーパターンを配することにより、パターン加工精度の向
上を図る方法が提案されている。
の膜厚や膜質を制御する方法が提案されている（特開平
７−１１５１７３号公報、特開平９−２３２５２１号公
報参照）。パターン加工精度を向上させて抵抗値のばら
つきを抑える方法としては、ポリシリコン層を平坦化す
ることによりパターン加工精度を向上させるようにする
方法（特開平５−２１８３０６号公報参照）や、実際に
使用する抵抗パターンのそばに実際には使用しないダミ
ーパターンを配することにより、パターン加工精度の向
上を図る方法が提案されている。
【０００４】
【発明が解決しようとする課題】本発明もパターン加工
精度の向上により抵抗値のばらつきを低減させようとす
るものである。上記に示したパターン加工精度の向上を
図ることによる方法は、ばらつき低減効果が小さい点を
上げることができる。そのため、これらの方法では、実
際には加工ばらつきを無視できる程度にパターンを大き
くしているのが現状であり、その結果チップ全体に占め
る抵抗素子の割合が大きくなり、チップのトータルコス
トを増加させている。ばらつき低減効果の小さい理由の
１つとして、加工精度のばらつきが直接に抵抗値に反映
されてしまう点が挙げられる。
精度の向上により抵抗値のばらつきを低減させようとす
るものである。上記に示したパターン加工精度の向上を
図ることによる方法は、ばらつき低減効果が小さい点を
上げることができる。そのため、これらの方法では、実
際には加工ばらつきを無視できる程度にパターンを大き
くしているのが現状であり、その結果チップ全体に占め
る抵抗素子の割合が大きくなり、チップのトータルコス
トを増加させている。ばらつき低減効果の小さい理由の
１つとして、加工精度のばらつきが直接に抵抗値に反映
されてしまう点が挙げられる。
【０００５】図１はポリシリコン抵抗素子の一例を示し
たものである。２はポリシリコン抵抗であり、層抵抗が
５Ω／□、パターン寸法が幅Ｗ＝１μｍ、長さＬ＝１０
０μｍの長い帯状パターン２を１０本形成し、それぞれ
を導体層４により直列につないだものである。この抵抗
素子の抵抗値の中心値は ５×（１００／１）×１０＝５０００（Ω） となる。ここで、加工寸法のばらつきを０．１μｍとす
ると、抵抗値のばらつきは±５００Ω又は±１０％とな
る。そこで、本発明は、加工精度のばらつきが抵抗値の
ばらつきに直接反映される従来の方法の不具合に鑑み、
加工精度のばらつきが抵抗値に直接反映されないように
することにより、微細なパターンの使用を可能にし、大
幅なコスト低減を実現することを目的とするものであ
る。
たものである。２はポリシリコン抵抗であり、層抵抗が
５Ω／□、パターン寸法が幅Ｗ＝１μｍ、長さＬ＝１０
０μｍの長い帯状パターン２を１０本形成し、それぞれ
を導体層４により直列につないだものである。この抵抗
素子の抵抗値の中心値は ５×（１００／１）×１０＝５０００（Ω） となる。ここで、加工寸法のばらつきを０．１μｍとす
ると、抵抗値のばらつきは±５００Ω又は±１０％とな
る。そこで、本発明は、加工精度のばらつきが抵抗値の
ばらつきに直接反映される従来の方法の不具合に鑑み、
加工精度のばらつきが抵抗値に直接反映されないように
することにより、微細なパターンの使用を可能にし、大
幅なコスト低減を実現することを目的とするものであ
る。
【０００６】
【課題を解決するための手段】参考例における抵抗素子
は、２層以上の導電層パターンを備え、下層の導電層パ
ターンの少なくとも一部が上層の導電層パターンにより
画定されており、異なる層の導電層パターンが連結され
て構成されているものである。その抵抗素子は、以下の
工程（Ａ）から（Ｃ）により形成することができる。 （Ａ）抵抗素子の下層の導電層パターンとなる下層上
に、上層の導電層パターンとなる上層膜を形成し、その
上層膜を導電層パターン用にパターン化する工程、 （Ｂ）上層膜上と、上層膜から露出した下層膜上に金属
膜を堆積し、熱処理を施してシリサイド化させることに
より、上層、下層ともに抵抗素子を構成する導電層パタ
ーンとする工程、 （Ｃ）上層の導電層パターンと下層の導電層パターンと
を配線層により連結する工程。２層以上の導電層が互い
に自己整合的にパターン形成されて画定されているた
め、加工ばらつきにより、例えば上層の導電層パターン
の幅が大きくなって抵抗値が低下する場合には、下層の
導電層パターンの幅が小さくなって抵抗値が増加する方
向に作用するので、上下層の導電層パターンを連結する
と加工ばらつきによる抵抗値の変化が相殺され、抵抗値
のばらつきを低減することができる。
は、２層以上の導電層パターンを備え、下層の導電層パ
ターンの少なくとも一部が上層の導電層パターンにより
画定されており、異なる層の導電層パターンが連結され
て構成されているものである。その抵抗素子は、以下の
工程（Ａ）から（Ｃ）により形成することができる。 （Ａ）抵抗素子の下層の導電層パターンとなる下層上
に、上層の導電層パターンとなる上層膜を形成し、その
上層膜を導電層パターン用にパターン化する工程、 （Ｂ）上層膜上と、上層膜から露出した下層膜上に金属
膜を堆積し、熱処理を施してシリサイド化させることに
より、上層、下層ともに抵抗素子を構成する導電層パタ
ーンとする工程、 （Ｃ）上層の導電層パターンと下層の導電層パターンと
を配線層により連結する工程。２層以上の導電層が互い
に自己整合的にパターン形成されて画定されているた
め、加工ばらつきにより、例えば上層の導電層パターン
の幅が大きくなって抵抗値が低下する場合には、下層の
導電層パターンの幅が小さくなって抵抗値が増加する方
向に作用するので、上下層の導電層パターンを連結する
と加工ばらつきによる抵抗値の変化が相殺され、抵抗値
のばらつきを低減することができる。
【０００７】上下層の導電層パターンにより抵抗値の変
化を相殺する効果は、各層の導電層パターンの抵抗値が
ほぼ等しい場合に最も有効に作用する。本発明の半導体
装置の一態様は、抵抗素子が形成されているチップに、
少なくともＭＯＳトランジスが形成されているものであ
る。その場合、抵抗素子は２層の導電層パターンからな
り、上層の導電層パターンはＭＯＳトランジスタのゲー
ト電極と同じポリサイド層パターンであり、下層の導電
層パターンはそのポリサイド層パターンをマスクとして
自己整合的に形成されたものであり、ＭＯＳトランジス
タのソース／ドレインと同時に形成された拡散シリサイ
ド層パターンである。ポリサイド層とはポリシリコン層
の表面にシリサイド層が形成されたものであり、拡散シ
リサイド層とはシリコン基板に形成された拡散層の表面
にシリサイド層が形成されたものである。この場合に
は、本発明の抵抗素子を形成するための特別なプロセス
を追加する必要がなく、コスト上、有利である。
化を相殺する効果は、各層の導電層パターンの抵抗値が
ほぼ等しい場合に最も有効に作用する。本発明の半導体
装置の一態様は、抵抗素子が形成されているチップに、
少なくともＭＯＳトランジスが形成されているものであ
る。その場合、抵抗素子は２層の導電層パターンからな
り、上層の導電層パターンはＭＯＳトランジスタのゲー
ト電極と同じポリサイド層パターンであり、下層の導電
層パターンはそのポリサイド層パターンをマスクとして
自己整合的に形成されたものであり、ＭＯＳトランジス
タのソース／ドレインと同時に形成された拡散シリサイ
ド層パターンである。ポリサイド層とはポリシリコン層
の表面にシリサイド層が形成されたものであり、拡散シ
リサイド層とはシリコン基板に形成された拡散層の表面
にシリサイド層が形成されたものである。この場合に
は、本発明の抵抗素子を形成するための特別なプロセス
を追加する必要がなく、コスト上、有利である。
【０００８】そして、このように、抵抗素子の上層の導
電層パターンがＭＯＳトランジスタのゲート電極と同じ
ポリサイド層パターンであり、下層の導電層パターンが
ＭＯＳトランジスタのソース／ドレインと同時に形成さ
れた拡散シリサイド層パターンである場合、その抵抗素
子により構成される寄生ＭＯＳトランジスタのしきい値
電圧が、使用される電源電圧以上に設定されていること
が好ましい。これにより、抵抗素子の両端にかかる電圧
に対して回路的に制限を設ける必要がなく、回路内にお
ける適用範囲が広くなる。
電層パターンがＭＯＳトランジスタのゲート電極と同じ
ポリサイド層パターンであり、下層の導電層パターンが
ＭＯＳトランジスタのソース／ドレインと同時に形成さ
れた拡散シリサイド層パターンである場合、その抵抗素
子により構成される寄生ＭＯＳトランジスタのしきい値
電圧が、使用される電源電圧以上に設定されていること
が好ましい。これにより、抵抗素子の両端にかかる電圧
に対して回路的に制限を設ける必要がなく、回路内にお
ける適用範囲が広くなる。
【０００９】各層の導電層パターンの他の態様はポリサ
イド層にてなり、下層の導電層パターンは、上層の導電
層パターンであるポリサイド層パターンをマスクとして
自己整合的に形成されたポリサイド層パターンであるも
のである。ポリサイド層は拡散シリサイド層に比べて層
抵抗値を大きく設定することが可能である。また、２層
ポリシリコン容量とともに同一チップに搭載する場合に
好都合である。
イド層にてなり、下層の導電層パターンは、上層の導電
層パターンであるポリサイド層パターンをマスクとして
自己整合的に形成されたポリサイド層パターンであるも
のである。ポリサイド層は拡散シリサイド層に比べて層
抵抗値を大きく設定することが可能である。また、２層
ポリシリコン容量とともに同一チップに搭載する場合に
好都合である。
【００１０】
【実施例】（実施例１）図２は抵抗素子の上層の導電層
パターンがＭＯＳトランジスタのゲート電極と同じポリ
サイド層パターンであり、下層の導電層パターンがＭＯ
Ｓトランジスタのソース／ドレインと同時に形成された
拡散シリサイド層パターンである場合の実施例を示した
ものである。この抵抗素子が形成されるチップ上には少
なくともＭＯＳトランジスタが形成される。
パターンがＭＯＳトランジスタのゲート電極と同じポリ
サイド層パターンであり、下層の導電層パターンがＭＯ
Ｓトランジスタのソース／ドレインと同時に形成された
拡散シリサイド層パターンである場合の実施例を示した
ものである。この抵抗素子が形成されるチップ上には少
なくともＭＯＳトランジスタが形成される。
【００１１】（ａ）に示されるように、Ｐ型シリコン基
板１０上にＬＯＣＯＳ法によりフィールド酸化膜１２
を、例えば４５０ｎｍの厚さに形成する。そして、抵抗
素子領域に形成される寄生ＭＯＳトランジスタが使用電
源電圧（例えば５Ｖ）ではオンしないようなしきい値電
圧に設定するために、抵抗素子を形成する基板領域には
しきい値電圧を高めるための不純物として、例えばボロ
ンを１０ｋｅＶのエネルギーで２×１０14／ｃｍ2程度
のドーズ量でイオン注入を行なう。
板１０上にＬＯＣＯＳ法によりフィールド酸化膜１２
を、例えば４５０ｎｍの厚さに形成する。そして、抵抗
素子領域に形成される寄生ＭＯＳトランジスタが使用電
源電圧（例えば５Ｖ）ではオンしないようなしきい値電
圧に設定するために、抵抗素子を形成する基板領域には
しきい値電圧を高めるための不純物として、例えばボロ
ンを１０ｋｅＶのエネルギーで２×１０14／ｃｍ2程度
のドーズ量でイオン注入を行なう。
【００１２】（ｂ）基板１０に、８５０℃で１５分間の
ウエット酸化を行なってゲート酸化膜１４を形成した
後、ポリシリコン層１６を例えば１５０ｎｍの厚さに堆
積する。そして、写真製版工程及びエッチング工程を経
て、ポリシリコン層１６の平面形状が（ｃ）に示される
ような帯状のパターになるようにパターン化する。次
に、Ｔｉ，Ｃｏ，Ｗなどの金属を堆積し、熱処理を施す
ことにより、ポリシリコン層１６の表面にシリサイド層
１８を形成し、基板１０の露出部分にはポリシリコン層
１６をマスクとして自己整合的にシリサイド層２０を形
成する。ここまでの工程で、ＭＯＳトランジスタ形成領
域には、ポリサイド構造のゲート電極をもち、表面がシ
リサイド化されたソース／ドレインをもつＭＯＳトラン
ジスタが同時に形成される。
ウエット酸化を行なってゲート酸化膜１４を形成した
後、ポリシリコン層１６を例えば１５０ｎｍの厚さに堆
積する。そして、写真製版工程及びエッチング工程を経
て、ポリシリコン層１６の平面形状が（ｃ）に示される
ような帯状のパターになるようにパターン化する。次
に、Ｔｉ，Ｃｏ，Ｗなどの金属を堆積し、熱処理を施す
ことにより、ポリシリコン層１６の表面にシリサイド層
１８を形成し、基板１０の露出部分にはポリシリコン層
１６をマスクとして自己整合的にシリサイド層２０を形
成する。ここまでの工程で、ＭＯＳトランジスタ形成領
域には、ポリサイド構造のゲート電極をもち、表面がシ
リサイド化されたソース／ドレインをもつＭＯＳトラン
ジスタが同時に形成される。
【００１３】その後、保護膜を堆積し、ポリサイド層パ
ターン１９（ポリシリコン層パターン１６上にシリサイ
ド層１８が形成されたもの）の両端部と、それに隣接し
た拡散シリサイド層パターン２１（シリサイド層パター
ン２０とその下の拡散層パターンを含んだもの）にそれ
ぞれコンタクトホール２２，２４を形成し、ポリサイド
層パターン１９、拡散シリサイド層パターン２１、ポリ
サイド層パターン１９、拡散シリサイド層パターン２
１、……と直列につながるようにアルミニウムによる配
線２６を形成して連結し、抵抗素子を構成する。
ターン１９（ポリシリコン層パターン１６上にシリサイ
ド層１８が形成されたもの）の両端部と、それに隣接し
た拡散シリサイド層パターン２１（シリサイド層パター
ン２０とその下の拡散層パターンを含んだもの）にそれ
ぞれコンタクトホール２２，２４を形成し、ポリサイド
層パターン１９、拡散シリサイド層パターン２１、ポリ
サイド層パターン１９、拡散シリサイド層パターン２
１、……と直列につながるようにアルミニウムによる配
線２６を形成して連結し、抵抗素子を構成する。
【００１４】図２（ｃ）に示されるこの実施例の抵抗素
子で、パターン寸法を図１と同じく幅Ｗ＝１μｍ、間隔
Ｓ＝１μｍ、長さＷ＝１００μｍとし、ポリサイド層パ
ターン１９と拡散シリサイド層パターン２１のそれぞれ
を５本ずつ、合計で１０本を直列につないだ抵抗素子と
する。ポリサイド層パターン１９と拡散シリサイド層パ
ターン２１の層抵抗をともに５Ω／□とする。
子で、パターン寸法を図１と同じく幅Ｗ＝１μｍ、間隔
Ｓ＝１μｍ、長さＷ＝１００μｍとし、ポリサイド層パ
ターン１９と拡散シリサイド層パターン２１のそれぞれ
を５本ずつ、合計で１０本を直列につないだ抵抗素子と
する。ポリサイド層パターン１９と拡散シリサイド層パ
ターン２１の層抵抗をともに５Ω／□とする。
【００１５】この抵抗素子のパターンでは、長さＬは幅
Ｗに対して十分に大きいため、長さ方向での加工寸法ば
らつきは無視することができる。加工寸法ばらつきをｘ
とすると、この抵抗素子の抵抗値ｆ(ｘ）は、 ｆ(ｘ）＝２５００／(１＋ｘ）＋２５００／(１−ｘ） ＝５０００／(１＋ｘ)(１−ｘ） となる。この抵抗素子の抵抗値を加工寸法ばらつきｘに
対して図示すると、図３に示されるような放物線とな
る。なお、図３中に破線で示される直線は、図１の従来
の抵抗素子における抵抗値と加工寸法ばらつきｘの関係
を図示したものである。
Ｗに対して十分に大きいため、長さ方向での加工寸法ば
らつきは無視することができる。加工寸法ばらつきをｘ
とすると、この抵抗素子の抵抗値ｆ(ｘ）は、 ｆ(ｘ）＝２５００／(１＋ｘ）＋２５００／(１−ｘ） ＝５０００／(１＋ｘ)(１−ｘ） となる。この抵抗素子の抵抗値を加工寸法ばらつきｘに
対して図示すると、図３に示されるような放物線とな
る。なお、図３中に破線で示される直線は、図１の従来
の抵抗素子における抵抗値と加工寸法ばらつきｘの関係
を図示したものである。
【００１６】いま、図１と同様に加工寸法ばらつきを±
０.１μｍとすると、抵抗値のばらつきは±５０Ω、す
なわち±１％となり、図１の従来の場合に比べてばらつ
きは１／１０に低減される。図２のようにシリサイド層
パターン２０の形成を、ポリシリコン層パターン１６を
マスクとして自己整合的にシリサイド化することにより
実行しているので、ポリシリコン層パターン１６でその
幅がｘμｍ広くなるようにずれた場合（＋ｘμｍ）、シ
リサイド層パターン２０では逆にｘμｍ狭くなるように
作用する（−ｘμｍ）。このようにポリサイド層パター
ン１９と拡散シリサイド層パターン２１とで加工寸法ば
らつきが逆方向に作用することにより、直列抵抗とした
場合の抵抗値のばらつきが抑えられる。
０.１μｍとすると、抵抗値のばらつきは±５０Ω、す
なわち±１％となり、図１の従来の場合に比べてばらつ
きは１／１０に低減される。図２のようにシリサイド層
パターン２０の形成を、ポリシリコン層パターン１６を
マスクとして自己整合的にシリサイド化することにより
実行しているので、ポリシリコン層パターン１６でその
幅がｘμｍ広くなるようにずれた場合（＋ｘμｍ）、シ
リサイド層パターン２０では逆にｘμｍ狭くなるように
作用する（−ｘμｍ）。このようにポリサイド層パター
ン１９と拡散シリサイド層パターン２１とで加工寸法ば
らつきが逆方向に作用することにより、直列抵抗とした
場合の抵抗値のばらつきが抑えられる。
【００１７】（実施例２）
図４は各層の導電層パターンがポリサイド層にてなる抵
抗素子に本発明を適用した実施例を示したものである。
シリコン基板１０上にＬＯＣＯＳ法により形成されたフ
ィールド酸化膜１２上に、不純物を添加していないか、
又は層抵抗が１×１０6Ω／□以上と高くなるような少
量の不純物を含むポリシリコン層３０をＣＶＤ法にて堆
積する。
抗素子に本発明を適用した実施例を示したものである。
シリコン基板１０上にＬＯＣＯＳ法により形成されたフ
ィールド酸化膜１２上に、不純物を添加していないか、
又は層抵抗が１×１０6Ω／□以上と高くなるような少
量の不純物を含むポリシリコン層３０をＣＶＤ法にて堆
積する。
【００１８】写真製版工程及びエッチング工程を経て、
抵抗素子を形成する領域にＣＶＤ酸化膜や窒化膜のよう
な絶縁膜３２を、使用電源電圧範囲内では破壊しない程
度の膜厚、例えば使用電源電圧５Ｖに対しては１５ｎｍ
以上となるように堆積する。その絶縁膜３２上にポリシ
リコン層３４をＣＶＤ法により堆積する。上層のポリシ
リコン層３４は下層のポリシリコン層３０と同一組成で
あってもよく、又は不純物をそれよりも多く含むような
ポリシリコン層であってもよい。
抵抗素子を形成する領域にＣＶＤ酸化膜や窒化膜のよう
な絶縁膜３２を、使用電源電圧範囲内では破壊しない程
度の膜厚、例えば使用電源電圧５Ｖに対しては１５ｎｍ
以上となるように堆積する。その絶縁膜３２上にポリシ
リコン層３４をＣＶＤ法により堆積する。上層のポリシ
リコン層３４は下層のポリシリコン層３０と同一組成で
あってもよく、又は不純物をそれよりも多く含むような
ポリシリコン層であってもよい。
【００１９】写真製版工程とエッチング工程を経て、
（ｃ）に示されるような平面形状のポリシリコン層パタ
ーン３４ａを形成する。上層のポリシリコン層３４はＭ
ＯＳトランジスタのゲート電極として共用が可能なもの
とする場合には、ポリシリコン層３４ａにパターン化し
た後、その上に１５０ｎｍ程度のＣＶＤ酸化膜を堆積
し、エッチバックを施してＬＤＤ(lightlydopoed drai
n)構造のサイドウォール部分を形成することがある。そ
の後、例えば砒素を４０ｋｅＶのエネルギーで５×１０
15／ｃｍ2のドーズ量の条件で不純物注入を行ない、ポ
リシリコン層３０，３４ａの表面がシリサイド化するの
に十分な濃度とする。
（ｃ）に示されるような平面形状のポリシリコン層パタ
ーン３４ａを形成する。上層のポリシリコン層３４はＭ
ＯＳトランジスタのゲート電極として共用が可能なもの
とする場合には、ポリシリコン層３４ａにパターン化し
た後、その上に１５０ｎｍ程度のＣＶＤ酸化膜を堆積
し、エッチバックを施してＬＤＤ(lightlydopoed drai
n)構造のサイドウォール部分を形成することがある。そ
の後、例えば砒素を４０ｋｅＶのエネルギーで５×１０
15／ｃｍ2のドーズ量の条件で不純物注入を行ない、ポ
リシリコン層３０，３４ａの表面がシリサイド化するの
に十分な濃度とする。
【００２０】次に、Ｔｉ，Ｃｏなどの金属を例えば６０
ｎｍ程度の厚さに堆積した後、ＲＴＡ(rapid thermal a
nnealing)などの熱処理によりシリサイド化を行なう。
ポリシリコン層パターン３４ａ上にはシリサイド層３６
が形成され、ポリシリコン層パターン３４ａ，３４ａの
間のポリシリコン層３０の露出部にはシリサイド層３８
が自己整合的に形成される。
ｎｍ程度の厚さに堆積した後、ＲＴＡ(rapid thermal a
nnealing)などの熱処理によりシリサイド化を行なう。
ポリシリコン層パターン３４ａ上にはシリサイド層３６
が形成され、ポリシリコン層パターン３４ａ，３４ａの
間のポリシリコン層３０の露出部にはシリサイド層３８
が自己整合的に形成される。
【００２１】その後、保護膜を堆積し、ポリサイド層パ
ターン３７（ポリシリコン層パターン３４ａ上にシリサ
イド層３６が形成されたもの）の両端部と、それに隣接
したポリサイド層パターン３９（シリサイド層パターン
３８とその下のポリシリコン層を含んだもの）にそれぞ
れコンタクトホール４０，４２を形成し、ポリサイド層
パターン３７、３９、３７、３９、……と直列につなが
るようにアルミニウムによる配線４４を形成して連結
し、抵抗素子を構成する。この抵抗素子においても、図
３に双曲線で示したのと同様の寸法ばらつきに対する抵
抗値のばらつき低減の効果を得ることができる。
ターン３７（ポリシリコン層パターン３４ａ上にシリサ
イド層３６が形成されたもの）の両端部と、それに隣接
したポリサイド層パターン３９（シリサイド層パターン
３８とその下のポリシリコン層を含んだもの）にそれぞ
れコンタクトホール４０，４２を形成し、ポリサイド層
パターン３７、３９、３７、３９、……と直列につなが
るようにアルミニウムによる配線４４を形成して連結
し、抵抗素子を構成する。この抵抗素子においても、図
３に双曲線で示したのと同様の寸法ばらつきに対する抵
抗値のばらつき低減の効果を得ることができる。
【００２２】
【発明の効果】本発明では、抵抗素子が２層以上の導電
層パターンを備え、下層の導電層パターンの少なくとも
一部が上層の導電層パターンにより画定されたものであ
り、異なる層の導電層パターンが連結されて構成されて
いるので、加工ばらつきに対する抵抗値のばらつきを低
減することができる。さらに、一態様では、抵抗素子が
形成されているチップに、少なくともＭＯＳトランジス
が形成されている場合には、抵抗素子は２層の導電層パ
ターンからなり、上層の導電層パターンはＭＯＳトラン
ジスタのゲート電極と同じポリサイド層パターンであ
り、下層の導電層パターンはそのポリサイド層パターン
をマスクとして自己整合的に形成されたものであり、Ｍ
ＯＳトランジスタのソース／ドレインと同時に形成され
た拡散シリサイド層パターンであるようにしたので、本
発明を構成する抵抗素子を形成するための特別なプロセ
スを追加する必要がなく、コスト上、有利である。さら
に、他の態様では、各層の導電層パターンはポリサイド
層にてなるものであるようにしたので、拡散シリサイド
層に比べて層抵抗値を大きく設定することが可能であ
る。また、２層ポリシリコン容量とともに同一チップに
搭載する場合に好都合である。
層パターンを備え、下層の導電層パターンの少なくとも
一部が上層の導電層パターンにより画定されたものであ
り、異なる層の導電層パターンが連結されて構成されて
いるので、加工ばらつきに対する抵抗値のばらつきを低
減することができる。さらに、一態様では、抵抗素子が
形成されているチップに、少なくともＭＯＳトランジス
が形成されている場合には、抵抗素子は２層の導電層パ
ターンからなり、上層の導電層パターンはＭＯＳトラン
ジスタのゲート電極と同じポリサイド層パターンであ
り、下層の導電層パターンはそのポリサイド層パターン
をマスクとして自己整合的に形成されたものであり、Ｍ
ＯＳトランジスタのソース／ドレインと同時に形成され
た拡散シリサイド層パターンであるようにしたので、本
発明を構成する抵抗素子を形成するための特別なプロセ
スを追加する必要がなく、コスト上、有利である。さら
に、他の態様では、各層の導電層パターンはポリサイド
層にてなるものであるようにしたので、拡散シリサイド
層に比べて層抵抗値を大きく設定することが可能であ
る。また、２層ポリシリコン容量とともに同一チップに
搭載する場合に好都合である。
【図１】従来のポリシリコン抵抗素子の一例を示す平面
図である。
図である。
【図２】第１の実施例の抵抗素子を製造方法とともに示
したものであり、（ａ），（ｂ）は途中工程の断面図、
（ｃ）は抵抗素子となった平面図である。
したものであり、（ａ），（ｂ）は途中工程の断面図、
（ｃ）は抵抗素子となった平面図である。
【図３】抵抗素子の抵抗値を加工寸法ばらつきｘに対し
て図示したものであり、双曲線は実施例によるもの、直
線は図１の従来のものによるものである。
て図示したものであり、双曲線は実施例によるもの、直
線は図１の従来のものによるものである。
【図４】第２の実施例の抵抗素子を製造方法とともに示
したものであり、（ａ），（ｂ）は途中工程の断面図、
（ｃ）は抵抗素子となった平面図である。
したものであり、（ａ），（ｂ）は途中工程の断面図、
（ｃ）は抵抗素子となった平面図である。
１０ Ｐ型シリコン基板
１４ ゲート酸化膜
１６ ポリシリコン層パターン
１８ シリサイド層
１９ ポリサイド層パターン
２０ シリサイド層
２１ 拡散シリサイド層パターン
３０ ポリシリコン層
３２ 絶縁膜
３４ａ ポリシリコン層パターン
３６，３８ シリサイド層
３７，３９ ポリサイド層パターン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/336
H01L 21/8234
H01L 27/04
H01L 27/06
H01L 29/78
Claims (5)
- 【請求項１】 抵抗素子を含む半導体装置において、 前記抵抗素子は、２層以上の導電層パターンを備え、下
層の導電層パターンの少なくとも一部が上層の導電層パ
ターンにより画定されており、異なる層の導電層パター
ンが連結されて構成されており、 前記抵抗素子が形成されているチップには、少なくとも
ＭＯＳトランジスが形成されており、前記抵抗素子は２
層の導電層パターンからなり、上層の導電層パターンは
ＭＯＳトランジスタのゲート電極と同じポリサイド層パ
ターンであり、下層の導電層パターンは前記ポリサイド
層パターンをマスクとして自己整合的に形成されたもの
であり、前記ＭＯＳトランジスタのソース／ドレインと
同時に形成された拡散シリサイド層パターンである こと
を特徴とする半導体装置。 - 【請求項２】 前記抵抗素子により構成される寄生ＭＯ
Ｓトランジスタのしきい値電圧が、使用される電源電圧
以上に設定されている請求項１に記載の半導体装置。 - 【請求項３】 抵抗素子を含む半導体装置において、 前記抵抗素子は、２層以上の導電層パターンを備え、下
層の導電層パターンの少なくとも一部が上層の導電層パ
ターンにより画定されており、異なる層の導電層パター
ンが連結されて構成されており、 各層の導電層パターンはポリサイド層にてなり、 下層の導電層パターンは、上層の導電層パターンである
ポリサイド層パターンをマスクとして自己整合的に形成
されたポリサイド層パターンであることを特徴とする 半
導体装置。 - 【請求項４】 前記抵抗素子における各層の導電層パタ
ーンの抵抗値がほぼ等しい請求項１から３のいずれかに
記載の半導体装置。 - 【請求項５】 ２層以上の導電層パターンを備えた抵抗
素子を含む半導体装置を製造する方法において、以下の
工程（Ａ）から（Ｃ）により前記抵抗素子を形成するこ
とを特徴とする半導体装置の製造方法。 （Ａ）前記抵抗素子の下層の導電層パターンとなる下層
上に、上層の導電層パターンとなる上層膜を形成し、そ
の上層膜を導電層パターン用にパターン化する工程、 （Ｂ）前記上層膜上と、上層膜から露出した下層膜上に
金属膜を堆積し、熱処理を施してシリサイド化させるこ
とにより、上層、下層ともに抵抗素子を構成する導電層
パターンとする工程、 （Ｃ）上層の導電層パターンと下層の導電層パターンと
を配線層により連結する工程。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31726598A JP3534626B2 (ja) | 1998-11-09 | 1998-11-09 | 半導体装置とその製造方法 |
| US09/431,593 US6894365B2 (en) | 1998-11-09 | 1999-11-01 | Semiconductor device having an integral resistance element |
| US11/059,818 US7151038B2 (en) | 1998-11-09 | 2005-02-17 | Semiconductor device having an integral resistance element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31726598A JP3534626B2 (ja) | 1998-11-09 | 1998-11-09 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150787A JP2000150787A (ja) | 2000-05-30 |
| JP3534626B2 true JP3534626B2 (ja) | 2004-06-07 |
Family
ID=18086318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31726598A Expired - Fee Related JP3534626B2 (ja) | 1998-11-09 | 1998-11-09 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6894365B2 (ja) |
| JP (1) | JP3534626B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6576977B1 (en) * | 2002-09-17 | 2003-06-10 | National Semiconductor Corporation | Low cost bias technique for dual plate integrated capacitors |
| US7078306B1 (en) | 2003-03-24 | 2006-07-18 | Integrated Device Technology, Inc. | Method for forming a thin film resistor structure |
| US7921400B1 (en) | 2005-07-20 | 2011-04-05 | Integrated Device Technology, Inc. | Method for forming integrated circuit device using cell library with soft error resistant logic cells |
| JP2010093637A (ja) * | 2008-10-09 | 2010-04-22 | Nec Electronics Corp | 遅延回路 |
| JP2016092178A (ja) | 2014-11-04 | 2016-05-23 | 株式会社リコー | 固体撮像素子 |
| JP2016092348A (ja) | 2014-11-11 | 2016-05-23 | 株式会社リコー | 半導体デバイス及びその製造方法、撮像装置 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191368A (ja) | 1983-04-14 | 1984-10-30 | Nec Corp | 半導体装置 |
| JPS61191060A (ja) | 1985-02-20 | 1986-08-25 | Sanyo Electric Co Ltd | 抵抗体形成方法 |
| JPS61208862A (ja) | 1985-03-14 | 1986-09-17 | Sanyo Electric Co Ltd | 半導体抵抗装置 |
| US4804636A (en) * | 1985-05-01 | 1989-02-14 | Texas Instruments Incorporated | Process for making integrated circuits having titanium nitride triple interconnect |
| US4796081A (en) * | 1986-05-02 | 1989-01-03 | Advanced Micro Devices, Inc. | Low resistance metal contact for silicon devices |
| JPS63133672A (ja) * | 1986-11-26 | 1988-06-06 | Nec Corp | 半導体装置 |
| JP2689114B2 (ja) | 1987-05-30 | 1997-12-10 | 株式会社リコー | 半導体集積回路装置の製造方法 |
| JPH0422164A (ja) | 1990-05-17 | 1992-01-27 | Toyota Autom Loom Works Ltd | 温度検出機能付半導体装置 |
| JPH05218306A (ja) | 1992-01-13 | 1993-08-27 | Nec Corp | 半導体集積回路およびその製造方法 |
| US5266156A (en) * | 1992-06-25 | 1993-11-30 | Digital Equipment Corporation | Methods of forming a local interconnect and a high resistor polysilicon load by reacting cobalt with polysilicon |
| JPH07106570A (ja) * | 1993-10-05 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH07115173A (ja) | 1993-10-15 | 1995-05-02 | Nec Corp | 半導体集積回路の製造方法 |
| JPH0936310A (ja) | 1995-07-14 | 1997-02-07 | Sony Corp | 半導体装置 |
| JPH0997876A (ja) | 1995-10-02 | 1997-04-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2798043B2 (ja) | 1996-02-28 | 1998-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5911114A (en) * | 1997-03-21 | 1999-06-08 | National Semiconductor Corporation | Method of simultaneous formation of salicide and local interconnects in an integrated circuit structure |
| US5977598A (en) * | 1997-09-23 | 1999-11-02 | Winbond Electronics Corporation | High load resistance implemented in a separate polysilicon layer with diffusion barrier therein for preventing load punch through therefrom |
| US6100173A (en) * | 1998-07-15 | 2000-08-08 | Advanced Micro Devices, Inc. | Forming a self-aligned silicide gate conductor to a greater thickness than junction silicide structures using a dual-salicidation process |
-
1998
- 1998-11-09 JP JP31726598A patent/JP3534626B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-01 US US09/431,593 patent/US6894365B2/en not_active Expired - Fee Related
-
2005
- 2005-02-17 US US11/059,818 patent/US7151038B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000150787A (ja) | 2000-05-30 |
| US6894365B2 (en) | 2005-05-17 |
| US20050145989A1 (en) | 2005-07-07 |
| US20020195661A1 (en) | 2002-12-26 |
| US7151038B2 (en) | 2006-12-19 |
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| JP3415360B2 (ja) | 半導体装置の製造方法 |
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