KR100304969B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 살리사이드의 회로선폭에 대한 면저항 의존성을 감소시켜서 회로선폭이 감소하더라도 면저항이 증가하는 것을 방지하도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 노출된 게이트 전극 및 반도체 기판을 선택적으로 제거하여 표면을 요철형태로 형성하는 단계와, 상기 반도체 기판의 전면에 금속층을 형성하고 열처리하여 요철 형태의 게이트 전극과 반도체 기판의 계면에 실리사이드막을 형성하는 단계와, 상기 반도체 기판과 게이트 전극과 반응하지 않은 금속층을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 살리사이드(Salicide)의 회로선폭에 대한 면저항 의존성을 줄이는데 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 소자의 기하학적 크기가 감소함에 따라 게이트, 소오스 및 드레인영역 등의 면적이 감소하기 때문만 아니라, 소자의 크기를 줄임에 따라 소오스와 드레인 접합을 보다 얇게 할 필요가 있기 때문에 고저항 영역이 초래된다는 사실이 중요하다.
소오스와 드레인영역과 다결정 실리콘영역의 저항을 본질적으로 줄이는 방법은 이러한 영역의 접촉에 고융점 금속 실리사이드를 사용하는 것이다.
이 공정에서 노출된 실리콘과의 접촉이 일어날 때마다 고융점 금속의 박막을 증착하고 가열하여 실리사이드를 형성한다. 이 공정에서 백금(Au), 망간(Mo), 코발트(Co), 티탄(Ti) 등을 포함한 여러 가지 실리사이드가 이용되고 있다.
상기와 같은 점은 측벽 공간이 게이트단을 정렬시키면서 소오스 및 드레인 영역과 게이트 실리사이드 영역이 동시에 형성되는 것이다. 이 자기정렬된 실리사이드(Self-aligned-Silicide) 공정을 때때로 살리사이드라 한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 개재하여 게이트 전극(13)을 형성하고, 상기 게이트 전극(13) 양측의 반도체 표면내에 LDD(Lightly Doped Drain) 영역(14)을 형성한다.
여기서 상기 게이트 전극(13)의 반도체 기판(11)상에 게이트 절연막(12)을 형성하고, 상기 게이트 절연막(12)상에 폴리 실리콘을 형성한 후 포토리소그래피 공정 및 식각공정으로 폴리 실리콘 및 게이트 절연막(12)을 선택적으로 제거하여 형성한다.
이어, 상기 게이트 전극(13)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(13) 양측면에 측벽 스페이서(Sidewall Spacer)(15)를 형성한다.
그리고 상기 게이트 전극(13) 및 측벽 스페이서(15)를 마스크로 이용하여 반도체 기판(11)의 전면에 소오스/드레인용 고농도 불순물 이온을 주입하여 상기 반도체 기판(11)의 표면내에 상기 LDD 영역(14)과 연결되는 소오스/드레인 불순물 영역(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(13) 및 측벽 스페이서(15)를 포함한 반도체 기판(11)의 전면에 티탄(Ti) 또는 코발트(Co) 등의 금속층(17)을 형성한다.
도 1c에 도시한 바와 같이, 상기 금속층(17)이 증착된 반도체 기판(11)을 열처리하여 상기 소오스/드레인 불순물 영역(16)이 형성된 반도체 기판(11) 및 게이트 전극(13)의 실리콘과 금속층(17)을 반응시키어 반도체 기판(11) 및 게이트 전극(13)의 표면에 실리사이드막(18)을 형성한다.
여기서 상기 측벽 스페이서(15)에 형성된 금속층(17)은 열처리시 실리콘(Silicon)과 반응하지 못해서 실리사이드막이 형성되지 않으며 따라서 SC-1(NH4OH, H2O2, H2O의 혼합용액) 화학용액 처리시 실리사이드막(18)이 형성되지 않은 영역은 제거되며 자연적으로 실리사이드막(18)이 형성된 영역 즉, 반도체 기판(11) 및 게이트 전극(13)이 노출된 영역에만 남게 된다.
한편, 도 2a는 종래의 반도체 소자를 나타낸 평면도이고, 도 2b는 도 2a의 단면Ⅰ-Ⅰ선에 따른 실리사이드 형성 프로파일이다.
즉, 종래 기술에서는 전술한 바와 같이 실리콘이 노출된 영역이 단순히 표면만 노출되어 있기 때문에 장축방향(Ⅰ-Ⅰ)에서의 실리사이드 형성 영역의 단면은 단순히 1차원 적이다.
따라서 후속 실리사이드 형성과정에서 실리콘 하지의 결정 및 그레인(Grain), 불순물 도핑(Doping) 상태 등에 따라 실리사이드 형성이 결정되며, 이때 모든 방향으로의 반응이 자유롭게 형성되어야 하나 측면의 선폭 제한에 의해 장축방향(길이방향)으로의 확장이 주도된다.
이러한 반응 주도 방향에서의 표면의 1차원의 표면적을 갖기 때문에 반응은 자유롭지 못하고 제한적이 된다. 따라서 반응결과 형성된 실리사이드막(18)은 도 2b에서와 같이, 장축방향에서 균일하게 형성되지 못하고 불균일한 결과를 보인다.
상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
즉, 불균일하게 형성된 실리사이드는 회로선폭이 어느 정도 이하가 되면 급격하게 면저항이 증가하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 살리사이드의 회로선폭에 대한 면저항 의존성을 감소시켜서 회로선폭이 감소하더라도 면저항이 증가하는 것을 방지하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a는 종래의 반도체 소자를 나타낸 평면도
도 2b는 도 2a의 단면Ⅰ-Ⅰ선에 따른 실리사이드 형성 프로파일
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 4a는 본 발명의 격자 무늬 패턴을 형성하기 위한 패터닝된 포토레지스막이 형성된 반도체 소자의 평면도
도 4b는 본 발명의 격자 무늬 패턴을 나타낸 단면도
도 4c는 본 발명에 의한 실리사이드 형성 프로파일
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 전극 24 : LDD 영역
25 : 측벽 스페이서 26 : 소오스/드레인 불순물 영역
27 : 포토레지스트막 28 : 금속층
29 : 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 노출된 게이트 전극 및 반도체 기판을 선택적으로 제거하여 표면을 요철형태로 형성하는 단계와, 상기 반도체 기판의 전면에 금속층을 형성하고 열처리하여 요철 형태의 게이트 전극과 반도체 기판의 계면에 실리사이드막을 형성하는 단계와, 상기 반도체 기판과 게이트 전극과 반응하지 않은 금속층을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)을 개재하여 게이트 전극(23)을 형성하고, 상기 게이트 전극(23)을 마스크로 이용하여 상기 반도체 기판(21)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(23) 양측의 반도체 표면내에 LDD(Lightly Doped Drain) 영역(24)을 형성한다.
여기서 상기 게이트 전극(23)의 반도체 기판(21)상에 게이트 절연막(22)을 형성하고, 상기 게이트 절연막(22)상에 폴리 실리콘을 형성한 후 포토리소그래피 공정 및 식각공정으로 폴리 실리콘 및 게이트 절연막(22)을 선택적으로 제거하여 형성한다.
이어, 상기 게이트 전극(23)을 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(23) 양측면에 측벽 스페이서(Sidewall Spacer)(25)를 형성한다.
그리고 상기 게이트 전극(23) 및 측벽 스페이서(25)를 마스크로 이용하여 반도체 기판(21)의 전면에 고농도 불순물 이온을 주입하여 상기 반도체 기판(21)의 표면내에 상기 LDD 영역(24)과 연결되는 소오스/드레인 불순물 영역(26)을 형성한다.
도 3c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 포토레지스트막(도 4a에 도시함)(27)을 도포한 후, 노광 및 현상공정으로 포토레지스트막을 패터닝한다.
이어, 상기 패터닝된 포토레지스트막을 마스크로 이용하여 상기 노출된 게이트 전극(23) 및 반도체 기판(21)을 선택적으로 제거하여 격자무늬 형태의 패턴 즉, 게이트 전극(23)과 반도체 기판(21)의 표면을 요철(凹凸) 형태로 형성한다.
이때 상기 게이트 전극(23) 및 반도체 기판(21)의 실리콘 에치(Silicon Etch)는 산화막에 대한 높은 선택비를 유지하기 때문에 측벽 스페이서(25)나 기타 산화막에 가려진 부위는 전혀 영향을 받지 않는다.
한편, 도 3b에 대한 상세한 설명은 도 4a에서 도면을 참조하여 설명한다.
도 3c에 도시한 바와 같이, 상기 게이트 전극(23) 및 측벽 스페이서(25)를 포함한 반도체 기판(21)의 전면에 스퍼터(Sputter) 방식에 의해 티탄(Ti) 또는 코발트(Co) 등의 금속층(28)을 형성한다.
도 3d에 도시한 바와 같이, 상기 금속층(28)이 증착된 반도체 기판(21)을 열처리하여 상기 소오스/드레인 불순물 영역(26)이 형성된 반도체 기판(21) 및 게이트 전극(23)의 실리콘과 금속층(28)을 반응시켜 반도체 기판(21) 및 게이트 전극(23)의 표면에 실리사이드막(29)을 형성한다
여기서 상기 측벽 스페이서(25)에 형성된 금속층(28)은 열처리시 실리콘(Silicon)과 반응하지 못해서 실리사이드막이 형성되지 않으며 따라서 SC-1(NH4OH, H2O2, H2O의 혼합용액)로 화학처리 하여 실리사이드막(29)이 형성되지 않은 영역은 제거되며 자연적으로 실리사이드막(29)이 형성된 영역 즉, 반도체 기판(21) 및 게이트 전극(23)이 노출된 영역에만 남게 된다.
한편, 도 4a는 본 발명의 격자 무늬 패턴을 형성하기 위한 패터닝된 포토레지스막이 형성된 반도체 소자의 평면도이고, 도 4b는 본 발명의 격자 무늬 패턴을 나타낸 단면도이며, 도 4c는 본 발명에 의한 실리사이드 형성 프로파일이다.
즉, 도 4a에서와 같이 패터닝된 포토레지스트막(27)을 마스크로 이용하여 노출된 게이트 전극(23)과 반도체 기판(21)을 선택적으로 제거함으로써 도 4b에서와 같이, 실리사이드가 형성되는 영역의 표면을 종래의 1차원 단면에서 2차원 단면으로 형성하여 격자 무늬 패턴 즉, 요철(凹凸)형태로 형성한다.
그리고 도 4c에서와 같이, 실리사이드막(29)이 형성되는 게이트 전극(23)과 반도체 기판(21)의 표면이 2차원의 격자 무늬 패턴이 형성되어 있기 때문에 실리사이드막 형성시 표면적의 확대로 실리사이드 형성반응이 자유롭게 되어 장축방향으로의 실리사이드 형성이 균일하게 이루어진다.
도 5는 종래 기술과 본 발명의 실리사이드 면저항 특성 비교를 나타낸 그래프이다.
도 5에서와 같이, 실리사이드 형성이 균일하게 형성되는 본 발명은 면저항(Rs :)의 선폭(㎛) 의존성을 개선시키는 핵심요소이다.
즉, 종래 기술의 실리사이드 형성영역의 불균일 특성이 회로선폭 감소에 따른 면저항 증가를 유발했으나 본 발명은 이러한 불균일성을 비교적 간단한 표면적 확대 방법을 이용해 개선시킴으로써 면저항 특성을 확보할 수 있도록 하는 것이다.
여기서 A는 종래의 기술에 의한 회로선폭 감소에 따른 면저항 감소를 나타낸 그래프이고, B는 본 발명에 의한 회로선폭 감소에 따른 면저항 감소를 나타낸 그래프이다.
예를 들면, 티탄(Ti) 실리사이드의 경우 0.25㎛이하의 선폭에서 면저항의 급격히 저항하나 본 발명을 적용하면 0.15㎛까지의 선폭(㎛)에서 일정한 면저항(Ω/?)을 얻을 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 표면의 2차원 구조로 인해 균일하게 실리사이드가 형성되어 종래 기술보다도 회로 선폭에 따른 면저항 의존성을 줄일 수 있다.
둘째, 종래 기술에 간단한 포토-마스크 한 번의 추가공정을 진행함으로써 종래의 기술을 그대로 적용할 수 있어 새로운 공정적용에 따른 비용이나 공정의 복잡성 등을 피할 수 있다.
Claims (3)
- 반도체 기판에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계;상기 노출된 게이트 전극 및 반도체 기판을 선택적으로 제거하여 표면을 요철형태로 형성하는 단계;상기 반도체 기판의 전면에 금속층을 형성하고 열처리하여 요철 형태의 게이트 전극과 반도체 기판의 계면에 실리사이드막을 형성하는 단계;상기 반도체 기판과 게이트 전극과 반응하지 않은 금속층을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 측벽 스페이서를 형성하기 전에 게이트 전극을 마스크로 이용하여 반도체 기판의 표면내에 LDD 영역을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 반도체 기판 및 게이트 전극과 반응하지 않은 금속층은 SC-1로 화학처리하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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ID=19605023
Family Applications (1)
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|---|---|---|---|
| KR1019990030628A KR100304969B1 (ko) | 1999-07-27 | 1999-07-27 | 반도체 소자의 제조방법 |
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| KR (1) | KR100304969B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442153B1 (ko) * | 2002-09-17 | 2004-07-27 | 아남반도체 주식회사 | 반도체 이중 다마신 구조를 이용한 실리사이드 게이트라인 형성 방법 |
-
1999
- 1999-07-27 KR KR1019990030628A patent/KR100304969B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442153B1 (ko) * | 2002-09-17 | 2004-07-27 | 아남반도체 주식회사 | 반도체 이중 다마신 구조를 이용한 실리사이드 게이트라인 형성 방법 |
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