JP2002050709A

JP2002050709A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2002050709A
Application number: JP2000237407A
Authority: JP
Inventors: Yoichi Tamaoki; 洋一玉置; Takayuki Iwasaki; 貴之岩崎; Tomoyuki Tomatsuri; 智之戸祭; Eiichi Yoshida; 栄一吉田; Chiyoshi Kamata; 千代士鎌田; Atsushi Takaku; 淳高久
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-08-04
Filing date: 2000-08-04
Publication date: 2002-02-15

Abstract

(57)【要約】【課題】ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型Ｍ
ＩＳＦＥＴ、ｎｐｎバイポーラ・トランジスタおよびｐ
ｎｐバイポーラ・トランジスタを有する半導体集積回路
装置の高性能化を実現する。【解決手段】ＳＯＩ基板１は、単結晶シリコンからな
る支持基板２、酸化シリコン層３、単結晶シリコン層４
およびエピタキシャル層７からなる。エピタキシャル層
７の表面に形成されたフィールド酸化膜８の一部には深
いＵ溝（深溝）１１が形成されている。ｎチャネル型Ｍ
ＩＳＦＥＴ（Ｍｎ）、ｐチャネル型ＭＩＳＦＥＴ（Ｍ
ｐ）、ｎｐｎ型バイポーラ・トランジスタ（Ｂｎ）およ
びｐｎｐ型バイポーラ・トランジスタ（Ｂｐ）のそれぞ
れは、上記Ｕ溝１１と酸化シリコン層３とによって互い
に電気的に分離された半導体島領域に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＳＯＩ(Silicon O
n Insulator)基板上にバイポーラトランジスタとＭＩＳ
ＦＥＴ(Metal Insulator Semiconductor Field Effect
Transistor)とを有する半導体集積回路装置に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】ＳＯＩ基板にｎｐｎ型バイポーラ・トラ
ンジスタと、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネ
ル型ＭＩＳＦＥＴからなる相補型ＭＩＳＦＥＴとを混在
して形成する、いわゆるＢｉ−ＣＭＯＳ型と呼ばれる半
導体集積回路装置（Ｂｉ−ＣＭＯＳ・ＩＣ）が一般に製
品化されている。これは、高速動作を行うｎｐｎ型バイ
ポーラ・トランジスタと、低消費電力を発揮する相補型
ＭＩＳＦＥＴとの組み合わせにより、高速で低消費電力
を目的とした回路機能を得ようとするためである。

【０００３】特開平６−５３４２２号公報および特開平
９−５５３８７号公報は、支持基板と、支持基板上に形
成された絶縁層と、前記絶縁層上に形成された単結晶シ
リコン層とからなるＳＯＩ基板の主面に素子分離用の深
溝を形成し、前記深溝と前記絶縁層とによって互いに電
気的に分離された半導体島領域に、ｎチャネル型ＭＩＳ
ＦＥＴ、ｐチャネル型ＭＩＳＦＥＴおよびｎｐｎ型バイ
ポーラ・トランジスタを形成する技術を開示している。

【０００４】特開平７−２６３５３９号公報は、上記の
ようなＳＯＩ基板の主面に素子分離用の深溝を形成し、
前記深溝と前記絶縁層とによって互いに電気的に分離さ
れた半導体島領域に、ｎチャネル型ＭＩＳＦＥＴ、ｐチ
ャネル型ＭＩＳＦＥＴおよびｎｐｎ型バイポーラ・トラ
ンジスタを形成する半導体集積回路装置において、前記
ｎｐｎ型バイポーラ・トランジスタが形成される半導体
島領域を２重の深溝で囲む技術を開示している。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来の技術は、ＳＯＩ基板にｎチャネル型ＭＩＳＦＥＴ、
ｐチャネル型ＭＩＳＦＥＴ、ｎｐｎ型バイポーラ・トラ
ンジスタおよびｐｎｐ型バイポーラ・トランジスタを形
成する技術については開示していない。

【０００６】前記従来のＢｉ−ＣＭＯＳ・ＩＣは、ｎｐ
ｎ型バイポーラ・トランジスタがある程度の電気的特性
を発揮すれば、デジタル論理回路のように、その一導電
型のバイポーラ・トランジスタのみによって構成できる
回路に使用する限り、所望の電気的特性を持つ回路機能
が得られた。

【０００７】しかしながら、Ｂｉ−ＣＭＯＳ・ＩＣの電
気的特性をさらに改善し、あるいは応用範囲を拡張する
ために、ｎｐｎ型バイポーラ・トランジスタに加えてｐ
ｎｐ型バイポーラ・トランジスタを混在させれば、さら
に使い勝手のよい半導体集積回路装置を提供することが
できる。特に、デジタル回路とアナログ回路とを一つの
半導体基板上に混載するデジタル・アナログ混載半導体
集積回路装置には、相補型ＭＩＳＦＥＴの他に、相補型
バイポーラ・トランジスタの混載が要求されれば、さら
に性能のよいデジタル・アナログ回路を提供することが
できる。

【０００８】従って、本発明の主たる目的は、ｎチャネ
ル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴから
なる相補型ＭＩＳＦＥＴ、ならびにｎｐｎ型バイポーラ
・トランジスタおよびｐｎｐ型バイポーラ・トランジス
タからなる相補型バイポーラ・トランジスタを混在させ
た半導体集積回路装置（以下、ＣＢｉ−ＣＭＯＳ・ＩＣ
という場合もある）を実現することでのできる技術を提
供することにある。

【０００９】本発明の他の目的は、ＳＯＩ基板に、ｎチ
ャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
からなる相補型ＭＩＳＦＥＴ、ならびにｎｐｎ型バイポ
ーラ・トランジスタおよびｐｎｐ型バイポーラ・トラン
ジスタからなる相補型バイポーラ・トランジスタを混在
させた半導体集積回路装置において、ＳＯＩ基板に積層
された絶縁層に達する分離溝、すなわち深溝（断面形状
が「Ｕ」字型に近いので「Ｕ溝」という場合もある）の
好適なレイアウト形状またはレイアウト方法を提供する
ことにある。

【００１０】本発明の他の目的は、ＳＯＩ基板に、ｎチ
ャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
からなる相補型ＭＩＳＦＥＴ、ならびにｎｐｎ型バイポ
ーラ・トランジスタおよびｐｎｐ型バイポーラ・トラン
ジスタからなる相補型バイポーラ・トランジスタを混在
させた半導体集積回路装置において、特に、相補型バイ
ポーラ・トランジスタの一対の構造を提供することにあ
る。

【００１１】本発明の他の目的は、ｎチャネル型ＭＩＳ
ＦＥＴ、ｐチャネル型ＭＩＳＦＥＴ、ｎｐｎバイポーラ
・トランジスタおよびｐｎｐバイポーラ・トランジスタ
を有する半導体集積回路装置の製造工程を低減すること
のできる技術を提供することにある。

【００１２】本発明の他の目的は、ｎチャネル型ＭＩＳ
ＦＥＴ、ｐチャネル型ＭＩＳＦＥＴ、ｎｐｎバイポーラ
・トランジスタおよびｐｎｐバイポーラ・トランジスタ
を有する半導体集積回路装置の微細化と高性能化とを実
現することのできる技術を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】本発明は、要約的に述べる次の特徴の一つ
もしくはそれらの組み合わせによって構成される。

【００１６】本発明の一つの特徴に従えば、支持基板
と、前記支持基板上に形成された絶縁層と、前記絶縁層
上に形成された単結晶シリコン層とからなるＳＯＩ半導
体基板（以下、単にＳＯＩ基板という場合もある）を使
用した半導体集積回路装置において、ｎチャネル型ＭＩ
ＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴからなる相補
型ＭＩＳＦＥＴ、ならびにｎｐｎ型バイポーラ・トラン
ジスタおよびｐｎｐ型バイポーラ・トランジスタからな
る相補型バイポーラ・トランジスタを混在させ、前記相
補型バイポーラ・トランジスタをバーチカル型（縦型）
構造とする。これによって、高電流増幅率の相補型バイ
ポーラ・トランジスタを形成し、高性能のＣＢｉ−ＣＭ
ＯＳ・ＩＣを得ることができる。

【００１７】本発明の他の特徴に従えば、前記ＣＢｉ−
ＣＭＯＳ・ＩＣにおいて、デジタル回路に多く使用され
るｎｐｎ型バイポーラ・トランジスタの性能を向上させ
るために、そのエミッタ領域とベース領域とを自己整合
的に形成した自己整合型トランジスタとし、ｐｎｐ型バ
イポーラ・トランジスタは非自己整合型とする。これに
よって、相補型バイポーラ・トランジスタの混在を容易
に実現することができる。

【００１８】本発明のさらに他の特徴に従えば、ＳＯＩ
基板にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型Ｍ
ＩＳＦＥＴからなる相補型ＭＩＳＦＥＴ、ならびにｎｐ
ｎ型バイポーラ・トランジスタおよびｐｎｐ型バイポー
ラ・トランジスタからなる相補型バイポーラ・トランジ
スタを混在させた半導体集積回路装置であって、バイポ
ーラ・トランジスタなどの回路素子が形成される半導体
島領域のうち、隣接し合う一対の半導体島領域間の境界
には、深溝すなわち分離溝が少なくとも２本並行に延在
する部分を設け、一方、相補型バイポーラ・トランジス
タの一導電型のトランジスタを隣接させる場合、例えば
電流容量を多く許容させるために、ベース領域、エミッ
タ領域およびコレクタ領域を並列接続するような合成ト
ランジスタでは、隣接する半導体島領域間の境界は１本
の深溝で分離する。

【００１９】また、デジタル回路およびアナログ回路部
などのように、隣接し合う一対の回路ブロック形成領域
間の境界にも、深溝すなわち分離溝が少なくとも２本並
行に延在する部分を設ける。このような分離溝の特徴に
従えば、回路素子、特に隣接する相補型バイポーラ・ト
ランジスタの高濃度ｎ型埋込み層および高濃度ｐ型埋込
み層の形成を２本の深溝によってそれらの半導体島領域
内に制限することができる。従って、例えばｎｐｎ型バ
イポーラ・トランジスタの高濃度ｎ型埋込み層が隣接す
るｐｎｐ型バイポーラ・トランジスタの高濃度ｐ型埋込
み層に拡散し、ｐｎｐ型バイポーラ・トランジスタの特
性を阻害する不具合を防止することができると共に、一
対の相補型バイポーラ・トランジスタ間の寄生容量を低
減することができる。

【００２０】一方、前記並列接続の合成バイポーラ・ト
ランジスタのように、寄生容量が問題とならない部分に
おいては、深溝を１本とすることによって占有面積を宿
主することができる。もちろん、相補型ＭＩＳＦＥＴが
形成される半導体島領域においては、ＭＩＳＦＥＴの特
質により、同一導電型トランジスタが形成される同一導
電型の半導体島領域間では、深溝の形成は不要となり、
異なる導電型間の境界のに１本の深溝を形成すればよ
い。また、前記異なる種類の回路ブロック形成領域間に
深溝すなわち分離溝が少なくとも２本並行に延在する部
分を設ける場合、それらの回路ブロック間での容量結合
を低減し、もしくはそれらの回路ブロック間相互の信号
リークを防止することができる。

【００２１】このようにして、本発明の一つの特徴に従
えば、ＳＯＩ基板に形成される深溝の本数を半導体島領
域間もしくは回路ブロック形成領域間で使い分けること
によって、占有面積の増加を防止しながら、隣接する半
導体島領域相互間または回路ブロック形成領域間の容量
結合を低減することができる。特に、深溝の径が０．４
μｍ以下の微細プロセスになると、半導体島領域間もし
くは回路ブロック形成領域間の容量結合が大きくなるの
で、容量結合の大きい領域には２本以上の深溝を配置す
ることが有効である。

【００２２】本発明のさらに他の特徴に従えば、ＳＯＩ
基板にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型Ｍ
ＩＳＦＥＴからなる相補型ＭＩＳＦＥＴ、ならびにおよ
びｐｎｐ型バイポーラ・トランジスタからなる相補型バ
イポーラ・トランジスタを混在させた半導体集積回路装
置であって、ＳＯＩ基板の周辺部には、外部装置との間
で信号の送受信および電源の供給を行うための外部接続
端子を構成する複数のボンディングパッドを配置してそ
の周囲を深溝で取り囲む。また、ボンディングパッドと
内部回路とを接続する領域に形成されたゲート保護など
を含む入力保護回路の周囲も深溝で取り囲む。これによ
り、外部から内部回路への静電気などによる過電圧の印
加またはノイズの増加をより確実に防止することができ
る。

【００２３】本発明の半導体集積回路装置の製造方法
は、以下の工程を有する；（ａ）支持基板と、前記支持基板上に形成された絶縁層
と、前記絶縁層上に形成された単結晶シリコン層とから
なるＳＯＩ基板の主面に、素子分離用の深溝と前記絶縁
層とによって互いに電気的に分離された複数の半導体島
領域を形成する工程、（ｂ）前記複数の半導体島領域の
うち、第１の半導体島領域にｎチャネル型ＭＩＳＦＥＴ
を形成し、第２の半導体島領域にｐチャネル型ＭＩＳＦ
ＥＴを形成し、第３の半導体島領域にｎｐｎ型バイポー
ラ・トランジスタを形成し、第４の半導体島領域にｐｎ
ｐ型バイポーラ・トランジスタを形成する工程。

【００２４】本発明の半導体集積回路装置の製造方法
は、前記ｎｐｎバイポーラ・トランジスタのエミッタ領
域をベース領域に対して自己整合で形成し、前記ｐｎｐ
バイポーラ・トランジスタのエミッタ領域をベース領域
に対して非自己整合で形成する。

【００２５】前記自己整合型バイポーラ・トランジスタ
のベース電極と、非自己整合型バイポーラ・トランジス
タのエミッタ電極とは、同一工程で形成される同一の多
結晶シリコン層によって構成される。

【００２６】本発明の半導体集積回路装置の製造方法
は、ＳＯＩ基板にｎチャネル型ＭＩＳＦＥＴおよびｐチ
ャネル型ＭＩＳＦＥＴからなる相補型ＭＩＳＦＥＴ、な
らびにｎｐｎ型バイポーラ・トランジスタおよびｐｎｐ
型バイポーラ・トランジスタからなる相補型バイポーラ
・トランジスタを混在させた半導体集積回路装置の製造
方法であって、前記ｐｎｐ型バイポーラ・トランジスタ
のベースコンタクト用ｎ型不純物の導入は、前記ｎチャ
ネル型ＭＩＳＦＥＴのソース、ドレインコンタクト用ｎ
型不純物の導入と同一工程で行われ、前記ｐｎｐ型バイ
ポーラ・トランジスタのエミッタ領域用ｐ型不純物の導
入は、ｎｐｎ型バイポーラ・トランジスタのベース領域
用ｐ型不純物の導入と同一工程で行われる。

【００２７】すなわち、ｎｐｎ型バイポーラ・トランジ
スタのベース領域およびエミッタ領域の形成は、熱履歴
が極力加わらないよう、最後の工程で行われる。いわゆ
る、工程的に見れば、バイポーラ・トランジスタよりも
ＭＩＳＦＥＴのソース、ドレインを先に形成する工程と
し、これによって、バイポーラ・トランジスタの熱履歴
が少なくなるので、その電気的特性の良さから見て、Ｍ
ＩＳＦＥＴに対して優先的なプロセスとなる。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。

【００２９】本実施形態の半導体集積回路装置は、ＳＯ
Ｉ基板の主面に形成したｎチャネル型ＭＩＳＦＥＴ、ｐ
チャネル型ＭＩＳＦＥＴ、ｎｐｎ型バイポーラ・トラン
ジスタおよびｐｎｐ型バイポーラ・トランジスタによっ
て回路を構成した、バイポーラ−ＣＭＯＳ・ＬＳＩ（Ｃ
Ｂｉ−ＣＭＯＳ・ＬＳＩ）であり、図１は、このＬＳＩ
の回路構成を示すＳＯＩ基板（チップ）１の全体平面図
である。

【００３０】ＳＯＩ基板１の中央部には、信号処理部、
制御回路部およびメモリ部などの内部回路が形成されて
いる。これらの内部回路（回路ブロック）のうち、信号
処理部は、例えばドライバ回路、ＥＣＬゲート回路（リ
ングオシレータ回路）、インバータ回路などのデジタル
／アナログ回路によって構成されている。また、制御回
路部は、例えばＣＭＯＳゲート回路によって構成されて
おり、メモリ部は、例えばＣＭＯＳ−ＳＲＡＭ(Static
Random Access Memory)によって構成されている。

【００３１】ＳＯＩ基板１の周辺部には、外部装置との
間で信号の送受信や電源の供給を行うための外部接続端
子を構成する複数のボンディングパッドＢＰが形成され
ている。また、ボンディングパッドＢＰと内部回路との
間には、静電気などによる過電流や過電圧から内部回路
を保護するための入力保護回路（ＥＳＤ）が形成されて
いる。この保護回路は、過大電圧などの異常電圧あるい
は異常信号が印加されない外部回路がボンディングパッ
ドに接続される部分においては、省略することができ
る。

【００３２】図２は、上記ＳＯＩ基板１の要部を示す断
面図である。ＳＯＩ基板１は、単結晶シリコンからなる
支持基板２、支持基板２の上部に形成された酸化シリコ
ン層（絶縁層）３、酸化シリコン層３の上部に形成され
た単結晶シリコン層４および単結晶シリコン層４の上部
に形成されたエピタキシャル層７からなる。

【００３３】ＳＯＩ基板１の主面には、ＬＯＣＯＳ(Loc
al Oxidization of Silicon)法によって形成されたフィ
ールド酸化膜８が形成されている。このフィールド酸化
膜８によって周囲を規定された活性領域には、ｎチャネ
ル型ＭＩＳＦＥＴ（Ｍｎ）、ｐチャネル型ＭＩＳＦＥＴ
（Ｍｐ）、ｎｐｎ型バイポーラ・トランジスタ（Ｂｎ）
およびｐｎｐ型バイポーラ・トランジスタ（Ｂｐ）が形
成されている。

【００３４】ｎチャネル型ＭＩＳＦＥＴ（Ｍｎ）は、主
としてｐ型ウエル１６に形成されたｎ⁺型半導体領域
（ソース、ドレイン）２４、ｐ型ウエル１６の表面に形
成されたゲート酸化膜１７およびゲート酸化膜１７の上
部に形成されたゲート電極１８によって構成されてい
る。また、ｐチャネル型ＭＩＳＦＥＴ（Ｍｐ）は、主と
してｎ型ウエル１５に形成されたｐ⁺型半導体領域（ソ
ース、ドレイン）２５、ｎ型ウエル１５の表面に形成さ
れたゲート酸化膜１７およびゲート酸化膜１７の上部に
形成されたゲート電極１８によって構成されている。

【００３５】ｎｐｎ型バイポーラ・トランジスタ（Ｂ
ｎ）は、単結晶シリコン層４に形成されたｎ型埋込み層
５を埋込み型の高濃度コレクタ領域、エピタキシャル層
７に形成されたｎ型半導体領域１３をコレクタ引出し
層、ｐ型半導体領域３１をベース領域、ｎ型半導体領域
３７をエミッタ領域として構成されている。ｐ型半導体
領域（ベース領域）３１の上部には、ｐ型の多結晶シリ
コン膜からなるベース引出し電極３０Ａが形成され、ｎ
型半導体領域（エミッタ領域）３７の上部には、ｎ型の
多結晶シリコン膜からなるエミッタ引出し電極３６が形
成されている。

【００３６】ｐｎｐ型バイポーラ・トランジスタ（Ｂ
ｐ）は、単結晶シリコン層４に形成されたｐ型埋込み層
６を埋込み型の高濃度コレクタ領域、エピタキシャル層
７に形成されたｐ型半導体領域１４をコレクタ引出し
層、ｎ型半導体領域１９をベース領域、ｎ⁺型半導体領
域２３を外部ベース領域、ｐ型半導体領域３２をエミッ
タ領域として構成されている。ｐ型半導体領域（エミッ
タ領域）３２の上部には、ｐ型の多結晶シリコン膜から
なるエミッタ引出し電極３０Ｂが形成されている。

【００３７】エピタキシャル層７の表面に形成されたフ
ィールド酸化膜８の一部には、その底部が酸化シリコン
層３に達する深いＵ溝（深溝）１１が形成されている。
このＵ溝１１の内部には酸化シリコン膜１２などの絶縁
膜が埋め込まれている。

【００３８】ｎチャネル型ＭＩＳＦＥＴ（Ｍｎ）、ｐチ
ャネル型ＭＩＳＦＥＴ（Ｍｐ）、ｎｐｎ型バイポーラ・
トランジスタ（Ｂｎ）およびｐｎｐ型バイポーラ・トラ
ンジスタ（Ｂｐ）のそれぞれは、上記Ｕ溝１１と酸化シ
リコン層３とによって互いに電気的に分離された半導体
島領域に形成されている。上記のようなＳＯＩ基板１に
素子を形成した場合、完全な素子分離が可能となるの
で、配線−基板間の寄生容量や拡散容量を低減でき、Ｌ
ＳＩの動作速度を向上させることが可能となる。

【００３９】図３は、Ｕ溝１１の平面パターンの一例を
示す平面図であり、図中の符号Ｌは、素子が形成される
活性領域を示している。それぞれの半導体島領域を囲む
Ｕ溝１１は矩形の平面パターンで構成され、その一部は
互いに隣接する活性領域Ｌの間に形成されたフィールド
酸化膜８の一部を横切って延在している。この例では、
ｎチャネル型ＭＩＳＦＥＴ（Ｍｎ）が形成された半導体
島領域とｐチャネル型ＭＩＳＦＥＴ（Ｍｐ）が形成され
た半導体島領域とは、それらの周囲を囲む１本のＵ溝１
１によって互いに電気的に分離されている。

【００４０】図４は、Ｕ溝１１の平面パターンの他の例
を示す平面図である。ｎｐｎ型バイポーラ・トランジス
タ（Ｂｎ）が形成された半導体島領域を囲むＵ溝１１お
よびｐｎｐ型バイポーラ・トランジスタ（Ｂｐ）が形成
された半導体島領域を囲むＵ溝１１は矩形の平面パター
ンで構成され、それらの一部は互いに隣接する活性領域
Ｌの間に形成されたフィールド酸化膜８の一部を横切っ
て延在している。この例では、ｎｐｎ型バイポーラ・ト
ランジスタ（Ｂｎ）が形成された半導体島領域とｐｎｐ
型バイポーラ・トランジスタ（Ｂｐ）が形成された半導
体島領域とは、２本の並行に延在するＵ溝１１によって
互いに電気的に分離されている。

【００４１】このように、本実施形態では、半導体素子
（ＭＩＳＦＥＴ、バイポーラ・トランジスタ）が形成さ
れる半導体島領域を囲むＵ溝１１の数を、一部の半導体
島領域では１本とし、他の半導体島領域では２本とす
る。

【００４２】図４に示すように、回路機能ブロックを構
成する単位回路となる相補型バイポーラ・トランジスタ
（Ｂｎ、Ｂｐ）の半導体島領域間の境界を２本のＵ溝１
１で分離することにより、半導体島領域が隣接したとき
に必要以上に延在するかも知れないｎ型埋込み層５とｐ
型埋込み層６とを２本のＵ溝１１の間の半導体島領域内
で終端させることができる。従って、トランジスタのコ
レクタ浮遊容量のような不要な容量の増加を抑制するこ
とができ、またＵ溝１１の幅が０．４μｍ程度まで微細
化された場合でも、一対の隣接する半導体島領域間の境
界に２本のＵ溝１１を配置することによって、半導体島
領域間の好ましくない容量結合を低減することができ
る。

【００４３】一方、相補型ＭＩＳＦＥＴ（Ｍｎ、Ｍｐ）
の間の境界は１本のＵ溝１１で分離される。ＭＩＳＦＥ
Ｔの活性領域の浮遊容量は、ドレイン領域のｐｎ接合に
よって決定されるので、半導体島領域間の浮遊よりがバ
イポーラ・トランジスタの場合とは異なる。また、ＭＩ
ＳＦＥＴの場合は、１本のＵ溝１１で分離された一つの
半導体島領域に同一導電型のＭＩＳＦＥＴを複数形成し
てもよい。相補型ＭＩＳＦＥＴによって論理回路もしく
はゲート回路を多数形成するために、ｐ型の半導体島領
域（ｐ型ウエル１６）およびｎ型の半導体島領域（ｎ型
ウエル１５）に多数のＭＩＳＦＥＴを形成する。

【００４４】さらに本実施形態では、図１に示すよう
に、デジタル回路部、メモリ部および信号回路部（アナ
ログ・デジタル回路）のように、隣接し合う一対の回路
ブロック形成領域間の境界にも、Ｕ溝１１が２本以上並
行して延在する部分がある。これら２本のＵ溝１１間の
距離は、前述した相補型バイポーラ・トランジスタ（Ｂ
ｎ、Ｂｐ）間に配置された２本のＵ溝１１間の距離より
も大きい。これにより、上記回路ブロック間での容量結
合を低減し、あるいは分離抵抗を増大させ、ノイズもし
くは回路ブロック間相互の信号リークを低減することが
できる。このような２本のＵ溝１１の配置は、特にデジ
タル回路とアナログ回路とを混載する場合に有効であ
る。

【００４５】ボンディングパッドＢＰは、層間絶縁膜も
しくはフィールド酸化膜８の上部に形成されており、そ
れ自身は他の回路素子あるいは基板から電気的に分離さ
れている。しかしながら、絶縁膜の下部にある下地の基
板を介して寄生素子（容量）により他の回路素子と好ま
しくない結合をする場合がある。本実施形態では、これ
を防ぐために、ボンディングパッドＢＰの周囲をＵ溝１
１で囲み、回路素子相互間の干渉を抑制している。ボン
ディングパッドＢＰの周囲を囲むＵ溝１１は、同心円状
のパターンとしてもよく、あるいは２本以上で囲んでも
よい。

【００４６】図５は、信号処理部の一部を構成するドラ
イバ回路の平面レイアウト図、図６は、このドライバ回
路の回路図である。

【００４７】ドライバ回路は、３個のｎｐｎ型バイポー
ラ・トランジスタ（Ｂｎ）と３個のｐｎｐ型バイポーラ
・トランジスタ（Ｂｐ）とによって構成されている。ド
ライバ回路をｎｐｎ型バイポーラ・トランジスタ（Ｂ
ｎ）とｐｎｐ型バイポーラ・トランジスタ（Ｂｐ）とで
構成することにより、ｎｐｎ型バイポーラ・トランジス
タ（Ｂｎ）またはｐｎｐ型バイポーラ・トランジスタ
（Ｂｐ）のいずれか一方だけで回路を構成する場合に比
べ、より簡単な構成で回路の高性能化を実現することが
できる。

【００４８】ドライバ回路を構成するｎｐｎ型バイポー
ラ・トランジスタ（Ｂｎ）およびｐｎｐ型バイポーラ・
トランジスタ（Ｂｐ）のそれぞれは、並行に延在する２
本のＵ溝１１および同図には示さない酸化シリコン層３
によって互いに電気的に分離された半導体島領域に形成
されている。すなわち、図５および図６に示すドライバ
回路では、相補型バイポーラ・トランジスタのうち、３
個のｎｐｎ型バイポーラ・トランジスタＢｎ相互間が回
路的に並列接続され、大電流容量を持つ１個の合成トラ
ンジスタとして動作する。従って、前述したように、埋
込み層（５または６）がはみ出す問題が生じないので、
３個のｎｐｎ型バイポーラ・トランジスタＢｎ相互間は
１本のＵ溝１１で分離され、占有面積が縮小される。こ
のような構造は、３個のｐｎｐ型バイポーラ・トランジ
スタＢｐ相互間を回路的に並列接続し、大電流容量を持
つ１個の合成トランジスタとして動作させる場合も同様
である。一方、一対の合成トランジスタ（Ｂｎ、Ｂｐ）
領域が面する境界（回路機能ブロックを構成する単位回
路となる相補型バイポーラ・トランジスタ（Ｂｎ、Ｂ
ｐ）の半導体島領域の隣接辺間）は、２本のＵ溝１１で
分離されることとなるので、高性能な相補型バイポーラ
・トランジスタ（Ｂｎ、Ｂｐ）が得られる。

【００４９】これに対し、相補型ＭＩＳＦＥＴ（Ｍｎ、
Ｍｐ）の間の境界は、１本のＵ溝１１で分離される部分
を有している。特に、デジタル回路で、後述するような
ＳＲＡＭメモリ回路のように、高集積化のために少ない
占有面積を必要とする領域では、相補型ＭＩＳＦＥＴ
（Ｍｎ、Ｍｐ）の間の境を１本のＵ溝１１で分離するこ
とにより、単位メモリセルサイズを縮小することができ
る。この場合、浮遊容量の増加は問題とならない。

【００５０】バイポーラ・トランジスタ（Ｂｎ、Ｂｐ）
が形成された半導体島領域のそれぞれを完全に取り囲む
ように互いに並行に延在する２本のＵ溝１１を各半導体
島領域に配置した場合の副次的効果として、一方のＵ溝
１１の一部に加工不良が生じ、このＵ溝１１で囲まれた
半導体島領域に形成されたバイポーラ・トランジスタ
と、隣接する他のバイポーラ・トランジスタとの電気的
分離ができなくなった場合でも、もう一方のＵ溝１１に
よってバイポーラ・トランジスタ間の電気的分離が可能
となるので、素子間分離を確実に行うことができる。

【００５１】上記ドライバ回路の一部を構成する３個の
ｎｐｎ型バイポーラ・トランジスタ（Ｂｎ）は並列に接
続されており、他の一部を構成する３個のｐｎｐ型バイ
ポーラ・トランジスタ（Ｂｐ）も並列に接続されてい
る。これにより、図５に示すように、バイポーラ・トラ
ンジスタ（Ｂｎ、Ｂｐ）のコレクタ領域（Ｃ）、ベース
領域（Ｂ）、エミッタ領域（Ｅ）に微細な幅の第１層配
線（Ｍ₁）を接続し、これらの第１層配線（Ｍ₁）に幅の
広い第２層配線（Ｍ₂）を接続する場合、第１層配線
（Ｍ₁）の配線長を短くすることができるので、大電流
を取り出すことのできるドライバ回路を実現することが
できる。これに対し、３個のｎｐｎ型バイポーラ・トラ
ンジスタ（Ｂｎ）および３個のｐｎｐ型バイポーラ・ト
ランジスタ（Ｂｐ）をそれぞれ縦方向に接続した場合
は、バイポーラ・トランジスタ（Ｂｎ、Ｂｐ）のコレク
タ領域（Ｃ）、ベース領域（Ｂ）、エミッタ領域（Ｅ）
に接続される微細な第１層配線（Ｍ₁）の配線長が長く
なってしまうので、大電流を取り出すと第１層配線（Ｍ
₁）が断線する虞れがある。

【００５２】図７は、信号処理部の他の一部を構成する
インバータ回路の平面レイアウト図、図８は、このイン
バータ回路の回路図である。

【００５３】インバータ回路は、ｎチャネル型ＭＩＳＦ
ＥＴ（Ｍｎ）、ｐチャネル型ＭＩＳＦＥＴ（Ｍｐ）、ｎ
ｐｎ型バイポーラ・トランジスタ（Ｂｎ）、ｐｎｐ型バ
イポーラ・トランジスタ（Ｂｐ）および抵抗素子（Ｒ）
によって構成されている。ｎチャネル型ＭＩＳＦＥＴ
（Ｍｎ）、ｐチャネル型ＭＩＳＦＥＴ（Ｍｐ）、ｎｐｎ
型バイポーラ・トランジスタ（Ｂｎ）およびｐｎｐ型バ
イポーラ・トランジスタ（Ｂｐ）のそれぞれは、１本の
Ｕ溝１１および同図には示さない酸化シリコン層３によ
って互いに電気的に分離された半導体島領域に形成され
ている。従って、隣接する半導体島領域の境界には２本
のＵ溝１１が位置することになり、前述した場合と同様
の効果が得られる。

【００５４】図９は、信号処理部の他の一部を構成する
ＥＣＬゲート回路の平面レイアウト図、図１０は、この
ＥＣＬゲート回路の回路図である。

【００５５】ＥＣＬリングオシレータ回路は、複数のｎ
ｐｎ型バイポーラ・トランジスタ（Ｂｎ）および抵抗素
子（Ｒｃ、Ｒｅ、Ｒｅｆ）によって構成されている。ｎ
ｐｎ型バイポーラ・トランジスタ（Ｂｎ）のそれぞれ
は、１本のＵ溝１１および同図には示さない酸化シリコ
ン層３によって互いに電気的に分離された半導体島領域
に形成されている。従って、隣接する半導体島領域の境
界には２本のＵ溝１１が位置することになる。

【００５６】ＥＣＬリングオシレータ回路は、図１１お
よび図１２に示すような複数のｐｎｐ型バイポーラ・ト
ランジスタ（Ｂｐ）および抵抗素子（Ｒｃ、Ｒｅ、Ｒｅ
ｆ）によって構成することもできる。この場合、ｐｎｐ
型バイポーラ・トランジスタ（Ｂｐ）のそれぞれは、１
本のＵ溝１１および同図には示さない酸化シリコン層３
によって互いに電気的に分離された半導体島領域に形成
される。従って、この場合も、隣接する半導体島領域の
境界には２本のＵ溝１１が位置することになる。

【００５７】図１３は、制御回路部を構成するＣＭＯＳ
ゲート回路の平面レイアウト図、図１４は、このＣＭＯ
Ｓゲート回路の回路図である。

【００５８】ＣＭＯＳゲート回路は、２個のｎチャネル
型ＭＩＳＦＥＴ（Ｍｎ）および２個のｐチャネル型ＭＩ
ＳＦＥＴ（Ｍｐ）によって構成されている。２個のｎチ
ャネル型ＭＩＳＦＥＴ（Ｍｎ）は、それらに共通する一
つの活性領域Ｌに形成され、２個のｐチャネル型ＭＩＳ
ＦＥＴ（Ｍｐ）は、それらに共通するもう一つの活性領
域Ｌに形成されている。これら二つの活性領域Ｌのそれ
ぞれは、１本のＵ溝１１および同図には示さない酸化シ
リコン層３によって互いに電気的に分離された半導体島
領域に形成されている。従って、この場合も、隣接する
半導体島領域の境界には２本のＵ溝１１が位置すること
になる。

【００５９】図１５は、メモリ部を構成するＣＭＯＳ−
ＳＲＡＭのメモリセルを示す平面レイアウト図、図１６
は、このメモリセルの回路図である。

【００６０】ＳＲＡＭのメモリセルは、一対の相補性デ
ータ線（ＤＬ、／ＤＬ）とワード線（ＷＬ）との交差部
に配置された一対の駆動用ＭＩＳＦＥＴ（Ｑ2、Ｑ4）、
一対の負荷用ＭＩＳＦＥＴ（Ｑ1、Ｑ3）および一対の転
送用ＭＩＳＦＥＴ（Ｑ5、Ｑ6）によって構成されてい
る。駆動用ＭＩＳＦＥＴ（Ｑ2、Ｑ4）および転送用ＭＩ
ＳＦＥＴ（Ｑ5、Ｑ6）はｎチャネル型ＭＩＳＦＥＴ（Ｍ
ｎ）で構成され、負荷用ＭＩＳＦＥＴ（Ｑ1、Ｑ3）はｐ
チャネル型ＭＩＳＦＥＴ（Ｍｐ）で構成されている。す
なわち、メモリセルは、４個のｎチャネル型ＭＩＳＦＥ
Ｔ（Ｍｎ）と２個のｐチャネル型ＭＩＳＦＥＴ（Ｍｐ）
とを使った完全ＣＭＯＳ型で構成されている。メモリセ
ルを構成する上記６個のＭＩＳＦＥＴのうち、駆動用Ｍ
ＩＳＦＥＴＱ2および負荷用ＭＩＳＦＥＴＱ1は第１のイ
ンバータ回路（ＩＮＶ₁）を構成し、駆動用ＭＩＳＦＥ
ＴＱ4および負荷用ＭＩＳＦＥＴＱ3は第２のインバータ
回路（ＩＮＶ₂）を構成している。これら一対のインバ
ータ回路はメモリセル内で交差結合され、１ビットの情
報を記憶する情報蓄積部としてのフリップフロップ回路
を構成している。

【００６１】上記フリップフロップ回路の一方の入出力
端子は、転送用ＭＩＳＦＥＴＱ5のソース、ドレインの
一方に接続され、もう一方の入出力端子は、転送用ＭＩ
ＳＦＥＴＱ6のソース、ドレインの一方に接続されてい
る。転送用ＭＩＳＦＥＴＱ5のソース、ドレインの他方
は、データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱ6
のソース、ドレインの他方は、データ線／ＤＬに接続さ
れている。また、フリップフロップ回路の一端（２個の
負荷用ＭＩＳＦＥＴＱ1、Ｑ3のそれぞれのソース、ドレ
インの一方）は、例えば５Ｖの電源電圧（Ｖcc）に接続
され、他端（２個の駆動用ＭＩＳＦＥＴＱ2、Ｑ4のそれ
ぞれのソース、ドレインの一方）は、例えば０ＶのＧＮ
Ｄ電圧に接続されている。

【００６２】ＳＲＡＭのメモリセルを構成する上記６個
のＭＩＳＦＥＴ（Ｑ1〜Ｑ6）のそれぞれは、Ｕ溝１１お
よび同図には示さない酸化シリコン層３によって互いに
電気的に分離された６個の半導体島領域内１個ずつ形成
されている。Ｕ溝１１は、メモリセルサイズを縮小する
ために、それぞれの半導体島領域の周囲に１個ずつ形成
されている。また、図１５に拡大して示すように、３個
の半導体島領域が互いに隣接して配置される個所（図の
○印を付した箇所）では、Ｕ溝１１が三叉路交差となる
ように半導体島領域が配置されている。これにより、Ｕ
溝１１が四叉路交差となった箇所において生じる溝幅の
増大が防止されるので、その分、メモリセルサイズを縮
小することができる。

【００６３】図１７（ａ）は、ｎｐｎ型バイポーラ・ト
ランジスタ（Ｂｎ）によって構成される入力保護回路
（ＥＳＤ）の回路図であり、同図（ｂ）は、ｎチャネル
型ＭＩＳＦＥＴ（Ｍｎ）によって構成される入力保護回
路（ＥＳＤ）の回路図である。いずれの場合も、回路を
構成する素子は、１本のＵ溝１１および同図には示さな
い酸化シリコン層３によって電気的に分離された半導体
島領域に形成されている。

【００６４】次に、本実施形態によるバイポーラ−ＣＭ
ＯＳ・ＬＳＩの製造方法を図１８〜図３５を用いて説明
する。

【００６５】まず、図１８に示すようなＳＯＩ基板１を
用意する。このＳＯＩ基板１は、例えばｎ型の単結晶シ
リコンからなる厚さ５００μｍ程度の支持基板２と、膜
厚０．２〜０．５μｍ程度の酸化シリコン層３と、膜厚
１〜２μｍ程度のｎ型の単結晶シリコン層４とからな
る。このＳＯＩ基板１は、例えば２枚のシリコンウエハ
の一方の表面に酸化シリコン層３を形成した後、これら
のウエハを熱処理によって貼り合わせ、さらにその一方
を所定の厚さになるまで研磨することによって形成す
る。

【００６６】次に、図１９に示すように、フォトレジス
ト膜（図示せず）をマスクにして単結晶シリコン層４の
一部にｎ型不純物（リンまたはヒ素）をイオン注入し、
他の一部にｐ型不純物（ホウ素）をイオン注入した後、
ＳＯＩ基板１を熱処理することによってこれらの不純物
を拡散させ、ｎ型埋込み層５およびｐ型埋込み層６を形
成する。ｎ型埋込み層５は、ｎｐｎ型バイポーラ・トラ
ンジスタ（Ｂｎ）のコレクタ領域を構成し、ｐ型埋込み
層６は、ｐｎｐ型バイポーラ・トランジスタ（Ｂｐ）の
コレクタ領域を構成する。バイポーラ・トランジスタの
コレクタ領域を埋込み層で構成することにより、コレク
タ抵抗を低減することができるので、バイポーラ・トラ
ンジスタの高周波特性を向上させることができる。

【００６７】次に、図２０に示すように、単結晶シリコ
ン層４の上部にｎ型の単結晶シリコンからなる膜厚０．
８μｍ程度のエピタキシャル層７を成長させ、続いて、
このエピタキシャル層７の表面にＬＯＣＯＳ法で素子分
離用のフィールド酸化膜８を形成する。単結晶シリコン
層４の上部に結晶欠陥の少ないエピタキシャル層７を形
成し、このエピタキシャル層７にバイポーラ・トランジ
スタのベース領域、エミッタ領域を形成することによ
り、バイポーラトランジスタの特性を向上させることが
できると共に、埋込み層（ｎ型埋込み層５、ｐ型埋込み
層６）とその上部に形成するエミッタ領域との距離の設
定を容易に行うことができる。また、エピタキシャル層
７にＭＩＳＦＥＴのゲート絶縁膜を形成することによ
り、高品質のゲート絶縁膜が得られるので、ＭＩＳＦＥ
Ｔの特性を向上させることができる。

【００６８】次に、図２１に示すように、エピタキシャ
ル層７の上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シ
リコン膜９および膜厚２００ｎｍ程度の酸化シリコン膜
１０を堆積した後、フォトレジスト膜（図示せず）をマ
スクにして酸化シリコン膜１０、窒化シリコン膜９、フ
ィールド酸化膜８およびエピタキシャル層７を順次エッ
チングすることにより、その底部が酸化シリコン層３に
達する幅０．４μｍ程度のＵ溝（深溝）１１を形成す
る。

【００６９】次に、図２２に示すように、Ｕ溝１１の内
部を含む酸化シリコン膜１０の上部にＣＶＤ法で膜厚５
００ｎｍ程度の酸化シリコン膜１２を堆積した後、Ｕ溝
１１の外部の酸化シリコン膜１２をドライエッチングで
除去する。このとき、図示のように、Ｕ溝１１の内部に
埋め込んだ酸化シリコン膜１２の表面がＵ溝１１の上端
部よりも下方に後退するまでオーバーエッチングを行
う。このオーバーエッチングを行うことにより、Ｕ溝１
１の外部の酸化シリコン膜１０も同時にエッチングされ
るが、その下層の窒化シリコン膜９がエッチングストッ
パとして機能するので、フィールド酸化膜８やエピタキ
シャル層７が削られることはない。その後、図２３に示
すように、膜厚１０００ｎｍ程度の酸化シリコン膜１２
をもう一度堆積し、Ｕ溝１１の内部の酸化シリコン膜１
２の表面がＵ溝１１の上端部とほぼ同じ高さになるまで
エッチングを行う。このように、２回の工程でＵ溝１１
の内部に酸化シリコン膜１０を埋め込むことにより、ア
スペクト比の大きいＵ溝１１の内部に酸化シリコン膜１
２を完全に埋め込むことができず、一部にボイド（空
隙）が生じた場合でも、Ｕ溝１１の表面にボイドが露出
することがない。

【００７０】次に、窒化シリコン膜９をエッチングで除
去した後、図２４に示すように、フォトレジスト膜（図
示せず）をマスクにしてエピタキシャル層７の一部にｎ
型不純物（リン）をイオン注入し、他の一部にｐ型不純
物（ホウ素）をイオン注入し、続いてこれらの不純物を
熱処理で拡散させることによって、バイポーラ・トラン
ジスタ形成領域のエピタキシャル層７にｎ型半導体領域
１３およびｐ型埋込み層１４を形成し、ＭＩＳＦＥＴ形
成領域のエピタキシャル層７にｎ型ウエル１５およびｐ
型ウエル１６を形成する。ｎ型半導体領域１３は、ｎｐ
ｎ型バイポーラ・トランジスタ（Ｂｎ）のコレクタ引出
し層を構成し、ｐ型埋込み層１４は、ｐｎｐ型バイポー
ラ・トランジスタ（Ｂｐ）のコレクタ引出し層を構成す
る。

【００７１】次に、図２５に示すように、エピタキシャ
ル層７の表面を熱酸化することによって、ＭＩＳＦＥＴ
のゲート酸化膜１７を形成した後、ゲート酸化膜１７の
上部にＭＩＳＦＥＴのゲート電極１８を形成する。ゲー
ト電極１８は、例えばゲート酸化膜１７の上部にＣＶＤ
法で多結晶シリコン膜を堆積し、続いて多結晶シリコン
膜の上部にスパッタリング法でＷ（タングステン）シリ
サイド膜を堆積した後、フォトレジスト膜をマスクにし
てこれらの膜をエッチングすることにより形成する。

【００７２】次に、図２６に示すように、フォトレジス
ト膜（図示せず）をマスクにしてエピタキシャル層７の
一部にｎ型不純物（リンまたはヒ素）をイオン注入する
ことによって、ｐｎｐバイポーラ・トランジスタのベー
ス領域を構成するｎ型半導体領域１９を形成する。ま
た、フォトレジスト膜（図示せず）をマスクにしてｐ型
ウエル１６にｎ型不純物（リンまたはヒ素）をイオン注
入することによって、低不純物濃度のｎ^-型半導体領域
２０を形成し、ｎ型ウエル１５にｐ型不純物（ホウ素）
をイオン注入することによって、低不純物濃度のｐ^-型
半導体領域２１を形成する。ｎ型半導体領域１９の形成
と、ｎ^-型半導体領域２０およびｐ^-型半導体領域２１の
形成とは、上記と逆の順序で行ってもよい。

【００７３】次に、図２７に示すように、ＳＯＩ基板１
上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチ
ングすることによって、ゲート電極１８の側壁にサイド
ウォールスペーサ２２を形成した後、フォトレジスト膜
（図示せず）をマスクにしてｎ型半導体領域（ベース領
域）１９の一部およびｐ型ウエル１６にｎ型不純物（リ
ンまたはヒ素）をイオン注入することによって、ｐｎｐ
バイポーラ・トランジスタの外部ベース領域を構成する
ｎ⁺型半導体領域２３およびｎチャネル型ＭＩＳＦＥＴ
のソース、ドレインを構成するｎ⁺型半導体領域２４を
形成する。また、フォトレジスト膜（図示せず）をマス
クにしてｎ型ウエル１５にｐ型不純物（ホウ素）をイオ
ン注入することによって、ｐチャネル型ＭＩＳＦＥＴの
ソース、ドレインを構成するｐ⁺型半導体領域２５を形
成する。このように、本実施形態の製造方法は、ｐｎｐ
バイポーラ・トランジスタの外部ベース領域を構成する
ｎ ⁺型半導体領域２３とｎチャネル型ＭＩＳＦＥＴのソ
ース、ドレインを構成するｎ⁺型半導体領域２４とを同
一工程で同時に形成する。ここまでの工程により、ｎチ
ャネル型ＭＩＳＦＥＴ（Ｍｎ）およびｐチャネル型ＭＩ
ＳＦＥＴ（Ｍｐ）が完成する。

【００７４】次に、図２８に示すように、ＳＯＩ基板１
上にＣＶＤ法で膜厚１００ｎｍ程度の酸化シリコン膜２
７を堆積した後、フォトレジスト膜（図示せず）をマス
クにして酸化シリコン膜２７およびその下層の酸化シリ
コン膜（ゲート酸化膜１７）をドライエッチングするこ
とにより、ｎｐｎバイポーラ・トランジスタ形成領域の
エピタキシャル層７上に開孔２８を形成し、ｐｎｐバイ
ポーラ・トランジスタ形成領域のｎ型半導体領域（ベー
ス領域）１９上に開孔２９を形成する。

【００７５】次に、図２９に示すように、酸化シリコン
膜２７の上部にＣＶＤ法で膜厚２００ｎｍ程度の多結晶
シリコン膜３０を堆積した後、多結晶シリコン膜３０に
ｐ型不純物（ホウ素）をイオン注入する。多結晶シリコ
ン膜３０へのｐ型不純物の導入は、多結晶シリコン膜３
０の成膜と同時に行ってもよい。

【００７６】次に、図３０に示すように、フォトレジス
ト膜（図示せず）をマスクにしてｐ型の多結晶シリコン
膜３０をドライエッチングすることにより、ｎｐｎバイ
ポーラ・トランジスタ形成領域にベース引出し電極３０
Ａを形成し、ｐｎｐバイポーラ・トランジスタ形成領域
にエミッタ引出し電極３０Ｂを形成した後、ＳＯＩ基板
１を熱処理する。この熱処理により、ベース引出し電極
３０Ａ中のｐ型不純物（ホウ素）が開孔２８を通じてエ
ピタキシャル層７に拡散し、ｎｐｎバイポーラ・トラン
ジスタのベース領域を構成するｐ型半導体領域３１が形
成される。また、エミッタ引出し電極３０Ｂ中のｐ型不
純物（ホウ素）が開孔２９を通じてｎ型半導体領域（ベ
ース領域）１９に拡散し、ｐｎｐバイポーラ・トランジ
スタのエミッタ領域を構成するｐ型半導体領域３２が形
成されることにより、ｐｎｐバイポーラ・トランジスタ
（Ｂｐ）が完成する。このように、本実施形態の製造方
法は、ｎｐｎバイポーラ・トランジスタ（Ｂｎ）のベー
ス領域を構成するｐ型半導体領域３１とｐｎｐバイポー
ラ・トランジスタ（Ｂｐ）のエミッタ領域を構成するｐ
型半導体領域３２とを同一工程で同時に形成する。

【００７７】次に、図３１に示すように、ＳＯＩ基板１
上にＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜３
３を堆積した後、フォトレジスト膜（図示せず）をマス
クにしてｎｐｎバイポーラ・トランジスタ形成領域の酸
化シリコン膜３３とその下層のベース引出し電極３０Ａ
とをドライエッチングすることにより、ｐ型半導体領域
（ベース領域）３１の上部に開孔３４を形成する。

【００７８】次に、図３２に示すように、開孔３４の側
壁にサイドウォールスペーサ３５を形成した後、開孔３
４の上部にエミッタ引出し電極３６を形成する。開孔３
４は、ＳＯＩ基板１上にＣＶＤ法で堆積した酸化シリコ
ン膜を異方性エッチングすることによって形成する。ま
た、エミッタ引出し電極３６は、酸化シリコン膜３４の
上部にｎ型の不純物（リン）が導入された膜厚２００ｎ
ｍ程度の多結晶シリコン膜をＣＶＤ法で堆積した後、フ
ォトレジスト膜をマスクにしてこの多結晶シリコン膜を
ドライエッチングすることにより形成する。

【００７９】次に、図３３に示すように、ＳＯＩ基板１
を熱処理し、エミッタ引出し電極３５中のｎ型不純物
（リン）を開孔３４を通じてｐ型半導体領域（ベース領
域）３１に拡散させる。これにより、エミッタ引出し電
極３６中のｎ型不純物（リン）が開孔３４を通じてｐ型
半導体領域（ベース領域）３１に拡散し、エミッタ領域
を構成するｎ型半導体領域３７が形成されることによ
り、ｎｐｎバイポーラ・トランジスタ（Ｂｎ）が完成す
る。このように、本実施形態の製造方法は、ｎｐｎバイ
ポーラ・トランジスタ（Ｂｎ）のｎ型半導体領域（エミ
ッタ領域）３７をｐ型半導体領域（ベース領域）３１に
対して自己整合で形成する。一方、ｐｎｐバイポーラ・
トランジスタ（Ｂｐ）のｐ型半導体領域３２（エミッタ
領域）は、ｎ型半導体領域（ベース領域）１９に対して
非自己整合で形成する。

【００８０】次に、図３４に示すように、ＳＯＩ基板１
上にＣＶＤ法で酸化シリコン膜３８を堆積した後、フォ
トレジスト膜をマスクにして酸化シリコン膜３８、３４
をドライエッチングすることにより接続孔４０〜４９を
形成し、続いて酸化シリコン膜３８上に堆積したＡｌ合
金などのメタル膜をパターニングして第１層目のＡｌ配
線５０〜５９を形成する。なお、Ａｌ配線５０〜５９の
上部にはさらに複数層の配線が形成されるがそれらの図
示は省略する。

【００８１】このように、本実施形態の製造方法は、ｎ
チャネル型ＭＩＳＦＥＴ（Ｍｎ）およびｐチャネル型Ｍ
ＩＳＦＥＴ（Ｍｐ）を形成した後、ｎｐｎバイポーラ・
トランジスタ（Ｂｎ）およびｐｎｐバイポーラ・トラン
ジスタ（Ｂｐ）を形成する。これにより、製造工程中の
熱処理などに曝される時間は、ｎチャネル型ＭＩＳＦＥ
Ｔ（Ｍｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｍｐ）に
比べてｎｐｎバイポーラ・トランジスタ（Ｂｎ）および
ｐｎｐバイポーラ・トランジスタ（Ｂｐ）の方が少なく
なるので、ｎｐｎバイポーラ・トランジスタ（Ｂｎ）お
よびｐｎｐバイポーラ・トランジスタ（Ｂｐ）の高性能
化を実現することができる。

【００８２】また、ｎｐｎバイポーラ・トランジスタ
（Ｂｎ）のｎ型半導体領域（エミッタ領域）３７をｐ型
半導体領域（ベース領域）３１に対して自己整合で形成
することにより、ｎｐｎバイポーラ・トランジスタ（Ｂ
ｎ）の微細化、高性能化を実現することができる。

【００８３】また、本実施形態の製造方法は、ｐｎｐバ
イポーラ・トランジスタ（Ｂｐ）のｐ型半導体領域３２
（エミッタ領域）をｎ型半導体領域（ベース領域）１９
に対して非自己整合で形成する一方、ｐｎｐバイポーラ
・トランジスタの外部ベース領域を構成するｎ⁺型半導
体領域２３とｎチャネル型ＭＩＳＦＥＴのソース、ドレ
インを構成するｎ⁺型半導体領域２４とを同一工程で同
時に形成すし、ｎｐｎバイポーラ・トランジスタのベー
ス領域を構成するｐ型半導体領域３１とｐｎｐバイポー
ラ・トランジスタのエミッタ領域を構成するｐ型半導体
領域３２とを同一工程で同時に形成する。これにより、
ｐｎｐバイポーラ・トランジスタ（Ｂｐ）のｐ型半導体
領域３２（エミッタ領域）をｎ型半導体領域（ベース領
域）１９に対して自己整合で形成する場合に比べて製造
工程数を低減することができる。

【００８４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００８５】前記実施の形態の半導体集積回路装置は、
半導体素子が形成される活性領域の周囲にフィールド絶
縁膜を形成したが、フィールド絶縁膜に変えて絶縁膜を
埋め込んだ浅溝を形成してもよい。この浅溝は、素子分
離領域の基板に溝を形成し、続いてこの溝の内部を含む
基板上に酸化シリコンなどの絶縁膜を堆積した後、化学
機械研磨法などを使って溝の外部の絶縁膜を除去するこ
とによって形成することができる。

【００８６】前記実施の形態の半導体集積回路装置は、
ｎｐｎバイポーラ・トランジスタのエミッタ領域をベー
ス領域に対して自己整合で形成し、ｐｎｐバイポーラ・
トランジスタのエミッタ領域をベース領域に対して非自
己整合で形成したが、ｐｎｐバイポーラ・トランジスタ
のエミッタ領域をベース領域に対して自己整合で形成す
ることもできる。この場合は製造工程が増えるが、ｐｎ
ｐバイポーラ・トランジスタの微細化、高性能化を実現
することができる。

【００８７】また、バイポーラ・トランジスタの特性を
さらに向上させるために、コレクタ領域を構成する高濃
度埋込み層の上部に、この埋込み層と同じ導電型で中程
度の不純物濃度を有する半導体領域（いわゆるペデスタ
ルコレクタ層）を形成してもよい。

【００８８】前記実施の形態の半導体集積回路装置は、
ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦ
ＥＴを形成した後に、ｎｐｎバイポーラ・トランジスタ
およびｐｎｐバイポーラ・トランジスタを形成すること
で、バイポーラ・トランジスタの性能を優先させたが、
ＭＩＳＦＥＴの性能を優先させたい場合は、ｎｐｎバイ
ポーラ・トランジスタおよびｐｎｐバイポーラ・トラン
ジスタを形成した後にｎチャネル型ＭＩＳＦＥＴおよび
ｐチャネル型ＭＩＳＦＥＴを形成してもよい。

【００８９】また、ＭＩＳＦＥＴの特性をさらに向上さ
せるために、ソース、ドレインとチャネル領域との間
に、ソース、ドレインと異なる導電型の半導体領域（い
わゆるポケット領域）を形成してもよい。

【００９０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００９１】本発明によれば、ｎチャネル型ＭＩＳＦＥ
Ｔ、ｐチャネル型ＭＩＳＦＥＴ、ｎｐｎバイポーラ・ト
ランジスタおよびｐｎｐバイポーラ・トランジスタを有
する半導体集積回路装置を高性能化することができる。

【００９２】本発明によれば、ｎチャネル型ＭＩＳＦＥ
Ｔ、ｐチャネル型ＭＩＳＦＥＴ、ｎｐｎバイポーラ・ト
ランジスタおよびｐｎｐバイポーラ・トランジスタを有
する半導体集積回路装置の製造工程を低減することがで
きる。

【００９３】本発明によれば、ｎチャネル型ＭＩＳＦＥ
Ｔ、ｐチャネル型ＭＩＳＦＥＴ、ｎｐｎバイポーラ・ト
ランジスタおよびｐｎｐバイポーラ・トランジスタを有
する半導体集積回路装置の微細化と高性能化とを両立さ
せることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の回路構成を示すＳＯＩ基板の全体平面図である。

【図２】図１に示すＳＯＩ基板の要部を示す断面図であ
る。

【図３】Ｕ溝の平面パターンの一例を示す平面図であ
る。

【図４】Ｕ溝の平面パターンの他の例を示す平面図であ
る。

【図５】信号処理部の一部を構成するドライバ回路の平
面レイアウト図である。

【図６】図５に示すドライバ回路の回路図である。

【図７】信号処理部の他の一部を構成するインバータ回
路の平面レイアウト図である。

【図８】図７に示すインバータ回路の回路図である。

【図９】信号処理部の他の一部を構成するＥＣＬゲート
回路の平面レイアウト図である。

【図１０】図９に示すＥＣＬゲート回路の回路図であ
る。

【図１１】信号処理部の他の一部を構成するＥＣＬゲー
ト回路の別例を示す平面レイアウト図である。

【図１２】図１１に示すＥＣＬゲート回路の回路図であ
る。

【図１３】制御回路部を構成するＣＭＯＳゲート回路の
平面レイアウト図である。

【図１４】図１３に示すＣＭＯＳゲート回路の回路図で
ある。

【図１５】メモリ部を構成するＣＭＯＳ−ＳＲＡＭのメ
モリセルを示す平面レイアウト図である。

【図１６】図１５に示すメモリセルの回路図である。

【図１７】（ａ）は、ｎｐｎ型バイポーラ・トランジス
タによって構成される入力保護回路の回路図であり、
（ｂ）は、ｎチャネル型ＭＩＳＦＥＴによって構成され
る入力保護回路の回路図である。

【図１８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図１９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図２０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図２１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図２２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図２３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図２４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図２５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図２６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図２７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図２８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図２９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図３０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図３１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図３２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図３３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【図３４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示すＳＯＩ基板の要部断面図である。

【符号の説明】

１ＳＯＩ基板２支持基板３酸化シリコン層（絶縁層）４単結晶シリコン層５ｎ型埋込み層６ｐ型埋込み層７エピタキシャル層８フィールド酸化膜９窒化シリコン膜１０酸化シリコン膜１１Ｕ溝（深溝）１２酸化シリコン膜１３ｎ型半導体領域１４ｐ型半導体領域１５ｎ型ウエル１６ｐ型ウエル１７ゲート酸化膜１８ゲート電極１９ｎ型半導体領域（ベース領域）２０ｎ^-型半導体領域２１ｐ^-型半導体領域２２サイドウォールスペーサ２３ｎ⁺型半導体領域（外部ベース領域）２４ｎ⁺型半導体領域（ソース、ドレイン）２５ｐ⁺型半導体領域（ソース、ドレイン）２７酸化シリコン膜２８、２９開孔３０多結晶シリコン膜３０Ａベース引出し電極３０Ｂエミッタ引出し電極３１ｐ型半導体領域（ベース領域）３２ｐ型半導体領域（エミッタ領域）３３酸化シリコン膜３４開孔３５サイドウォールスペーサ３６エミッタ引出し電極３７ｎ型半導体領域（エミッタ領域）３８酸化シリコン膜ＢＰボンディングパッドＥＳＤ入力保護回路Ｒ抵抗素子

フロントページの続き (72)発明者戸祭智之東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者吉田栄一東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者鎌田千代士東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者高久淳東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F032 AA34 AA44 BA01 CA01 CA03 CA11 CA17 CA18 DA02 DA23 DA71 5F048 AA01 AA02 AA04 AA09 AA10 AB01 AB04 AB07 AC05 AC10 BA12 BA16 BB06 BB07 BB08 BC05 BE03 BF00 BG12 BG14 CA03 CA04 CA07 CA14 CA15 CC01 CC08 CC20 DA07 DA13 DA15 DA25 5F082 AA08 AA13 AA33 BA04 BA05 BA11 BA22 BA47 BC04 BC09 DA10 EA13 EA22 FA06 FA12 FA13 GA02 GA04

Claims

【特許請求の範囲】

【請求項１】支持基板と、前記支持基板上に形成され
た絶縁層と、前記絶縁層上に形成された単結晶シリコン
層とからなるＳＯＩ基板の主面に、素子分離用の深溝と
前記絶縁層とによって互いに電気的に分離された複数の
半導体島領域が形成され、前記複数の半導体島領域のうち、隣接する第１の一対の
半導体島領域には、前記ＳＯＩ基板の主面の垂直方向に
沿ってコレクタ領域、ベース領域およびエミッタ領域が
配置されたバーチカル型のｎｐｎ型バイポーラ・トラン
ジスタおよびｐｎｐ型バイポーラ・トランジスタがそれ
ぞれ形成され、隣接する第２の一対の半導体島領域に
は、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩ
ＳＦＥＴがそれぞれ形成され、前記第１の一対の半導体島領域間は、２本の前記深溝に
よって電気的に分離された部分を有することを特徴とす
る半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記ｎｐｎ型バイポーラ・トランジスタおよび前
記ｐｎｐ型バイポーラ・トランジスタのそれぞれは、コ
レクタ領域の一部を構成する埋込み層を有していること
を特徴とする半導体集積回路装置。
【請求項３】請求項１記載の半導体集積回路装置にお
いて、前記ｎｐｎ型バイポーラ・トランジスタおよび前
記ｐｎｐ型バイポーラ・トランジスタのうち、一方の、
他方のバイポーラ・トランジスタは、エミッタ領域がベ
ース領域に対して非自己整合的に形成されていることを
特徴とする半導体集積回路装置。
【請求項４】請求項１記載の半導体集積回路装置にお
いて、前記ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル
型ＭＩＳＦＥＴが形成された、隣接する前記第２の一対
の半導体島領域は、１本の深溝によって電気的に分離さ
れていることを特徴とする半導体集積回路装置。
【請求項５】請求項１記載の半導体集積回路装置にお
いて、第１の回路ブロックを構成する第１グループの前
記半導体島領域と、第２の回路ブロックを構成する第２
グループの前記半導体島領域とが隣接する部分には、互
いに並行するように延在する２本の深溝が配置されてい
ることを特徴とする半導体集積回路装置。
【請求項６】請求項５記載の半導体集積回路装置にお
いて、前記第１の回路ブロックは、デジタル回路で構成
され、前記第２の回路ブロックは、アナログ回路で構成
されていることを特徴とする半導体集積回路装置。
【請求項７】請求項５記載の半導体集積回路装置にお
いて、複数の前記ｎｐｎ型バイポーラ・トランジスタが
形成された半導体島領域および複数の前記ｐｎｐ型バイ
ポーラ・トランジスタが形成された半導体島領域は、そ
れらが隣接する部分において、並行に延在する２本の深
溝によって隣接する他の半導体島領域と電気的に分離さ
れ、複数の前記ｎｐｎ型バイポーラ・トランジスタは、互い
に隣接する部分において、１本の深溝によって電気的に
分離され、複数の前記ｐｎｐ型バイポーラ・トランジス
タは、互いに隣接する部分において、１本の深溝によっ
て電気的に分離されていることを特徴とする半導体集積
回路装置。
【請求項８】請求項７記載の半導体集積回路装置にお
いて、複数の前記ｎｐｎ型バイポーラ・トランジスタと
複数の前記ｐｎｐ型バイポーラ・トランジスタとからな
るドライバ回路を有することを特徴とする半導体集積回
路装置。
【請求項９】請求項８記載の半導体集積回路装置にお
いて、複数の前記ｎｐｎ型バイポーラ・トランジスタお
よび複数の前記ｐｎｐ型バイポーラ・トランジスタのそ
れぞれは、並列に接続されていることを特徴とする半導
体集積回路装置。
【請求項１０】請求項１記載の半導体集積回路装置に
おいて、前記ＳＯＩ基板の主面に複数のボンディングパ
ッドが形成され、前記複数のボンディングパッドのそれ
ぞれは、前記素子分離用の深溝と前記絶縁層とによって
電気的に分離されていることを特徴とする半導体集積回
路装置。
【請求項１１】請求項１記載の半導体集積回路装置に
おいて、３個以上の半導体島領域が互いに隣接して配置
される個所においては、前記Ｕ溝が三叉路交差となるよ
うに前記半導体島領域が配置されていることを特徴とす
る半導体集積回路装置。
【請求項１２】請求項１記載の半導体集積回路装置に
おいて、前記単結晶シリコン層は、エピタキシャル層を
含むことを特徴とする半導体集積回路装置。
【請求項１３】請求項１記載の半導体集積回路装置に
おいて、前記複数の半導体島領域のそれぞれは、活性領
域と、前記活性領域の周囲を囲むフィールド絶縁膜とを
含み、前記素子分離用の深溝は、互いに隣接する活性領
域の間に形成された前記フィールド絶縁膜の一部を横切
って延在していることを特徴とする半導体集積回路装
置。
【請求項１４】請求項１記載の半導体集積回路装置に
おいて、前記複数の半導体島領域のそれぞれは、活性領
域と、前記活性領域の周囲を囲む素子分離用の浅溝とを
含み、前記素子分離用の深溝は、互いに隣接する活性領
域の間に形成された前記浅溝の一部を横切って延在して
いることを特徴とする半導体集積回路装置。
【請求項１５】以下の工程を有する半導体集積回路装
置の製造方法；（ａ）支持基板と、前記支持基板上に形成された絶縁層
と、前記絶縁層上に形成された単結晶シリコン層とから
なるＳＯＩ基板の主面に、素子分離用の深溝と前記絶縁
層とによって互いに電気的に分離された複数の半導体島
領域を形成する工程、（ｂ）前記複数の半導体島領域の
うち、第１の半導体島領域にｎチャネル型ＭＩＳＦＥＴ
を形成し、第２の半導体島領域にｐチャネル型ＭＩＳＦ
ＥＴを形成し、第３の半導体島領域にｎｐｎ型バイポー
ラ・トランジスタを形成し、第４の半導体島領域にｐｎ
ｐ型バイポーラ・トランジスタを形成する工程。
【請求項１６】請求項１５記載の半導体集積回路装置
の製造方法において、前記ｎチャネル型ＭＩＳＦＥＴお
よび前記ｐチャネル型ＭＩＳＦＥＴを形成した後、前記
ｎｐｎバイポーラ・トランジスタおよび前記ｐｎｐバイ
ポーラ・トランジスタを形成することを特徴とする半導
体集積回路装置の製造方法。
【請求項１７】請求項１５記載の半導体集積回路装置
の製造方法において、前記ｐｎｐバイポーラ・トランジ
スタのベース領域を構成する半導体領域と、前記ｎチャ
ネル型ＭＩＳＦＥＴのソース、ドレインを構成する半導
体領域とを同一工程で形成することを特徴とする半導体
集積回路装置の製造方法。
【請求項１８】請求項１５記載の半導体集積回路装置
の製造方法において、前記ｎｐｎバイポーラ・トランジ
スタのベース領域を構成する半導体領域と、前記ｐｎｐ
バイポーラ・トランジスタのエミッタ領域を構成するｐ
型半導体領域とを同一工程で形成することを特徴とする
半導体集積回路装置の製造方法。
【請求項１９】請求項１５記載の半導体集積回路装置
の製造方法において、前記ｎｐｎバイポーラ・トランジ
スタのエミッタ領域をベース領域に対して自己整合で形
成し、前記ｐｎｐバイポーラ・トランジスタのエミッタ
領域をベース領域に対して非自己整合で形成することを
特徴とする半導体集積回路装置の製造方法。
【請求項２０】請求項１９記載の半導体集積回路装置
の製造方法において、前記ｎｐｎバイポーラ・トランジ
スタのベース電極と前記ｐｎｐバイポーラ・トランジス
タのエミッタ電極とを、多結晶シリコン層によって形成
することを特徴とする半導体集積回路装置の製造方法。